CN100502003C - 半导体器件结构 - Google Patents

Abstract

本发明公开了一种半导体器件结构，其包含具有彼此绝缘性地紧邻且交错相嵌的两开口形结构的漏极结构，以及形成于相嵌处之间的源极结构、漏极延伸结构与栅极结构。藉由相互嵌合的开口形结构避免产生小曲率半径的电极终端，并可消除局部电场积聚效应以提高击穿电压。同时，透过彼此相嵌的结构配置，不仅降低导通电阻，更可有效运用空间，进而提升芯片上半导体器件积集度，以满足微型化电子器件的要求。

Description

半导体器件结构

技术领域

本发明涉及一种半导体器件结构，特别是一种横向扩散金属氧化物半导体(LDMOS)的器件结构。

背景技术

横向扩散金属氧化物半导体(LDMOS)器件常应用于高电压操作环境下，例如高功率与高频段的功率放大器，或是基地台的高功率器件。LDMOS的特征是具有高电压的耐受特性，可抗压数十至数百伏特，主要原因是LDMOS在漏极延伸结构中具有低掺杂的漂移延伸区，可用以缓和漏极端与源极端之间的击穿作用，因而使器件具有较高的击穿电压(breakdown voltage)。为使LDMOS获得更高的击穿电压，因此必须针对器件的结构进行改良。

请参阅图1A及图1B，分别为先前技术横向扩散金属氧化物半导体(LDMOS)器件结构的配置图及剖面图。如图1A所示，传统的横向扩散金属氧化物半导体10结构包含一源极结构11、一漏极结构12、一漏极延伸结构13及一栅极结构14。

源极结构11具有由其下侧部位朝中央部位延伸的突出部11’，而突出部11’则被源极结构11的上侧、左侧及右侧部位所围绕，且分别与上侧、左侧及右侧部位分隔一预设距离。漏极结构12配置于上述预设距离所形成的区域，形成围绕在突出部11’左侧、上侧及右侧的马蹄形区域，且其外围则被突出部11’以外的源极结构11所围绕。漏极延伸结构13围绕于漏极结构12外围，并与源极结构11相隔一特定距离。同时，源极结构11与漏极延伸结构13间具有一栅极结构14，此栅极结构14下方即为场效沟道区。在此高压器件低导通电阻(Rdson)的要求下，此突出部11’的布局特征不容易避免。

如图1B所示，为图1A沿I-I线的剖面图。源极结构11包含形成于基板如P型基板15表面上的源极电极16；形成于P型基板15中并位于源极电极16底下的p型阱17，其中掺杂有P型导电离子；形成于p型阱17中的n⁺型掺杂区18，为具有高掺杂浓度N型导电离子的一区域；形成于p型阱17中并与n⁺型掺杂区18相邻之p+型掺杂区19，为具有高掺杂浓度p型导电离子的一区域。其中，n+型掺杂区18与p+型掺杂区19皆与源极电极16相连接。

漏极结构12包含形成于P型基板15表面上的漏极电极20；位于漏极电极20下方且形成于P型基板15中的n型阱21；形成于n型阱中的n⁺型掺杂区22，为具有高掺杂浓度N型导电离子的一区域，并与漏极电极20相连接。

漏极延伸结构13中包含具有低掺杂浓度N型导电离子的n型漂移延伸区23，及形成于n型漂移延伸区23中的p型掺杂区24。其中，漏极延伸结构13的n型漂移延伸区23与源极结构11的n⁺型掺杂区18间具有一预设距离，用以形成场效沟道区27。

栅极结构14包含形成于基板表面上的栅极绝缘层25与形成于栅极绝缘层25上的栅极电极26。栅极结构14配设于n型漂移延伸区23与p型阱17的上方，透过控制栅极电压的大小以开关场效沟道区27。

上述的LDMOS结构中，源极突出部11’具有一个小曲率半径的尖端111，易产生电荷积聚的现象使得通过此部位的电场强度较为强烈，造成场效沟道区间电场分布不均，当操作于高压条件下时，将因电场局部积聚的效应而形成击穿作用，降低LDMOS的击穿电压。如欲不使此突出部11’影响其器件击穿电压，则必须将此曲率半径变大，然而此举却使整体器件面积变大，相对的使得导通电阻(Rdson)变高，并降低芯片上器件的积集度。

综上，由于现有技术中具有小曲率半径的电极终端易形成电荷积聚，造成场效沟道间电场强度分布不均，因而导致击穿电压降低的情形产生。

发明内容

本发明所要解决的技术问题在于，提供一种具有高击穿电压的半导体器件结构，不仅具有低导通电阻并可同时提高芯片上半导体器件的积集度，以满足微型化电子器件的要求。

本发明的半导体器件结构包含一基板、一漏极结构、一漏极延伸结构、一源极结构及一栅极结构。

漏极结构形成于基板上且具有彼此绝缘性地紧邻交错相嵌的两开口形结构，此两个开口形结构于相嵌处间定义出三种不同的区域，以配设不同功能的结构，其分别有两第一区域、两第二区域及一第三区域，其中第一区域与开口形结构相邻，第二区域则紧邻第一区域，而第三区域则介于上述两第二区域之间。此外，各开口形结构皆包含一第一阱、一第一掺杂区及一漏极电极。漏极电极形成于基板表面上；第一掺杂区则形成于漏极电极下方的基板中，为自基板表面向下延伸的一掺杂有导电离子的区域，并与漏极电极相连接；第一阱则形成于基板中并围绕第一掺杂区，且第一阱由掺杂导电离子的区域所形成。

漏极延伸结构形成于基板中且位于第一区域，其包含一具有导电离子的漂移延伸区，且漂移延伸区与第一阱相邻。

源极结构形成于基板中且位于第三区域。源极结构包含一第二阱、至少一第二掺杂区及一源极电极。源极电极形成于基板上，并与形成于其下方基板中的第二掺杂区相连接，而第二阱则围绕于第二掺杂区的外围。第二阱及第二掺杂区中皆掺杂有导电离子。

栅极结构形成于基板上且位于第二区域，且其下方形成一场效沟道区，透过栅极结构可用以控制场效沟道区的开关状态。栅极结构包含一栅极绝缘层及一栅极电极，其中，栅极绝缘层形成于场效沟道区上方的基板表面上，而栅极电极则覆盖于栅极绝缘层上。

与现有技术相比，藉由本发明的半导体器件结构，可避免源极结构与漏极结构间产生尖端电场积聚的现象，有效提高半导体器件的击穿电压，并透过具有彼此相嵌开口形结构的漏极结构配置，以降低导通电阻，尚且充分展现空间利用效率，提升芯片上半导体器件的积集度，以符合微型化电子器件的要求。

附图说明

图1A为现有技术LDMOS器件结构的配置图；

图1B为现有技术LDMOS器件结构的剖面图；

图2A为本发明半导体器件结构较佳实施例的配置图；

图2B为本发明半导体器件结构较佳实施例的剖面图；

图3为本发明半导体器件的延伸结构示意图；以及

图4为本发明半导体器件的另一延伸结构示意图。

其中，附图标记为：

10             横向扩散金属氧化物半导体

11、31、51、61       源极结构

11’                 突出部

12、32、52、62       漏极结构

13、33               漏极延伸结构

14、34               栅极结构

15、35               P型基板

16、42               源极电极

17、43               p型阱

18、22、37、44       n⁺型掺杂区

19、45               p⁺型掺杂区

20、36               漏极电极

21、38               n型阱

23、39               n型漂移延伸区

24、40               p型掺杂区

25、47               栅极绝缘层

26、46               栅极电极

30                   高压半导体

41、27               场效沟道区

48                   绝缘层

111                  尖端

具体实施方式

请参阅图2A，为本发明半导体器件结构的配置图。半导体30器件结构包含一漏极结构32、一漏极延伸结构33、一源极结构31及一栅极结构34。

漏极结构32由相互分离的开口形结构(如马蹄形或U形结构，但非用以限定本发明的应用范畴)彼此绝缘性地紧邻交错嵌合而形成配置，且两开口形结构在紧邻交错嵌合处之间定义出三种不同的区域：两第一区域、两第二区域及一第三区域，其相关排列位置，自开口形结构向外延伸依序为第一区域，与第一区域相邻的第二区域，紧邻第二区域的第三区域，而第三区域位于两第二区域之间。

请参阅图2B，为图2A沿II-II线的剖面图。如图2B所示，各开口形结构包含一漏极电极36、一n⁺型掺杂区37及一n型阱38。漏极电极36形成于一基板上如P型基板35；n⁺型掺杂区37由漏极电极36与P型基板35接触表面向下延伸一预设距离所形成的区域，其中掺杂有高浓度的N型导电离子；n型阱38则是形成于P型基板35中并围绕在n⁺型掺杂区37的外围。此外，虽然两开口形结构为相互分离的独立结构，但其漏极电极36间可藉由外部引线焊接(wire bonding)而彼此相连。

漏极延伸结构33位于第一区域中，其包含一n型漂移延伸区39及一p型掺杂区40。n型漂移延伸区39与n型阱38相邻的一区域，其中掺杂有低浓度的N型导电离子；p型掺杂区40则形成于n型漂移延伸区39所围绕的区域中且自P型基板35表面向下延伸的一区域，此外，p型掺杂区40中掺杂有P型导电离子。

源极结构31形成于P型基板35中且位于第三区域。此外，源极结构31包含一源极电极42、一p型阱43、两n⁺型掺杂区44及一p⁺型掺杂区45。源极电极42形成于P型基板35上；p型阱43形成于源极电极42下方的P型基板35中，其掺杂有P型导电离子；两n⁺型掺杂区44及p⁺型掺杂区45形成于P型基板35中并被p型阱43所围绕，其中p⁺型掺杂区45位于两n⁺型掺杂区44之间，且n⁺型掺杂区44与p⁺型掺杂区45皆与源极电极42相连接。此外，n⁺型掺杂区44中掺杂有高浓度的N型导电离子，而p⁺型掺杂区45中则掺杂高浓度的P型导电离子。

栅极结构34形成于P型基板35表面上且位于前述的第二区域，此外，栅极结构34下方，即n型漂移延伸区39与n⁺型掺杂区44之间，形成一场效沟道区41。栅极结构34包含一栅极电极47及一栅极绝缘层46。栅极绝缘层46形成于场效沟道区41上方的P型基板35表面上，而栅极电极47则覆盖于栅极绝缘层46上。透过栅极结构34可进行场效沟道区41的开关控制。

此外，漏极结构32、源极结构31与门极结构34彼此间形成有绝缘层48如氧化硅层，用以确保电性绝缘效果，以免各结构间产生短路现象。

如图3所示，为本发明半导体器件的延伸结构示意图。漏极结构52由S形的开口形结构形成彼此相嵌的配置型态，且此处漏极结构52中尚包含围绕在漏极结构52周围的漏极延伸结构，而源极结构51则形成于相嵌处的区域之间，亦呈现S形配置型态。栅极结构(图未示)则配置于漏极结构52与源极结构51间。

如图4所示，为本发明半导体器件的另一延伸结构示意图。漏极结构62由两扁梳状的开口形结构彼此相嵌而形成，且漏极结构62尚包含围绕在漏极结构62周围的漏极延伸结构，而源极结构61则形成于相嵌处的区域间，呈现首尾相接的连续S形配置型态。栅极结构(图未示)则配置于漏极结构62与源极结构61间。

藉由上述的半导体器件结构配置，在具有开口形相嵌的漏极结构间存在有源极结构，使得源极电极不再具有小曲率半径的边缘，进而排除产生现有技术中由于源极突出部的尖端电场局部积聚的现象，因此，源极结构与漏极延伸结构所形成的场效沟道区具有均匀的电场分布，有效提高半导体的击穿电压。同时，透过漏极结构特殊的开口形相嵌配置，可使器件具有较低导通电阻，更可达成空间有效运用的效果，提升芯片上半导体器件的积集度，以因应高储存容量的电子器件制作技术。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (11)

1.一种半导体器件结构，其特征在于，包含有：

一基板；

一漏极结构，由彼此绝缘性地紧邻交错相嵌的两开口形结构形成于该基板上，且相嵌处的该两开口形结构间定义出两第一区域、两第二区域及一第三区域，其中该第一区域紧邻该开口形结构，该第二区域紧邻该第一区域，该第三区域介于该两第二区域间，各该开口形结构包含一第一阱、一第一掺杂区及一漏极电极，该漏极电极形成于该基板上，该第一掺杂区形成于该漏极电极下方的该基板中且与该漏极电极相连接，该第一阱形成于该基板中并围绕该第一掺杂区；

一漏极延伸结构，形成于该基板中且位于该第一区域，该漏极延伸结构具有一漂移延伸区，该漂移延伸区与该第一阱相邻；

一源极结构，形成于该基板中且位于该第三区域，该源极结构包含一第二阱、至少一第二掺杂区及一源极电极，其中该源极电极形成于该基板上，该至少一第二掺杂区形成于该源极电极下方的该基板中且与该源极电极相连接，该第二阱形成于该基板中且围绕该至少一第二掺杂区；以及

一栅极结构，形成于该基板上且位于该第二区域，其包含一栅极绝缘层及一栅极电极，该栅极结构下方形成一场效沟道区。

2.根据权利要求1所述的半导体器件结构，其特征在于，其中该栅极结构与相邻的该漏极结构与该源极结构间具有一绝缘层。

3.根据权利要求1所述的半导体器件结构，其特征在于，其中该第一阱中掺杂有N型导电离子，且该第一掺杂区中掺杂有N型导电离子。

4.根据权利要求1所述的半导体器件结构，其特征在于，其中该漂移延伸区中掺杂有N型导电离子。

5.根据权利要求1所述的半导体器件结构，其特征在于，其中该漂移延伸区还包含至少一第三掺杂区，该至少一第三掺杂区中掺杂有P型导电离子。

6.根据权利要求1所述的半导体器件结构，其特征在于，其中该第二阱中掺杂有P型导电离子。

7.根据权利要求1所述的半导体器件结构，其特征在于，其中包含有数个第二掺杂区，掺杂有N型或P型导电离子，且彼此相邻的该第二掺杂区掺杂不同导电离子型态。

8.根据权利要求1所述的半导体器件结构，其特征在于，其中该两开口形结构的该漏极电极可藉由外部引线焊接连结。

9.根据权利要求1所述的半导体器件结构，其特征在于，其中该开口形结构为一马蹄形或U形结构。

10.根据权利要求1所述的半导体器件结构，其特征在于，其中该开口形结构为一S形或扁梳状结构。

11.根据权利要求10所述的半导体器件结构，其特征在于，其中该源极结构为一S形或连续相接的S形结构。

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