TWI460835B - 半導體元件 - Google Patents

Description

半導體元件

本發明係有關於半導體積體電路元件技術，特別是有關於一種半導體積體電路晶片結構，可將接合焊墊(bond pad)設置在電路區域(circuit region)正上方。

隨著半導體技術的進步，積體電路的元件最小尺寸不斷縮小，這使得單一晶片的體積越做越小、元件排列密度越來越大，同時要維持相同或達到更高的操作效能。元件排列密度越來越大的結果，直接影響到後段的半導體元件封裝製程對於內連線的要求，其中，在封裝設計中，比較重要的考量在於由一個或數個晶片封裝在一起後的半導體封裝元件的I/O接腳數。

如熟習該項技藝者所知，在半導體封裝元件中，半導體晶片內的導線通常是藉由金線或者鉛錫凸塊與封裝基板上的線路構成內連結。為了能夠順利的構成電連結，在半導體晶片上提供有複數個接合焊墊，其通常被設置在半導體晶片的周圍，但是要避開晶片內含有主動或被動元件的的電路區域。第1圖係繪示習知半導體晶片上的接合焊墊佈局示意圖。在第1圖中，半導體晶片10上具有一第一區域12，在第一區域12內形成有主動或被動元件(未 顯示)。在第一區域12以外的第二區域14上，形成有複數個接合焊墊16。

一般而言，接合焊墊16並不會形成在第一區域12內，換言之，在接合焊墊16正下方的晶片區域是不容許佈設有主動電路(active circuit)。這是由於晶片製造與設計者考量到當晶片在進行打線焊接(bonding)時，須避免在接合焊墊16上所承受的機械應力(mechanical stress)破壞到在接合焊墊16正下方的積體電路。前述的打線焊接製程係利用金線或者凸塊將接合焊墊16外接至其它的電路板或內連結線路上。

由於不具有足夠的機械強度，當進行前述的打線焊接製程時，在接合焊墊16下方或者附近的金屬層間介電材料層(未顯示)通常會受到某種程度上的破壞。因此，過去將接合焊墊設置在晶片周圍的作法，就可以避免這些被破壞的金屬層間介電材料層進一步造成主動或被動元件的直接損害。然而，這樣的設計卻會使得整體晶片尺寸無法縮小，這是因為接合焊墊16必須佔據半導體晶片10上頂面相當大的面積，導致額外的製造成本。

為了克服習知技術中因不合理設計而導致的以上所述缺陷，本發明提供一種改良之積體電路晶片。

本發明提供一種接合焊墊結構以及設置這種接合焊墊結構的半導體元件。根據本發明之較佳實施例，本發明提供之半導體元件包含有：一第一半導體晶片，包含複數個形成在該第一半導體晶片的週邊區域的第一接合焊墊、複數個形成在該第一半導體晶片中央區域的重配層接墊，以及內連接該第一接合焊墊以及該重配層接墊的複數條重配導線；以及一第二半導體晶片，疊設在該第一半導體晶片上，其中該第二半導體晶片上具有複數個第二接合焊墊，該第二接合焊墊與該重配層接墊透過打線接合，且該重配層接墊的正下方設有至少一應力釋放金屬層，用來機械支撐該重配層接墊。

根據本發明之較佳實施例披露一種半導體元件，其中該應力釋放金屬層包含銅金屬。

根據另一較佳實施例，本發明披露一種半導體元件，其中該應力釋放金屬層係為一矩形環狀圖案。

根據另一較佳實施例，本發明披露一種半導體元件，其中該應力釋放金屬層用來承受後續的打線接合製程施加在該重配層接墊上的機械應力。

根據另一較佳實施例，本發明披露一種半導體元件，其中該 第一接合焊墊以打線接合至一外部電路元件。

根據另一較佳實施例，本發明披露一種半導體元件，其中該外部電路元件包含導線架以及封裝基板。

根據另一較佳實施例，本發明披露一種半導體元件，其中該第一接合焊墊、該重配層接墊以及該重配導線均由鋁金屬形成。

本發明揭示的半導體元件具有經過強化之接合焊墊結構，使其可以設置在電路區域上方，因此能夠節省寶貴的晶片面積。

為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。

以下，即以較佳實施例詳細說明本發明接合焊墊(bond pad)構造以及相關的半導體元件。其中，本文中所描述之較佳實施例皆可達到有效縮小半導體晶片尺寸之目的。在部分實施例中，要達到前述目的之作法，係將接合焊墊設置在晶片的電路區域正上方，而前述的電路區域內具有電子元件以及內連線導線。

在本文中，部分空間上的用語，例如，「在基材上方」、「在某介電層之上」或者「位於某材料膜上面」均是用來表示與底材的表面之相對位置關係，而與中間層的存否無關。因此，這些空間用語不但可以表示不同層間的直接接觸關係，亦可以是一層或複數層堆疊層之間的非接觸狀態。此外，文中所使用到的「低介電常數」一詞，是指介電常數小於一般的氧化矽的介電常數而言，這樣的介電常數通常是小於4。

第2圖是依據本發明較佳實施例所繪示的半導體晶片100的上視示意圖。半導體晶片100具有一電路區域102以及一週邊區域104，其中週邊區域環繞著電路區域102。舉例來說，週邊區域104可以是一晶片封環(guard ring)區域，其可以保護電路區域102，使電路區域102在晶圓切割時不會受到應力破壞。如第2圖所示，在電路區域102的中央或者周圍形成有接合焊墊106。當然，半導體晶片100上的接合焊墊106的佈局並不僅限於第2圖中所繪示者，習知該項技藝者應能理解亦可以有其它可能的接合焊墊排列或佈局。

第3圖是沿著第2圖中切線3-3所繪示的剖面示意圖，顯示出半導體元件中形成在基材200上方的接合焊墊結構202。在第3圖中，在基材200表面上形成有元件206，其可以是主動電子元件，例如，金氧半導體(MOS)電晶體，或者可以是被動元件，例如， 電容、電感或電阻等。其中，元件206並不一定要形成在基材200表面上，部分的元件206可以形成在基材200中，使晶片尺寸更縮小。由於元件206的製作方法為習知技藝，因此不會詳加描述。

在元件206之上以及元件206之間具有一介電層208，而在介電層208上則形成有一中間結構204，其中，介電層208提供了元件206之間所需要的電性絕緣。中間結構204包含有複數金屬層210a、210b、210c以及210d，分別形成在介電層212a、212b、212c以及212d中，具有內連結功能，用來電性連結下方的元件206以及上方的接合焊墊結構202。在某些實施例中，電性連結上方的接合焊墊結構202的中間結構204可以電性連結到晶片內任何區域的電子元件。如熟習該項技藝者所知，中間結構204與元件206之間的連結，則是在介電層208中提供相對應的接觸插塞(conductive contacts)(未顯示)。

前述的金屬層210a~210d可以沿著第2圖中所示的平面展開，並且與分別形成在介電層212a~212d中的介層插塞(conductive vias)電性連結。其中，金屬層210a~210d可以作為佈線、訊號線或者電源線，或者以上之混合。上述的中間結構204的製造方法乃習知技藝，例如，週知的單鑲嵌或者雙鑲嵌內連線製程或者其它內連線製造方法。前述的金屬層210a~210d可以包含有銅、鋁或者其合金。前述的介電層212a~212d可以包含有經摻雜或未摻雜的矽氧層，或者商業化的低介電常數介電材，並且可以利用如 電漿加強化學氣相沈積(PECVD)等方法來形成。

仍請參閱第3圖，形成在中間結構204的最上層介電層212d之上的接合焊墊結構202包含有一金屬墊214，其周圍部分被一保護層216所覆蓋，而未被保護層216所覆蓋的外露接合區域218即為後續用來導電接合的位置。其中，金屬墊214以及保護層216的製作方法為習知，因此不再贅述。前述的金屬墊214可以是由鋁、銅或其合金所組成的。前述的保護層216可以是由氮化矽或氧化矽等所構成，較佳為氮化矽。

如第3圖所示，前述的金屬墊214係形成在具有下方內連結導線(金屬層210a~210d)以及元件206的電路區域的正上方。因此，中間結構204的最上層金屬層210d可構成與下層金屬層210a~210c電性絕緣的金屬圖案。金屬層210d可以提供上方的金屬墊214足夠的機械支撐力，並且在後續的接合製程中承受應力。為此目的，需要另外在金屬墊214以及下方的金屬層210d之間的介電層212d中設置導電介層插塞220，以增強向上的機械支撐力。

第4圖以及第5圖繪示的是第3圖中區域230的上視透視示意圖。如第4圖所示，在金屬墊214的下方，沿著金屬墊214的四周圍設置有複數個導電介層插塞220。第4圖中的這些導電介層插塞220係整齊的成排排列，例如，沿著金屬墊214的四周圍兩兩並排，且導電介層插塞220之間均為透過介電層212d達到電性 絕緣。中間結構204的下方金屬層210a~210c的任一層，例如，金屬層210c，可以直接設置在金屬墊214的正下方，藉此提高半導體元件的積集度，並且當金屬層210c作為功率訊號線(power line)時，達到積集度的最大化。在第5圖中，則是將第4圖中的導電介層插塞220以不同方式呈現，改變成在介電層210d中的兩條平行獨立而連續的導電溝渠。這兩條平行獨立而連續的導電溝渠以環繞的方式沿著金屬墊214的四周圍設置。同樣的，中間結構204的下方金屬層210a~210c的任一層，例如，金屬層210c，可以直接設置在金屬墊214的正下方，藉此提高半導體元件的積集度，並且當金屬層210c作為功率訊號線時，達到積集度的最大化。

第6圖為依據本發明另一較佳實施例所繪示的半導體元件的接合焊墊結構的剖面示意圖，其中仍以相同的符號來表示相同的區域及構成部分。在此較佳實施例中，所顯示的接合焊墊結構係用作電源功率分配(power distributing)。如第6圖所示，形成在中間結構204的最上層介電層212d上面的接合焊墊結構202包含有一金屬墊214，其周圍部分被一保護層216所覆蓋，而未被保護層216所覆蓋的外露接合區域218即為後續用來導電接合的位置。其中，金屬墊214以及保護層216的製作方法為習知，因此不再贅述。前述的金屬墊214可以是由鋁、銅或其合金所組成的。前述的保護層216可以是由氮化矽或氧化矽等所構成，較佳為氮化矽。

如第6圖所示，金屬墊214形成在具有下方內連結線(金屬層 210a~210d)以及元件206的電路區域的正上方。在此較佳實施例中，中間結構204的最上層金屬層210d可構成應力釋放金屬圖案。金屬層210d所構成的金屬圖案可以提供上方的金屬墊214足夠的機械支撐力，並且在後續的接合製程中承受應力。此外，金屬層210d所構成的金屬圖案還可以用來電連接位於下方介電層212c中的金屬層210c。此時，需要分別在金屬墊214以及下方的金屬層210d之間的介電層212d中以及在金屬層210d及金屬層210c之間的介電層212c中設置導電介層插塞220及導電介層插塞222，以增強向上的機械支撐力。此較佳實施例中，中間結構204的金屬層210c直接設置在金屬墊214的正下方，藉此提高半導體元件的積集度，並且由於金屬層210c作為功率訊號線，達到積集度的最大化。因此，一輸入電源訊號可以直接通過後續形成在接合區域218的導電接合結構，經由中間結構204到達最下層的某個特定的元件206。這種能夠分配電源功率的金屬墊214因此可作為功率墊(power pad)使用。

第7圖為依據本發明另一較佳實施例所繪示的半導體元件的接合焊墊結構的剖面示意圖，該接合焊墊結構僅僅與內連結線有重疊，其中仍以相同的符號來表示相同的區域及構成部分。在此較佳實施例中，所顯示的接合焊墊結構仍用作電源功率分配。

在第7圖中，接合區域218僅僅與下方的中間結構204重疊，而接合區域218的正下方則沒有任何的元件206形成。如第7圖 所示，元件206可以形成在接合區域218的正下方以外的區域，並且與上方的中間結構204及接合焊墊結構202透過導電插塞230及導電介層插塞220、222、224及226構成電連接。元件206與中間結構204及接合焊墊結構202之間的內連線結構並非僅限制如第3圖、第6圖或第7圖中所示者。熟習該項技藝者應能理解其它內連線結構亦可以應用於此。

第8圖係依據本發明另一較佳實施例所繪示採用新穎接合焊墊結構的半導體晶片元件的上視示意圖。如第8圖所示，提供一半導體晶片300，並且在沿著半導體晶片300的四個側邊上提供複數個接合焊墊310a及310b，其中，接合焊墊310a及310b的剖面結構如同第3圖、第6圖或第7圖中所繪示者。第8圖中並未特別將晶片封環區域繪示出來，晶片封環區域可以保護內部電路區域，使內部電路區域在晶圓切割時不會受到機械應力的破壞。如第8圖所示，接合焊墊310a及310b係與如導線架或封裝基板等外部電路元件500上的相對應接合焊墊或者金手指510，透過打線方式以金線602連結在一起。

此外，在半導體晶片300上另提供有複數個重配層(RDL)接墊312a及重配層接墊312b，其係將接合焊墊310a及310b的位置重新經由重配導線320a及320b分別再次分配並引導到不同的位置上。根據本發明之較佳實施例，接合焊墊310a、接合焊墊310b、重配層接墊312a及312b以及重配導線320a及320b係由同一層 的金屬層所構成的，例如，均是由最上層的鋁金屬層所構成者，並且是由相同的步驟同時形成的。需注意的是，接合焊墊310a及310b、重配層接墊312a及312b的分佈與佈局情形並非僅限於第8圖中所繪示者，熟習該項技藝者應能理解其它佈局亦可以應用於本發明中。

在半導體晶片300的上表面，另疊設固定有一半導體晶片400，其中，半導體晶片400可以是一動態隨機存取記憶體(DRAM)晶片、同步動態隨機存取記憶體(SDRAM)晶片、快閃記憶體晶片、晶方或者其它功能IC晶片或晶方(die)。半導體晶片400上頂面具有複數個接合焊墊410，整齊的排列在半導體晶片400上頂面的四周圍。這些接合焊墊410透過打線方式以金線702與相對應的重配層接墊312a接合在一起。本發明之另一技術特徵在於，這些與半導體晶片400上頂面接合焊墊410透過打線方式接合在一起的重配層接墊312a的結構與第3圖、第6圖或第7圖中所繪示者相同。

在此實施例中，以陣列方式排列的重配層接墊312b係用來在後續步驟中與另一晶片或晶方直接在半導體晶片300的上表面進行覆晶接合。這些重配層接墊312b的結構也可以與第3圖、第6圖或第7圖中所繪示者相同，但不限於此。

第9圖係沿著第8圖中切線I-I繪示的剖面示意圖，其例示形 成在基材200上方的重配層接墊312a的結構，其中仍以相同的符號來表示相同的區域及構成部分。在第9圖中，同樣的，在基材200表面上形成有元件206，其可以是主動電子元件，例如，金氧半導體(MOS)電晶體，或者可以是被動元件，例如，電容、電感或電阻等。其中，元件206並不一定要形成在基材200表面上，部分的元件206可以形成在基材200中，使晶片尺寸更縮小。由於元件206的製作方法為習知技藝，因此不會詳加描述。

在元件206之上以及元件206之間具有一介電層208，而在介電層208上則形成有一中間結構204，其中，介電層208提供了元件206之間所需要的電性絕緣。中間結構204包含有複數金屬層210a、210b、210c以及210d，分別形成在介電層212a、212b、212c以及212d中，具有內連結功能，用來電性連結下方的元件206以及上方的重配層接墊312a。在某些實施例中，電性連結上方的重配層接墊312a的中間結構204可以電性連結到晶片內任何區域的電子元件。如熟習該項技藝者所知，中間結構204與元件206之間的連結，則是在介電層208中提供相對應的接觸插塞(未顯示)。

前述的金屬層210a~210d與分別形成在介電層212a~212d中的導電介層插塞電性連結。其中，金屬層210a~210d可以作為佈線、訊號線或者電源線，或者以上之混合。上述的中間結構204的製造方法乃習知技藝，例如，週知的單鑲嵌或者雙鑲嵌內連線製程或者其它內連線製造方法。前述的金屬層210a~210d可以包 含有銅、鋁或者其合金。前述的介電層212a~212d可以包含有經摻雜或未摻雜的矽氧層，或者商業化的低介電常數介電材，並且可以利用如電漿加強化學氣相沈積(PECVD)等方法來形成。

同樣的，重配層接墊312a周圍部分被一保護層216所覆蓋，而未被保護層216所覆蓋的外露接合區域318即為後續用來與半導體晶片400導電打線接合的位置。其中，外露接合區域318以及保護層216的製作方法為習知，因此不再贅述。重配層接墊312a可以是由鋁、銅或其合金所組成的。前述的保護層216可以是由氮化矽或氧化矽等所構成，較佳為氮化矽。

前述的重配層接墊312a係形成在具有下方內連結導線(金屬層210a~210d)以及元件206的電路區域的正上方。中間結構204的最上層金屬層210d作為一應力釋放金屬層，可構成與下層金屬層210a~210c電性絕緣的矩形環狀金屬圖案。金屬層210d可以提供上方的重配層接墊312a足夠的機械支撐力，並且在後續的打線接合製程中承受應力。為此目的，需要另外在重配層接墊312a以及下方的金屬層210d之間的介電層212d中設置導電介層插塞220，構成緩衝結構，以增強向上的機械支撐力。前述的緩衝結構包括有至少一導電介層以及一支撐金屬層。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧半導體晶片

12‧‧‧第一區域

14‧‧‧第二區域

16‧‧‧接合焊墊

100‧‧‧半導體晶片

102‧‧‧電路區域

104‧‧‧週邊區域

106‧‧‧接合焊墊

200‧‧‧基材

202‧‧‧接合焊墊結構

204‧‧‧中間結構

206‧‧‧元件

208‧‧‧介電層

210a‧‧‧金屬層

210b‧‧‧金屬層

210c‧‧‧金屬層

210d‧‧‧金屬層

212a‧‧‧介電層

212b‧‧‧介電層

212c‧‧‧介電層

212d‧‧‧介電層

214‧‧‧金屬墊

216‧‧‧保護層

218‧‧‧接合區域

220‧‧‧介層插塞

222‧‧‧介層插塞

230‧‧‧區域

300‧‧‧半導體晶片

310a‧‧‧接合焊墊

310b‧‧‧接合焊墊

312a‧‧‧重配層接墊

312b‧‧‧重配層接墊

318‧‧‧接合區域

320a‧‧‧重配導線

320b‧‧‧重配導線

400‧‧‧半導體晶片

410‧‧‧接合焊墊

500‧‧‧外部電路元件

510‧‧‧接合焊墊

602‧‧‧金線

702‧‧‧金線

第1圖繪示的是習知半導體晶片上的接合焊墊佈局示意圖。

第2圖是依據本發明較佳實施例所繪示的半導體晶片上的接合焊墊佈局上視示意圖。

第3圖是沿著第2圖中切線3-3所繪示的剖面示意圖，顯示出半導體元件中形成在基材上方的接合焊墊結構。

第4圖以及第5圖繪示的是第3圖中區域230的上視透視示意圖。

第6圖為依據本發明另一較佳實施例所繪示的半導體元件的接合焊墊結構的剖面示意圖。

第7圖為依據本發明另一較佳實施例所繪示的半導體元件的接合焊墊結構的剖面示意圖，顯示接合焊墊結構僅與內連結線有重疊。

第8圖係依據本發明另一較佳實施例所繪示採用新穎接合焊墊結構的半導體晶片元件的上視示意圖。

第9圖係沿著第8圖中切線I-I繪示的剖面示意圖，顯示重配層接墊的結構。

210c‧‧‧金屬層

214‧‧‧金屬墊

220‧‧‧介層插塞

Claims (5)

1. 一種半導體元件，包含有：一第一半導體晶片，包含複數個形成在該第一半導體晶片的週邊區域的第一接合焊墊、複數個形成在該第一半導體晶片中央區域的重配層接墊，以及內連接該第一接合焊墊以及該重配層接墊的複數條重配導線；以及一第二半導體晶片，疊設在該第一半導體晶片上，其中該第二半導體晶片上具有複數個第二接合焊墊，該第二接合焊墊與該重配層接墊透過打線接合，且該重配層接墊的正下方設有至少一應力釋放金屬層，用來機械支撐該重配層接墊，該應力釋放層為一矩形環狀圖案，係用來承受後續的打線接合製程施加在該重配層接墊上的機械應力，其中每一該重配層接墊係經由複數個設置在該重配層接墊下方周圍且兩兩並排的介層插塞來與該應力釋放金屬層內連接。
2. 如申請專利範圍第1項所述之半導體元件，其中該應力釋放金屬層包含銅金屬。
3. 如申請專利範圍第1項所述之半導體元件，其中該第一接合焊墊以打線接合至一外部電路元件。
4. 如申請專利範圍第3項所述之半導體元件，其中該外部電路元 件包含導線架以及封裝基板。
5. 如申請專利範圍第1項所述之半導體元件，其中該第一接合焊墊、該重配層接墊以及該重配導線均由鋁金屬形成。