TWI871631B - 半導體封裝件及其形成方法 - Google Patents

Abstract

一種方法，其包括將第一晶粒的前側貼合到晶圓的前側，第一接合墊沿著第一晶粒的背側，晶圓包括基底以及沿著基底的電晶體，電晶體面向晶圓的前側，第一晶粒包括：沿著第一晶粒的背側的第一接合墊；相鄰於且電性連接至第一接合墊的第一背側內連線結構；相鄰於且電性連接至第一背側內連線結構的第一前側內連線結構；夾在第一背側內連線結構和第一前側內連線結構之間的第一半導體基底；以及沿著第一半導體基底的第一電晶體，第一電晶體面向第一晶粒的前側；在第一前側內連線結構之上形成第二接合墊；並且將第二晶粒的第二前側貼合到第一晶粒的第二接合墊，第二晶粒包括第二的半導體基底和第二電晶體，第二電晶體面向第二晶粒的前側。

Description

半導體封裝件及其形成方法

本發明的實施例是有關於導體封裝件及其形成方法。

由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積體密度不斷提高，半導體行業經歷了快速增長。在大多數情況下，積體密度的提高源於最小特徵尺寸的迭代減小，這允許將更多元件整合到給定的區域中。隨著對縮小電子裝置的需求不斷增長，出現了對更小、更具創意的半導體晶粒封裝技術的趨勢。

隨著半導體技術的進一步發展，堆疊和接合半導體裝置已成為進一步減小半導體裝置的物理尺寸的有效替代方案。在堆疊半導體裝置中，諸如邏輯、記憶體、處理器電路等的主動電路至少部分地製造在分開的基底上，然後物理和電性接合在一起以形成功能裝置。這種接合製程利用複雜的技術，並且需要改進。

在一實施例中，一種方法包括：將第一晶粒的前側貼合 到晶圓的前側，第一接合墊沿著第一晶粒的背側，晶圓包括基底以及沿著基底的電晶體，電晶體面向晶圓的前側，第一晶粒包括：第一接合墊，沿著第一晶粒的背側；第一背側內連線結構，相鄰於且電性連接至第一接合墊；第一前側內連線結構，相鄰於且電性連接至第一背側內連線結構；第一半導體基底，夾在第一背側內連線結構和第一前側內連線結構之間；以及第一電晶體，沿著第一半導體基底，第一電晶體面向第一晶粒的前側；形成第二接合墊在第一前側內連線結構之上；以及將第二晶粒的第二前側貼合到第一晶粒的第二接合墊，第二晶粒包括，第二半導體基底和第二電晶體，第二電晶體面向第二晶粒的前側。

在一實施例中，一種方法包括：形成第一晶粒，形成第一晶粒包括：形成第一導通孔在基底的前側中；形成包括閘極和源極/汲極區的電晶體在基底的前側之上；形成第一內連線結構在基底的前側之上，第一內連線結構電性連接至閘極；形成第二導通孔在基底的背側中，第二導通孔連接源極/汲極區；以及形成第二內連線結構在基底的背側之上；將第一晶粒貼合到晶圓，晶圓和第一晶粒電性連接；以及將第二晶粒貼合到第一晶粒，第一晶粒電插入於晶圓和第二晶粒之間。在其他實施例中，第二晶粒的主動側面向第一晶粒的基底的前側。在其他實施例中，方法更包括：在將第二晶粒貼合到第一晶粒後，形成第三內連線結構在晶圓的背側之上；以及形成外部連接件在第三內連線結構之上和晶圓的背側之上。

在一實施例中，半導體封裝件包括：第一電晶體，在第一基底的前側之上；第一導通孔，從第一基底的前側延伸到背 側，第一導通孔有在第一基底的前側處測得的第一寬度以及在第一基底的背側處測得的第二寬度，第一寬度大於第二寬度；第二導通孔，從第一基底的前側延伸到背側，第二導通孔有在第一基底的前側處測得的第三寬度以及在第一基底的背側處測得的第四寬度，第三寬度大於第四寬度，第三寬度大於第一導通孔的第一寬度；第三導通孔，從第一電晶體延伸到第一基底的背側，第三導通孔有在第一電晶體處測得的第五寬度以及在第一基底的背側處測得的第六寬度，第五寬度小於第六寬度；第一內連線結構，在第一電晶體和第一基底的前側之上；第一接合墊，在第一內連線結構之上，第一接合墊與第一晶粒的第二接合墊接合；第二內連線結構，在第一基底的背側之上，第三導通孔電連接第二內連線結構至第一電晶體；第三接合墊，在第二內連線結構之上，第三接合墊與第二晶粒的第四接合墊接合；以及外部連接件，沿著第二晶粒的背側，第二晶粒的背側相對於第四接合墊。

100:底部晶圓

102,202,302:基底

104,204,304:裝置

110,210,310:層間介電質

112,212,312:導電插塞

120,170,220,270,320:內連線結構

130:導通孔

140,180,240,280,340:金屬墊

141,181,281,341:介電層

142,242,282,342:介電接合層

144,244,284,344:接合墊通孔

146,246,286,346:接合墊

200:中部晶粒

201:區

230:埋入式接點

231:第一通孔

231A,232A,233A,234A:襯墊層

231B,232B,233B,234B:導電填充材料

232:第二通孔

233:第三通孔

234:第四通孔

250,410:承載基底

252,412:黏著層

300:上部晶粒

402,404:包封體

420:外部連接件

結合附圖閱讀以下詳細描述會最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各個特徵的尺寸。

圖1A至1C示出了根據一些實施例形成積體電路晶粒的製程期間的中間步驟的截面圖。

圖2A至2E示出了根據一些實施例形成積體電路晶粒的製程期間的中間步驟的截面圖。

圖3A至3B示出了根據一些實施例形成積體電路晶粒的製程期間的中間步驟的截面圖。

圖4至8示出了根據一些實施例形成半導體封裝件的製程期間的中間步驟的截面圖。

圖9至12示出了根據一些實施例的各種半導體封裝件的佈局。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的具體實例以簡化本公開。當然，這些僅為實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標號和/或字母。此重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。

另外，為易於描述，本文中可使用例如「在...下面」、「在...下方」、「下部」、「在...上方」、「上部」等空間相對術語來描述如圖式中所示出的一個元件或特徵與另一(些)元件或特徵的關係。除圖式中所描繪的定向外，空間相對術語意圖涵蓋器件在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90 度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。

各種實施例提供了形成具有增強元件積體電路晶粒之間的電氣連接的多層半導體封裝的改進方法。根據一些實施例，以晶圓級(wafer level)形成積體電路晶粒並組裝成具有三層級或更多層級的半導體封裝件。舉例來說，第一積體電路可以形成在晶圓中，形成在晶粒中(例如，中部晶粒)的第二積體電路可以貼合到晶圓，而形成在另一個晶粒(例如，頂部晶粒)中的第三積體電路可以貼合到中部晶粒。特別是，中部晶粒可能會形成具有前側和背側內連線結構以及各種導通孔，以促進其之間的高密度電連接。由於中部晶粒內有高密度電氣連接，因此中部晶粒也可以與晶圓和頂部晶粒一起具有高密度電氣連接。根據不同的實施例，半導體封裝件可以具有更大的佈局多樣性，其中每個半導體封裝件可以用更高的效率和增加的產量組裝(例如，從而降低成本)。此外，元件積體電路晶粒可以通過在彼此之間具有更高密度的直接電連接，以更小的佔地面積和改進的性能實現高性能。

下面在特定情境中描述了各種實施例。具體來說，描述了多層的基底上晶圓上晶片類型(chips on wafer on substrate-type)的積體晶片上系統(system on intergrated chip,SOIC)封裝件。然而，各種實施例也可能應用於其他類型的封裝技術，例如，基底上晶圓上晶片(chips on wafer on substrate,CoWoS)封裝件、晶粒-晶粒-基底堆疊封裝件、整合式扇出(integrated fan-out,InFO)封裝件和/或其他類型的半導體封裝件。

圖1A至1C示出了根據各種實施例的示例性晶圓(例如底部晶圓100)的形成的截面圖，所述示例性晶圓隨後被包括在多層半導體封裝件的下部層級中。圖2A至2E示出了根據各種實施例的示例性積體電路晶粒(例如，中部晶粒200)的形成的截面圖，所述示例性積體電路晶粒隨後被包括在多層半導體封裝件的一個或多個中部層級中。圖3A至3B示出了根據各種實施例的示例性積體電路晶粒(例如，上部晶粒300)的形成的截面圖，所述示例性積體電路晶粒隨後被包括在多層半導體封裝件的上部層級中。圖4至8示出了根據各種實施例的包括底部晶圓100、一個或多個中部晶粒200和一個或多個上部晶粒300的多層半導體封裝件的實施例佈局的形成的截面圖。圖9至12示出了多層半導體封裝件的各種附加實施例佈局，其可以使用相同或相似的製程步驟形成。如下文進一步討論的，半導體封裝可以以多種未具體說明的佈局方式排列，並完全意在本公開說明範圍內。

圖1A至1C示出了根據一些實施例形成底部晶圓100的截面圖。底部晶圓100可以包括多個積體電路晶粒，其可以在後續的加工中封裝和分割以形成半導體封裝件的各種實施例(也可以稱為封裝半導體裝置)。積體電路晶粒可以是邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元(GPU)、系統上晶片(a system on a chip,SoC)、應用處理器(application processor,AP)、微控制器或其類似物)；記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒、或其類似物)；電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)；射頻(radio frequency,RF)晶粒；傳感器晶 粒；微機電系統(MEMS)晶粒；信號處理晶粒(例如，數字信號處理(digital signal processing,DSP)晶粒)；前端晶粒(例如，模擬前端(analog front-end,AFE)晶粒)；或其組合。

在圖1A中，可以沿著基底102的前側形成各種裝置104。舉例來說，基底102可以包括半導體基底，例如摻雜或未摻雜的矽，或者絕緣體上半導體(semiconductor on insulator,SOI)基底的主動層。半導體基底可以包括其它半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。可以使用其他基底，例如多層或梯度基底。基底102具有可稱為前側的主動面(例如，在圖1A中面朝上的表面，其上形成有裝置104)和可稱為背面的非主動面(例如，在圖1A中面朝下的表面)。

裝置104(由電晶體表示)可以形成在基底102的前側處。裝置104可以是主動裝置(例如，電晶體、二極體或其類似物)、電容器、電阻器等。層間介電質110在基底102的前側上。層間介電質110圍繞並且可以覆蓋裝置104。層間介電質110可以包括一個或多個介電層，其由例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等材料形成。

導電插塞112可以形成為延伸穿過層間介電質110。導電插塞112可以電耦合和物理耦合到裝置104。在裝置104為電晶體的實施例中，導電插塞112可以耦合到電晶體的閘極和/或源極/汲極區(取決於上下文，源極/汲極區可以單獨地或共同地指 代源極或汲極)。導電插塞112可由鎢、鈷、鎳、銅、銀、金、鋁等或其組合形成。

在圖1B中，內連線結構120形成在基底102和裝置104之上，導通孔130可以形成為延伸穿過層間介電質110並進入基底102。在一些實施例中，導通孔130可以連接到內連線結構120的上部部分並延伸穿過內連線結構120的下部部分。在一些實施例中(未具體圖示)，導通孔130可以連接到內連線結構120的下部部分。導通孔130可以隨後通過基底102的背側暴露，並且可以用於提供通過基底102的電連接(例如，在基底102的前側和背側之間)(參見，例如，圖7至8)。因此，導通孔130也可稱為基底通孔(Through substrate vias,TSV)。

在一些實施例中，導通孔130可以形成為通過層間介電質110和部分的基底102。凹陷可以通過蝕刻、銑削、雷射技術、其組合等形成。可以在凹陷中形成襯墊(未具體示出)，例如通過熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)等。襯墊可以是介電材料並且包括氧化物，例如氧化矽、氮氧化矽等。然後可以將阻障層和/或黏著層(未具體示出)共形地沉積在凹陷中(例如，沿著襯墊)，例如通過CVD、ALD、物理氣相沉積(PVD)、其組合等。阻障層和/或黏著層可以由鈦、氮化鈦、鉭、氮化鉭等形成。導電填充材料沉積在阻障層和/或黏著層上並填充凹陷。導電填充材料可以通過電化學鍍製程、CVD、ALD、PVD、其組合等來沉積。導電填充材料的實例包括銅、銅合金、銀、金、鎢、釕、鈷、鋁、鎳、其組合等。導電填充材料、黏著層、阻障層和/或襯墊的多餘部分，例如沿著層間介電質 110和/或基底102的頂面延伸的部分，通過平坦化製程(例如化學機械拋光(CMP)、研磨製程(grinding process)、回蝕製程等)從層間介電質110和/或基底102的表面去除。阻障層、黏著層和/或導電填充材料中剩餘的部分形成導通孔130。

內連線結構120形成在層間介電質110上並連接到導電插塞112。內連線結構120將裝置104互連以形成積體電路。在一些實施例中，內連線結構120可以由層間介電質110上的介電層中的金屬化圖案形成。金屬化圖案包括形成在一個或多個低k介電層中的金屬線和通孔。內連線結構120的金屬化圖案通過導電插塞112電耦合到裝置104，且電性連接到導通孔130。

在圖1C中，在內連線結構120之上形成金屬墊140(例如，鋁墊)、接合墊通孔144和接合墊146，其上形成有外部連接。金屬墊140在基底102的前側上，例如在內連線結構120中和/或在內連線結構120上。如圖所示，金屬墊140設置在內連線結構120的金屬化層之上並且電性連接內連線結構120的金屬化層。金屬墊140可以在一個或多個介電層141內並且包括金屬，例如鋁、銅等。舉例來說，介電層141可包括氧化矽和/或氮化矽，例如氮氧化矽(SiON)、碳化矽(SiC)或任何合適的材料。金屬墊140可以被認為是內連線結構120的一部分。

根據一些實施例，接合墊通孔144和接合墊146形成在金屬墊140和內連線結構120之上。接合墊通孔144和接合墊146可以使用單鑲嵌製程或雙鑲嵌製程形成。舉例來說，可以在金屬墊140之上形成介電接合層142，並且可以蝕刻介電接和層142和介電層141以形成凹陷。然後可以填充凹陷以形成接合墊 通孔144和接合墊146，類似於上述導通孔130。

舉例來說，介電接合層142可以形成在內連線結構120和金屬墊140之上。介電接合層142可以是一個或多個介電層，其包括諸如氧化矽的氧化物、諸如氮化矽的氮化物或其組合，並且可以使用CVD、ALD等或合適的方法來形成。根據一些實施例，介電接合層142包含氧化矽層。蝕刻介電接合層142和或多個下面的介電層141以形成暴露金屬墊140的凹陷。在使用雙鑲嵌製程的實施例中，凹陷可以使用多次蝕刻製程形成，類似於上述導通孔130，接合墊通孔144和接合墊146可以同時形成。舉例來說，可以在凹陷中和介電接合層142上方沉積導電襯墊和導電材料，並且可以執行平坦化製程以從介電接合層142的頂表面去除導電材料和導電襯墊的多餘部分。在一些實施例中(未具體示出)，接合墊通孔144可以形成為通過介電層141，且接合墊146可以隨後形成為通過介電接合層142。

在一些實施例中(未具體示出)，接合墊146可以在接合墊通孔144之後形成，接合墊146可以是微凸塊、球柵陣列(BGA)連接端子、焊球、金屬柱、可控塌陷晶片連接(controlled collapse chip connection,C4)凸塊、化學鍍鎳-化學鍍鈀浸金技術(ENEPIG)形成的凸塊等。接合墊146可包括導電材料例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，接合墊146是通過焊料的層而形成的，上述焊料的層先通過蒸發、電鍍、印刷、焊料轉移、植球等形成。一旦在結構上形成了焊料的層，可以執行回流以便將材料成形為所需的凸塊形狀。另外，介電接合層142可以是諸如PBO、聚醯亞胺 (polymide)、BCB或其類似物等的聚合物；諸如氮化矽或其類似物等的氮化物；諸如氧化矽、PSG、BSG、BPSG或其類似物等的氧化物；其類似物或其組合。介電接合層142可以通過旋塗、層壓、CVD等形成。最初，介電接合層142可以掩埋接合墊146，使得介電接合層142的最頂面在接合墊146的最頂面之上。在一些實施例中，焊料區可以形成在接合墊146上，介電接合層142可以掩埋焊料區。在一些實施例中，接合墊146在底部晶圓100的形成過程中通過介電接合層142暴露或突出在介電接合層142之上。在一些實施例中，接合墊146保持掩埋狀態，並在隨後的製程中暴露出來以封裝底部晶圓100。暴露接合墊146可能包括去除可能存在於接合墊146上的任何焊料區。

圖2A至2E是根據一些實施例的形成中部晶粒200的截面圖。中部晶粒200包括在晶圓中形成的積體電路晶粒，晶圓可以包括不同的裝置區，這些裝置區在後續步驟中被分割以形成多個分離的積體電路晶粒。包括中部晶粒200的晶圓可以根據適用的生產製程進行加工以形成分離的中部晶粒200。除非另有說明，中部晶粒200的形成可以與上述底部晶圓100的類似特徵類似。中部晶粒200可以是邏輯晶粒(例如CPU、GPU、SoC、AP、微控制器或其類似物)；記憶體晶粒(例如，DRAM晶粒、SRAM晶粒或其類似物)；電源管理晶粒(例如PMIC晶粒)；RF晶粒；傳感器晶粒；微機電系統晶粒；信號處理晶粒(例如，DSP晶粒)；前端晶粒(例如AFE晶粒)；或其組合。

如下文更詳細地討論，中部晶粒200可包含從中部晶粒200的基底202的前側延伸到背側的四種一般類型的導通孔(例 如，例如TSV的通孔)中的一者或多者。如下文更詳細地討論，第一通孔231可使用先通孔製程(via-first process)形成，其中在形成裝置204和上覆的內連線結構220之前，第一通孔231的導電材料在中部晶粒200的基底202的前側中形成。此外，可以使用中間通孔製程(via-middle process)形成第二通孔232，其中在形成裝置204之後並且在形成覆蓋內連線結構220之前或期間，第二通孔232的導電材料也在中部晶粒200的基底202的前側中形成。此外，可以使用後通孔製程(via-last process)形成第三通孔233和第四通孔234，其中第三通孔233和第四通孔234的導電材料形成在中部晶粒200的基底202的背側中。

在圖2A中，裝置204形成在基底202的前側中，第一通孔231和第二通孔232可以形成在基底202的前側中。此外，隨後形成第三通孔233的埋入式接點230可以連接到基底202的前側也可以形成在基底202的前側中。舉例來說，基底202可以包括半導體基底，例如摻雜或未摻雜的矽，或者絕緣體上半導體(SOI)基底的主動層。半導體基底可以包括其它半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。可以使用其他基底，例如多層或梯度基底。基底202具有可稱為前側的主動面(例如，在圖2A中面朝上的表面，其上形成有裝置204)和可稱為背面的非主動面(例如，在圖2A中面朝下的表面)。裝置204(由電晶體表示)可以形成在基底202的前側處。裝置204可以是主動裝置(例如，電晶體、二極體或其類似 物)、電容器、電阻器等。

第一通孔231是導通孔的第一類型並且形成為延伸到基底202中。第一通孔231可以隨後通過基底202的背側暴露，並且可以用於提供通過基底202的電連接(例如，在基底202的前側和背側之間)(參見圖2C至2E)。因此，第一通孔231也可稱為TSV。在一些實施例中，在形成裝置204之前形成第一通孔231。

第二通孔232是導通孔的第二類型並且形成為延伸穿過層間介電質210並進入基底202，類似於上述導通孔130。在一些實施例中，第二通孔232可以連接到隨後形成的內連線結構220的下部部分(參見圖2B)。在一些實施例中(未具體示出)，第二通孔232可以連接到內連線結構220的上部部分，類似於上述底部晶圓100的導通孔130。第二通孔232可以隨後通過基底202的背側暴露，並且可以用於提供通過基底202的電連接(例如，在基底202的前側和背側之間)(參見圖2C至2E)。因此，第二通孔232也可稱為TSV。

除非另有說明，第一通孔231和第二通孔232可以彼此類似地形成並且與導通孔130類似地形成。如上所述，應當注意的是，第一通孔231是在沉積層間介電質210之前形成的，而第二通孔232是在沉積層間介電質210之後形成的。舉例來說，第一通孔231通過在基底202中形成凹陷而形成，而第二通孔232通過在層間介電質210和基底202中形成凹陷而形成。相應的凹陷可以通過蝕刻、銑削、雷射技術、其組合等形成。可以在凹陷中形成襯墊(未具體示出)，例如通過熱氧化、原子層沉積 (ALD)、化學氣相沉積(CVD)等。襯墊可以是介電材料並且包括氧化物，例如氧化矽、氮氧化矽等。然後可以將阻障層和/或黏著層(未具體示出)共形地沉積在凹陷中(例如，沿著襯墊)，例如通過CVD、ALD、物理氣相沉積(PVD)、其組合等。阻障層和/或黏著層可以由鈦、氮化鈦、鉭、氮化鉭等形成。導電填充材料沉積在阻障層和/或黏著層上並填充凹陷。導電填充材料可以通過電化學鍍製程、CVD、ALD、PVD、其組合等來沉積。導電填充材料的實例包括銅、銅合金、銀、金、鎢、釕、鈷、鋁、鎳、其組合等。導電填充材料、黏著層、阻障層和/或襯墊的多餘部分，例如沿著基底202(例如在形成第一通孔231的期間)和/或層間介電質210(例如在形成第二通孔232的期間)的頂面延伸的部分，通過平坦化製程(例如化學機械拋光(CMP)、研磨製程、回蝕製程等)去除。相應的阻障層、相應的黏著層和/或相應的導電填充材料中剩餘的部分形成第一通孔231以及第二通孔232。

中部晶粒200可以包含第一通孔231和第二通孔232之一或兩者。在一些實施例中(未具體示出)，不形成第一通孔231和第二通孔232，而是可以形成第三通孔233和/或第四通孔234。四種類型的導通孔的一些或全部的任意組合都可以形成在中部晶粒200中。

如上所述，第三通孔233是導通孔的一種，其隨後可以通過基底202的背側形成，並連接到稱為埋入式接點230的特徵。在這樣的實施例中，埋入式接點230可以在沉積層間介電質210之前沿著基底202形成。此外，可以在形成裝置204之前或 形成裝置204期間形成埋入式接點230。舉例來說，凹陷可以蝕刻到基底202中並用導電材料填充。在一些實施例中，導電材料包括一個或多個層，例如阻障層和導電填充材料。阻障層可以是鈦、氮化鈦、鉭、氮化鉭、氮化鎢、釕、銠、鉑、其他貴金屬、其他耐火金屬、其氮化物、其組合等。此外，導電填充材料可為鎢、鈷、釕、銠、其合金或其組合。

繼續參考圖2A，層間介電質210形成在基底202的前側上。層間介電質210圍繞並可能覆蓋裝置204以及埋入式接點230和第一通孔231(如果存在)。層間介電質210可以包括一個或多個介電層，其由例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等材料形成。

導電插塞212可以形成為延伸穿過層間介電質210。導電插塞212可以電耦合和物理耦合到裝置204以及第一通孔231和埋入式接點230(如果存在)。在裝置204為電晶體的實施例中，導電插塞212可以耦合到電晶體的閘極和/或源極/汲極區。導電插塞212可由鎢、鈷、鎳、銅、銀、金、鋁等或其組合形成。

在圖2B中，內連線結構220形成在基底202和層間介電質210和裝置204之上。在一些實施例中(未具體示出)，第二通孔232可以在內連線結構220的形成期間形成並且連接至內連線結構220的下部部分或上部部分。

內連線結構220可以形成為類似上述連接內連線結構120。舉例來說，內連線結構220形成在層間介電質210上並連 接到導電插塞212和第二通孔(如果存在)。內連線結構220將裝置204互連以形成積體電路。在一些實施例中，內連線結構220可以由層間介電質210上的介電層中的金屬化圖案形成。金屬化圖案包括形成在一個或多個低k介電層中的金屬線和通孔。內連線結構220的金屬化圖案電耦合到裝置204，電耦合到埋入式接點230，並通過導電插塞212電耦合到第一通孔231，電性連接到第二通孔232。

在圖2C中，根據一些實施例，第三通孔233和/或第四通孔234可以通過基底202的背側形成。如上所述，第三通孔233連接到埋入式接點230，而第四通孔234連接到裝置204(例如，電晶體的閘極和/或源極/汲極區)。

在形成第三通孔233和第四通孔234之前，承載基底250貼合到內連線結構220，在基底202的背側執行薄化製程。在一些實施例中，可用例如黏著層252或其他類型的介電層貼合承載基底250，這有助於承載基底250至內連線結構220的接合。如圖所示，內連線結構220的最頂介電層(未單獨標記)可以設置在內連線結構220的最頂金屬化層之上，這通過黏著層252與介電層之間的介電質到介電質接合(dielectric to dielectric bonding)改進了承載基底250的接著性。

在貼合承載基底250之後，在基底202的背側上執行薄化製程，這可能暴露第一通孔231和第二通孔232。可以使用CMP、研磨製程(grinding process)、回蝕製程、研光製程(lapping process)或拋光製程來薄化基底202。

在薄化基底202的背側之後，可以通過基底202的背側 形成第三通孔233和第四通孔234，並且與上述第一通孔231和/或第二通孔232類似。除非另有說明，第三通孔233和第四通孔234可以相似地形成且同時形成。如上所述，應當注意，第三通孔233被形成為連接到埋入式接點，且第四通孔234被形成為連接到裝置204(例如，閘極和/或源極/汲極區)。

舉例來說，第三通孔233和第四通孔234是通過在基底202薄化的背側中形成凹陷而形成的。相應的凹陷可以通過蝕刻、銑削、雷射技術、其組合等形成。可以在凹陷中形成襯墊(未具體示出)，例如通過熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)等。襯墊可以是介電材料並且包括氧化物，例如氧化矽、氮氧化矽等。然後可以將阻障層和/或黏著層(未具體示出)共形地沉積在凹陷中(例如，沿著襯墊)，例如通過CVD、ALD、物理氣相沉積(PVD)、其組合等。阻障層和/或黏著層可以由鈦、氮化鈦、鉭、氮化鉭等形成。導電填充材料沉積在阻障層和/或黏著層上並填充凹陷。導電填充材料可以通過電化學鍍製程、CVD、ALD、PVD、其組合等來沉積。導電填充材料的實例包括銅、銅合金、銀、金、鎢、釕、鈷、鋁、鎳、其組合等。導電填充材料、黏著層、阻障層和/或襯墊的過量部分，例如沿著基底202的頂面延伸的部分(例如在形成第一通孔231的期間)和/或層間介電質210(例如在形成第二通孔232的期間)第二通孔232)，通過平坦化製程(例如化學機械拋光(CMP)、研磨製程、回蝕製程等)去除。在第一通孔231和第二通孔232仍被基底202的背側覆蓋的實施例中，在上述薄化製程後，這些平坦化製程可能會暴露第一通孔231和第二通孔232。相應的阻障層、 相應的黏著層和/或相應的導電填充材料的剩餘部分形成第三通孔233和第四通孔234。

圖2D示出了在圖2C中標記的區201的近視圖。導通孔示出為導電填充材料和襯墊層，這些襯墊層可以是上面提到形成他們時所討論的相應的阻障層和/或黏著層。舉例來說，第一通孔231顯示為襯墊層231A和導電填充材料231B。第二通孔232顯示為襯墊層232A和導電填充材料232B。第三通孔233顯示為襯墊層233A和導電填充材料233B。第四通孔234顯示為襯墊層234A和導電填充材料234B。

在一些實施例中，第一通孔231具有的最上寬度(例如，在基底202的前側表面)等於或小於第二通孔232的最上寬度(例如，在層間介電質210的頂表面)。類似地，第一通孔231可以具有的最下寬度等於或小於第二通孔232的最下寬度。此外，第二通孔232的最上寬度和最下寬度可以等於或小於底部晶圓100的導通孔130的類似寬度。此外，第三通孔233和第四通孔234可具有的最上寬度(例如，分別在埋入式接點230和對應的裝置204處)小於第一通孔231和第二通孔232中的最下寬度。此外，第三通孔233和第四通孔234可以具有的下寬度(例如，在基底202的背側表面處)小於第一通孔231和第二通孔232的最上寬度。

在圖2E中，在中部晶粒200的背側之上形成內連線結構270，並且在內連線結構270之上形成做成外部連接的金屬墊280(例如，鋁墊)、接合墊通孔284和接合墊286。內連線結構270、金屬墊280和其他背側特徵可以統稱為背側電力輸送網絡 (back-side power delivery network,BSPDN)。BSPDN允許將中部晶粒200的積體電路的電源和信號路由到中部晶粒200的前側和背側之一或兩者上，從而實現了幾個優勢。舉例來說，中部晶粒200(或隨後形成的包含中部晶粒200的半導體封裝件)的佔據面積可能減少高達28%至30%，接合墊286和內連線結構的表面密度可能增加高達1500%，與直接連接的晶粒的信號路徑可能會降低10.8%，總電壓降可能會隨著距離的縮短(例如，從外部電源到裝置204)平均降低高達60%，最大電壓降可能會降低高達20%。因此，中部晶粒200的性能最多可提高15%。內連線結構270的形成可以類似於上述的內連線結構120,220。金屬墊280、接合墊通孔284和接合墊286的形成分別可以類似於上述的金屬墊140、接合墊通孔144和接合墊146。

內連線結構270形成在基底202的背側之上並且連接到導通孔或TSV(例如，第一通孔231、第二通孔232、第三通孔233和/或第四通孔234)。內連線結構270將裝置204互連以成為積體電路的一部分。在一些實施例中，內連線結構270可以由嵌入介電層中的金屬化圖案形成。金屬化圖案包括形成在一個或多個低k介電層中的金屬線和通孔。內連線結構270的金屬化圖案通過導通孔或TSV而電耦合到裝置204，且電性連接到內連線結構220。

根據一些實施例，在中部晶粒200的背側上的內連線結構270之上形成做成外部連接的金屬墊280(例如，鋁墊)、接合墊通孔284和接合墊286。如圖所示，金屬墊280佈置在內連線結構270的金屬化層之上並且電性連接至內連線結構270的金屬 化層。金屬墊280可以在一個或多個介電層281內並且包括金屬，例如鋁、銅等。舉例來說，介電層281可包括氧化矽和/或氮化矽，例如氮氧化矽(SiON)、碳化矽(SiC)或任何合適的材料。金屬墊280可以被認為是內連線結構270的一部分。在一些實施例中(未具體示出)，焊料區(例如，焊球或焊料凸塊)可以設置在金屬墊280上。焊料區可用於對中部晶粒200的積體電路進行晶片探針測試。可以在中部晶粒200上執行晶片探針測試以確定中部晶粒200是否是已知良好的晶粒(known good die,KGD)。因此，只有作為KGD的中部晶粒200經歷後續的加工並被封裝。未通過晶片探針測試的晶粒，不進行封裝。測試後，可以在後續的加工步驟中移除焊料區。

根據一些實施例，接合墊通孔284和接合墊286形成在金屬墊280和內連線結構270之上。接合墊通孔284和接合墊286可以使用單鑲嵌製程或雙鑲嵌製程形成，類似於上述的底部晶圓的接合墊通孔144和接合墊146。舉例來說，可以在金屬墊280之上形成介電接合層282，並且可以蝕刻介電接合層282和介電層281以形成凹陷。然後可以填充凹陷以形成接合墊通孔284和接合墊286。

舉例來說，介電接合層282可以形成在內連線結構270和金屬墊280之上。介電接合層282可以是一個或多個介電層，其包括諸如氧化矽的氧化物、諸如氮化矽的氮化物或其組合，並且可以使用CVD、ALD等或合適的方法來形成。根據一些實施例，介電接合層282包含氧化矽層。蝕刻介電接合層282和下面的介電層281以形成暴露金屬墊280的凹陷。在採用雙鑲嵌製程 的實施例中，凹陷可以採用多次刻蝕製程形成，接合墊通孔284和接合墊286可以同時形成。舉例來說，在形成凹陷之後，可以在凹陷中和介電接合層282上方沉積導電襯墊和導電材料，並且可以執行平坦化製程以從介電接合層282的頂表面去除導電材料和導電襯墊的多餘部分。在一些實施例中(未具體示出)，接合墊通孔284可以形成為通過介電層281，接合墊286可以隨後形成為通過介電接合層282。

在一些實施例中(未具體示出)，接合墊286可以在接合墊通孔284之後形成，且接合墊286可以是微凸塊、球柵陣列(BGA)連接端子、焊球、金屬柱、可控塌陷晶片連接(C4)凸塊、化學鍍鎳-化學鍍鈀浸金技術(ENEPIG)形成的凸塊等。接合墊286可包括導電材料例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，接合墊286是通過焊料的層而形成的，上述焊料的層先通過蒸發、電鍍、印刷、焊料轉移、植球等形成。一旦在結構上形成了焊料的層，可以執行回流以便將材料成形為所需的凸塊形狀。另外，介電接合層282可以是諸如PBO、聚醯亞胺(polymide)、BCB或其類似物等的聚合物；諸如氮化矽或其類似物等的氮化物；諸如氧化矽、PSG、BSG、BPSG或其類似物等的氧化物；其類似物或其組合。介電接合層282可以通過旋塗、層壓、CVD等形成。最初，介電接合層282可以掩埋接合墊286，使得介電接合層282的最頂面在接合墊286的最頂面之上。在一些實施例中，焊料區可以形成在接合墊286上，介電接合層282可以掩埋焊料區。在一些實施例中，接合墊286在中部晶粒200的形成過程中通過介電接合層282暴露 或突出在介電接合層282之上。在一些實施例中，接合墊286保持掩埋狀態，並在隨後的製程中暴露出來以封裝中部晶粒200。暴露接合墊286可能包括去除可能存在於接合墊286上的任何焊料區。

圖3A至3B示出了根據一些實施例形成上部晶粒300的截面圖。上部晶粒300包括在晶圓中形成的積體電路晶粒，晶圓可以包括不同的裝置區，這些裝置區在後續步驟中被分割以形成多個分離的積體電路晶粒。包括上部晶粒300的晶圓可以根據適用的生產製程進行加工以形成分離的上部晶粒300。除非另有說明，否則上部晶粒300可以形成為類似於上述的底部晶圓100或中部晶粒200的類似特徵。上部晶粒300可以是邏輯晶粒(例如CPU、GPU、SoC、AP、微控制器、或其類似物)；記憶體晶粒(例如，DRAM晶粒、SRAM晶粒、或其類似物)；電源管理晶粒(例如PMIC晶粒)；RF晶粒；傳感器晶粒；微機電系統晶粒；信號處理晶粒(例如，DSP晶粒)；前端晶粒(例如AFE晶粒)；或其組合。

在圖3A中，裝置304形成在基底302的前側中。舉例來說，基底302可以包括半導體基底，例如摻雜或未摻雜的矽，或者絕緣體上半導體(SOI)基底的主動層。半導體基底可以包括其它半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。可以使用其他基底，例如多層或梯度基底。基底302具有可稱為前側的主動面(例如，在圖3A中面朝 上的表面，其上形成有裝置304)和可稱為背面的非主動面(例如，在圖3A中面朝下的表面)。裝置304(由電晶體表示)可以形成在基底302的前側處。裝置304可以是主動裝置(例如，電晶體、二極體或其類似物)、電容器、電阻器等。層間介電質310也在基底302的前側上形成。

根據一些實施例，層間介電質310在基底302的前側上。層間介電質310圍繞並可能覆蓋裝置304。層間介電質310可以包括一個或多個介電層，其由例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等材料形成。

導電插塞312可以形成為延伸穿過層間介電質310。導電插塞312可以電耦合和物理耦合到裝置304。在裝置304為電晶體的實施例中，導電插塞312可以耦合到電晶體的閘極和/或源極/汲極區。導電插塞312可由鎢、鈷、鎳、銅、銀、金、鋁等或其組合形成。

在圖3B中，在上部晶粒300的層間介電質310上方形成內連線結構320，並且在內連線結構320上方形成其上做成外部連接的金屬墊340(例如，鋁墊)、接合墊通孔344和接合墊346。內連線結構320的形成可以類似於上述的內連線結構120,220,270。金屬墊340、接合墊通孔344和接合墊346的形成可以分別類似於上述的金屬墊140,280、接合墊通孔144,284和接合墊146,286。

內連線結構320在基底302的前側之上形成並連接到導電插塞312。內連線結構320將裝置304互連以成為積體電路的 一部分。在一些實施例中，內連線結構320可以由嵌入介電層中的金屬化圖案形成。金屬化圖案包括形成在一個或多個低k介電層中的金屬線和通孔。內連線結構320的金屬化圖案通過導電插塞312電耦合到裝置304。

根據一些實施例，在內連線結構320之上形成其上做成外部連接的金屬墊340(例如，鋁墊)、接合墊通孔344和接合墊346。如圖所示，金屬墊340佈置在內連線結構320的金屬化層之上並且電性連接內連線結構320的金屬化層。金屬墊340可以在一個或多個介電層341內並且包括金屬，例如鋁、銅等。舉例來說，介電層341可包括氧化矽和/或氮化矽，例如氮氧化矽(SiON)、碳化矽(SiC)或任何合適的材料。金屬墊340可以被認為是內連線結構320的一部分。在一些實施例中(未具體示出)，焊料區(例如，焊球或焊料凸塊)可以設置在金屬墊340上。焊料區可用於對上部晶粒300的積體電路進行晶片探針測試。可以在上部晶粒300上執行晶片探針測試以確定上部晶粒300是否是已知良好的晶粒(KGD)。因此，只有作為KGD的上部晶粒300經歷後續的加工並被封裝。未通過晶片探針測試的晶粒，不進行封裝。測試後，可以在後續的加工步驟中移除焊料區。

根據一些實施例，接合墊通孔344和接合墊346形成在金屬墊340和內連線結構320之上。接合墊通孔344和接合墊346可以使用單鑲嵌製程或雙鑲嵌製程形成，類似於上述底部晶圓100和中部晶粒200各別的接合墊通孔144,284和接合墊146,286。舉例來說，可以在金屬墊340之上形成介電接合層342，並 且可以蝕刻介電接合層342和介電層341以形成凹陷。然後可以填充凹陷以形成接合墊通孔344和接合墊346。

舉例來說，介電接合層342可以形成在內連線結構320和金屬墊340之上。介電接合層342可以是一個或多個介電層，其包括諸如氧化矽的氧化物、諸如氮化矽的氮化物或其組合，並且可以使用CVD、ALD等或合適的方法來形成。根據一些實施例，介電接合層342包含氧化矽層。介電接合層342和一個或多個下面的介電層341被蝕刻以形成暴露金屬墊340的凹陷。在採用雙鑲嵌製程的實施例中，凹陷可以採用多次刻蝕製程形成，接合墊通孔344和接合墊346可以同時形成。舉例來說，在形成凹陷之後，可以在凹陷中和介電接合層342上方沉積導電襯墊和導電材料，並且可以執行平坦化製程以從介電接合層342的頂表面去除導電材料和導電襯墊的多餘部分。在一些實施例中(未具體示出)，接合墊通孔344可以形成為通過介電層341，接合墊346可以隨後形成為通過介電接合層342。

在一些實施例中(未具體示出)，接合墊346可以在接合墊通孔344之後形成，接合墊346可以是微凸塊、球柵陣列(BGA)連接端子、焊球、金屬柱、可控塌陷晶片連接(C4)凸塊、化學鍍鎳-化學鍍鈀浸金技術(ENEPIG)形成的凸塊等。接合墊346可包括導電材料例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，接合墊346是通過焊料的層而形成的，上述焊料的層先通過蒸發、電鍍、印刷、焊料轉移、植球等形成。一旦在結構上形成了焊料的層，可以執行回流以便將材料成形為所需的凸塊形狀。另外，介電接合層342可以是諸如 PBO、聚醯亞胺(polymide)、BCB或其類似物等的聚合物；諸如氮化矽或其類似物等的氮化物；諸如氧化矽、PSG、BSG、BPSG或其類似物等的氧化物；其類似物或其組合。介電接合層342可以通過旋塗、層壓、CVD等形成。最初，介電接合層342可以掩埋接合墊346，使得介電接合層342的最頂面在接合墊346的最頂面之上。在一些實施例中，焊料區可以形成在接合墊346上，介電接合層342可以掩埋焊料區。在一些實施例中，接合墊346在上部晶粒300的形成過程中通過介電接合層342暴露或突出在介電接合層342之上。在一些實施例中，接合墊346保持掩埋狀態，並在隨後的製程中暴露出來以封裝上部晶粒300。暴露接合墊346可能包括去除可能存在於接合墊346上的任何焊料區。

在一些實施例中(未具體示出)，可以形成從上部晶粒300的基底302的前側延伸到背側的導通孔。舉例來說，導通孔可以形成為類似於底部晶圓100的導通孔130和中部晶粒200的第一通孔231、第二通孔232、第三通孔233(例如，包括埋入式接點230)和第四通孔234中的一些或全部。在這樣的實施例中，額外的導電特徵可以形成在上部晶粒300的背側之上，例如內連線結構、墊、接合墊通孔和接合墊，類似於上述的上部晶粒300、中部晶粒200和/或底部晶圓100。

圖4至圖8示出了根據一些實施例使用上述元件形成半導體封裝件的截面圖。在圖示的實施例中，一個或多個中部晶粒200被貼合到底部晶圓100。中部晶粒200後續被加工。一個或多個上部晶粒300為貼合到中部晶粒200，並進一步對結構進行 加工以形成多層半導體封裝件。注意，半導體封裝件被圖示為顯示底部晶圓100中的一個積體電路晶粒、一個中部晶粒200和一個上部晶粒300，儘管半導體封裝件中可以包括任何合適數量的中部晶粒200和上部晶粒300。

在圖4中，示例性中部晶粒200(參見圖2E)貼合到示例性底部晶圓100(參見圖1C)。另外，去掉承載基底250，且在中部晶粒200周圍形成包封體402。如圖所示，中部晶粒200的背側可以用正對背(face to back)連接的方式面向底部晶圓100的前側。在中部晶粒200上形成BSPDN(例如，內連線結構270和其他特徵)允許這種連接類似於正對正(face to face)連接。

根據一些實施例，中部晶粒200貼合到底部晶圓100的封裝件區，用中部晶粒200的背側面向底部晶圓100的前側的方式。應當注意，其他中部晶粒200可以貼合到底部晶圓100的其他封裝件區的(例如，在晶圓級(wafer level))，這可能沒有具體示出。舉例來說，融合接合(fusion bonding)、介電接合(dielectric bonding)、金屬接合(metal bonding)等或其組合，例如介電至介電(dielectric to dielectric)和金屬至金屬(metal to metal)接合，可用於將中部晶粒200的介電接合層282和接合墊286分別直接接合至介電接合層142和接合墊146，不用黏著劑或焊料。

如上所述，中部晶粒200至底部晶圓100的接合可以通過金屬至金屬直接接合(中部晶粒200的接合墊286和底部晶圓100的接合墊146之間)和介電至介電接合(例如在介電接合層 282和介電接合層142之間的Si-O-Si和/或Si-N-Si)形成。

舉例來說，中部晶粒200的介電接合層282通過介電至介電接合而接合到底部晶圓100的介電接合層142，不用任何粘著材料(例如，晶粒接合膜(die attach film))。類似地，接合墊286通過金屬至金屬接合而接合到接合墊146，不用任何共晶材料(例如焊料)。接合可以包括預接合和退火。在預接合期間，可以施加小的壓力以將中部晶粒200壓向底部晶圓100。預接合在低溫下進行，例如室溫(例如，範圍從15℃到30℃)，並且在預接合之後，介電接合層282和介電接合層142彼此接合。然後在隨後的退火步驟中提高接合強度，其中結構在高溫下退火，例如100℃至450℃的溫度。在退火之後，在介電接合層282和介電接合層142之間形成鍵(例如，融合鍵和/或化學鍵)。舉例來說，介電接合層282的材料和介電接合層142的材料之間的鍵可以是共價鍵。

如圖所示，中部晶粒200的接合墊286和底部晶圓100的接合墊146彼此對齊並且彼此電性連接。接合墊286和接合墊146可以在預接合期間物理接觸，或者可以在退火期間膨脹以物理接觸。此外，在退火期間，接合墊286的材料(例如銅)和接合墊146的材料(例如銅)交融，從而也形成金屬至金屬鍵。因此，中部晶粒200和底部晶圓100之間產生的鍵包括介電至介電鍵和金屬至金屬鍵的組合。

繼續參考圖4，從中部晶粒200移除承載基底250。一些或所有黏著層252(如果存在)可能會保留在內連線結構220之上。在一些實施例中，可以通過將諸如雷射光或紫外(UV) 光的光投射在黏著層252上來執行剝離製程，使黏著層252在光的熱下分解，從而允許承載基底250的移除。在一些實施例中，承載基底250和黏著層252(如果存在)通過研光製程去除。應該注意的是，可以使用任何合適的方法來移除承載基底250。

根據一些實施例，在各種組件上和周圍形成包封體402，並且可以執行薄化製程以去除設置在內連線結構220之上的多餘包封體402。形成後，包封體402封裝中部晶粒200的上表面和側壁。包封體402還形成在相鄰的中部晶粒200之間的間隙區中。包封體402可以是模封材料、環氧樹脂、樹脂等。包封體402可以通過壓縮模塑、轉移模塑、或其類似的方法來施加，並且可以形成在結構之上使得中部晶粒200被掩埋或覆蓋。作為另外的示例，包封體402可以包括氮化物(例如，氮化矽)和/或氧化物(例如，氧化矽)並且可以使用旋塗、FCVD、PECVD、LPCVD、ALD或任何合適的製程來沉積。包封體402可以用液體或半液體形式施加，然後隨後固化。可選地薄化包封體402以暴露中部晶粒200。薄化製程可以是研磨工藝、CMP、回蝕、其組合或其類似方法，並且可以移除部分的中部晶粒200(例如，部分或全部的黏著層252，如果存在的話)。在薄化製程之後，包封體402的頂面和中部晶粒200的頂面共面(在製程變化範圍內)。進行薄化直到去除了預期量的包封體402和中部晶粒200。根據一些實施例，可以在不暴露中部晶粒200的內連線結構220的情況下停止薄化。

在一些實施例中(未具體示出)，可以在形成包封體402之前在中部晶粒200之上和之間形成襯墊層。襯墊層可以是沿著 中部晶粒200的上表面和側壁以及沿著介電接合層142的上表面延伸的共形層，並且可以用作防潮層。襯墊層由與中部晶粒200的側壁具有良好黏著性的介電材料形成。舉例來說，襯墊層可以由超低k(extra low-k,ELK)材料形成，包括氮化物(例如氮化矽)和/或氧化物(例如氧化矽)。襯墊層的沉積可以包括共形沉積製程，例如ALD、CVD或任何合適的製程。然後可以如上所述在襯墊層之上形成包封體402。薄化製程然後可以從中部晶粒200的頂表面(例如，背側)移除部分的襯墊層和包封體402。

在圖5中，接合墊通孔244和接合墊246形成於中部晶粒200的內連線結構220之上並電性連接中部晶粒200的內連線結構220。接合墊通孔244和接合墊246可以形成為類似於上述同名的其他特徵。舉例來說，介電接合層242可以沉積在中部晶粒200和包封體402之上。凹陷可以形成的介電接合層242以及在內連線結構220上的任何其他在介電接合層242下面的介電層中，以便暴露內連線結構220。接合墊通孔244和接合墊246可以在單鑲嵌製程中依序形成或者在雙鑲嵌製程中同時形成。

在圖6中，示例性的上部晶粒300(參見圖3B)貼合到中部晶粒200，並且形成圍繞上部晶粒300的包封體404。根據一些實施例，上部晶粒300可以貼合到中部晶粒200，用上部晶粒300的前側面向中部晶粒200的前側的方式。需要說明的是，其他上部晶粒300可能貼合到相同或不同的中部晶粒200，並未具體示出。舉例來說，融合接合、介電接合、金屬接合等或其組合，例如介電至介電和金屬至金屬接合，可用於分別直接接合上部晶粒300的介電接合層342和接合墊346至介電接合層242和 接合墊246，不用黏著劑或焊料。

在一些實施例中，上部晶粒300貼合至中部晶粒200，類似於上述的將中部晶粒200貼合至底部晶圓100。舉例來說，上部晶粒300至中部晶粒200的接合可以通過金屬至金屬直接接合(在上部晶粒300的接合墊346和中部晶粒200的接合墊246之間)和介電至介電接合(如形成在介電接合層342和介電接合層242之間的Si-O-Si和/或Si-N-Si接合)。

在貼合上部晶粒300之後，在各種元件之上和周圍形成包封體404，並且可以執行薄化製程以移除設置在上部晶粒300的基底302之上的多餘包封體404。形成後，包封體404封裝上部晶粒300的上表面和側壁。包封體404還形成在相鄰的上部晶粒300之間的間隙區中。包封體404可以是模封材料、環氧樹脂、樹脂等。包封體404可以通過壓縮模塑、轉移模塑、或其類似方法施加，並且可以形成在結構之上使得上部晶粒300被掩埋或覆蓋。作為另外的示例，包封體404可以包括氮化物(例如，氮化矽)和/或氧化物(例如，氧化矽)，並且可以使用旋塗、FCVD、PECVD、LPCVD、ALD或任何合適的製程來沉積。包封體404可以用液體或半液體形式施加，然後隨後固化。可選地薄化包封體404以暴露上部晶粒300。薄化製程可以是研磨製程、CMP、回蝕、其組合，或其類似方法，並且可以移除部分的上部晶粒300(例如，部分或全部黏著層252，如果存在的話)。在薄化製程之後，包封體404的頂面和上部晶粒300(例如基底302)的頂面是共面的(在製程變化範圍內)。執行薄化直到去除了預期量的包封體404和上部晶粒300，例如將半導體封裝件減 小至預期厚度。

在一些實施例中(未具體示出)，在形成包封體404之前可以在上部晶粒300之上和之間形成襯墊層。襯墊層可以是沿著上部晶粒300的上表面和側壁以及沿著介電接合層242的上表面延伸的共形層，並且可以用作防潮層。襯墊層由與上部晶粒300的側壁具有良好黏著性的介電材料形成。舉例來說，襯墊層可以由超低k(ELK)材料形成，包括氮化物(例如氮化矽)和/或氧化物(例如氧化矽)。襯墊層的沉積可以包括共形沉積製程，例如ALD、CVD或任何合適的製程。然後可以如上所述在襯墊層之上形成包封體404。薄化製程然後可以從上部晶粒300的頂表面(例如，背側)移除部分的襯墊層和包封體404。

在圖7中，承載基底410貼合到上部晶粒300，在底部晶圓100的基底102上執行薄化製程，以暴露出導通孔130。在一些實施例中，舉例來說，黏著層412或其他類型的介電層可以用來貼合承載基底410，這有助於承載基底410到上部晶粒300的接合。在連接承載基底250之後，在底部晶圓100的基底102上執行薄化製程，這可能會暴露出導通孔130。可以使用CMP、研磨製程、回蝕製程、研光製程或拋光製程來薄化基底102。

在圖8中，可以加工底部晶圓100的背側以幫助隨後的外部電連接和/或半導體封裝件到電子裝置(未具體示出)的附接。根據一些實施例，背側加工可以包括在底部晶圓100之上形成內連線結構170和金屬墊180(例如，與中部晶粒200相似並實現與中部晶粒200相似優勢的背側電力輸送網絡)。舉例來說，內連線結構170形成在基底102的背側之上，並且在內連線 結構170上形成其上做成外部連接的金屬墊180(例如，鋁墊)。內連線結構170可以形成為類似於上述內連線結構120,220,270,320。金屬墊180可以形成為類似於上述金屬墊140,240,280,340。

內連線結構170形成在基底102的背側之上並連接到導通孔130(例如，TSV)。內連線結構170將裝置104互連，以成為底部晶圓100中積體電路的一部分。在一些實施例中，內連線結構170可以由嵌入介電層中的金屬化圖案形成。金屬化圖案包括形成在一個或多個低k介電層中的金屬線和通孔。內連線結構170的金屬化圖案通過導通孔130而與裝置104電耦合，且電性連接至基底102的前側的內連線結構120。

如圖所示，金屬墊180佈置在內連線結構170的金屬化層之上並且電性連接內連線結構170的金屬化層。金屬墊180可以在一個或多個介電層181內並且包括金屬，例如鋁、銅等。舉例來說，介電層181可包括氧化矽和/或氮化矽，例如氮氧化矽(SiON)、碳化矽(SiC)或任何合適的材料。金屬墊180可以被認為是內連線結構170的一部分。在一些實施例中(未具體示出)，金屬墊180可以形成在基底102的背側之上並且在不形成內連線結構170的情況下連接到導通孔130。

在一些實施例中(未具體示出)，金屬墊180中的一些可以被暴露以執行例如半導體封裝件的電測試和熱測試。舉例來說，可以使用探針直接接觸這些金屬墊180，或者可以在金屬墊180上設置焊料區(例如，焊球或焊料凸塊)以供探針直接接觸。

儘管未具體示出，可以執行半導體封裝件的後續加工，例如形成外部連接件在金屬墊180之上並電性連接金屬墊180，並且執行分割以將結構分離成單獨的半導體封裝件。可以在形成外部連接件之後執行上述半導體封裝件的電測試和熱測試。此外，一些實施例(未具體示出)可以包括上部晶粒300上的BSPDN。在這樣的實施例中，外部連接件也可以或可選地形成在上部晶粒300上。

圖9至圖12示出了可以用圖1A至圖3B中描述的元件形成的附加半導體封裝件的各種佈局。這些半導體封裝件可以使用圖4至圖8中描述的適用的製程來組裝。如進一步所示，外部連接件420已經在底部晶圓100的內連線結構170之上形成，使用上述有關底部晶圓100的背側加工的製程。對於具有多個中間晶粒200和/或多個上部晶粒300的半導體封裝件，需要注意的是，每個中部晶粒200和/或上部晶粒300可以是同樣的積體電路晶粒(例如，同時形成在同樣的晶圓內)、相同種類的積體電路晶粒、相同種類但不同的積體電路晶粒或不同種類的積體電路晶粒。所有相關組合完全旨在包含在本公開的範圍內。

圖9示出了半導體封裝件，其中兩個或更多個中部晶粒200和兩個或更多個上部晶粒300貼合到底部晶圓100的單個裝置區。如此，在分割之後，每個半導體封裝件將包括兩個或更多個中部晶粒200和兩個或更多個上部晶粒300。儘管示出了兩個中部晶粒200和兩個上部晶粒300，但是每個半導體封裝件中可以包括任何合適的數量。此外，中部晶粒200的數量可能與上部晶粒300的數量不同。請注意，每個上部晶粒300只會直接電性 連接到相應的下方的中部晶粒200，且上部晶粒300是間接的彼此電性連接。

圖10示出的一個中部晶粒200和兩個或更多個上部晶粒300貼合到或底部晶圓100的一個裝置區的半導體封裝件。如此，在分割之後，每個半導體封裝件將包括一個中部晶粒200和兩個或更多個上部晶粒300。儘管示出了兩個上部晶粒300，但是每個半導體封裝件中可以包括任何合適數量的上部晶粒300。請注意，每個上部晶粒300直接電性連接到中部晶粒200。

圖11示出了兩個或更多個中部晶粒200和一個上部晶粒300貼合到底部晶圓100的一個裝置區的半導體封裝件。如此，在分割之後，每個半導體封裝件將包括兩個或更多個中部晶粒200和一個上部晶粒300。儘管示出了兩個中部晶粒200，但是每個半導體封裝件中可以包括任何合適數量的中部晶粒200。請注意，每個中部晶粒200直接電性連接到底部晶圓100且直接電性連接到上部晶粒300(例如，電性插入於底部晶圓100和上部晶粒300之間)。如此，中部晶粒200是間接的彼此電性連接。

圖12示出了中部晶粒200的兩個或更多層級或層(例如，N層堆疊)貼合到底部晶圓100的一個裝置區的半導體封裝件。儘管以上部晶粒300中的每一者直接電性連接到N層堆疊的第N層中的一個對應的中部晶粒200來說明，但第N層中部晶粒200和上部晶粒300的佈局可遵循上文關於圖8至圖11中描述的佈局中的任一者。此外，中部晶粒200的N層堆疊的佈局可以類似於上文關於圖8至圖11中描述的佈局中的任一者。

實施例可以實現各種優勢。如上所述，各種積體電路晶粒的形成允許用於組裝半導體封裝件的許多不同佈局。特別地，半導體封裝件可以具有三個或更多層級的積體電路晶粒，包括底部晶圓100內的積體電路、一個或多個中部晶粒200以及一個或多個上部晶粒300。根據不同的實施例，半導體封裝件可以組裝成具有更多的堆疊靈活性、更小的佔地面積、更快和更可靠的積體電路晶粒之間的電連接、更高的互連密度以及改進的性能。

在一實施例中，一種方法包括：將第一晶粒的前側貼合到晶圓的前側，第一接合墊沿著第一晶粒的背側，晶圓包括基底以及沿著基底的電晶體，電晶體面向晶圓的前側，第一晶粒包括：第一接合墊，沿著第一晶粒的背側；第一背側內連線結構，相鄰於且電性連接至第一接合墊；第一前側內連線結構，相鄰於且電性連接至第一背側內連線結構；第一半導體基底，夾在第一背側內連線結構和第一前側內連線結構之間；以及第一電晶體，沿著第一半導體基底，第一電晶體面向第一晶粒的前側；形成第二接合墊在第一前側內連線結構之上；以及將第二晶粒的第二前側貼合到第一晶粒的第二接合墊，第二晶粒包括，第二半導體基底和第二電晶體，第二電晶體面向第二晶粒的前側。在其他實施例中，第一晶粒包括延伸通過第一半導體基底的第一類型的導通孔和第二類型的導通孔，其中第一類型的導通孔的寬度在從第一晶粒的前側到第一晶粒的背側的方向上遞減，並且其中第二類型的導通孔的寬度在從第一晶粒的背側到第一晶粒的前側的方向上遞減。在其他實施例中，第一類型的導通孔包括第一通孔和第二通孔，其中第一通孔從第一半導體基底的前側延伸到第一半導體 基底的背側，且其中第二通孔從第一前側內連線結構延伸到第一半導體基底的背側。在其他實施例中，第二類型的導通孔包括第三通孔和第四通孔，且其中第三通孔從第一半導體基底的背側延伸且電性耦合到嵌入在第一半導體基底的前側中的埋入式接點。在其他實施例中，第四通孔從第一半導體基底的背側延伸並且電耦合到第一電晶體。在其他實施例中，第一類型的導通孔比第二類型的導通孔寬。在其他實施例中，在將第一晶粒的背側貼合到晶圓的前側之後形成第二接合墊。在其他實施例中，所述方法更包括：將載體貼合到所述第二晶粒的背側；沿晶圓的背側薄化基底；以及在晶圓的背側上形成背側內連線結構。

在一實施例中，一種方法包括：形成第一晶粒，形成第一晶粒包括：形成第一導通孔在基底的前側中；形成包括閘極和源極/汲極區的電晶體在基底的前側之上；形成第一內連線結構在基底的前側之上，第一內連線結構電性連接至閘極；形成第二導通孔在基底的背側中，第二導通孔連接源極/汲極區；以及形成第二內連線結構在基底的背側之上；將第一晶粒貼合到晶圓，晶圓和第一晶粒電性連接；以及將第二晶粒貼合到第一晶粒，第一晶粒電插入於晶圓和第二晶粒之間。在其他實施例中，第二晶粒的主動側面向第一晶粒的基底的前側。在其他實施例中，方法更包括：在將第二晶粒貼合到第一晶粒後，形成第三內連線結構在晶圓的背側之上；以及形成外部連接件在第三內連線結構之上和晶圓的背側之上。在其他實施例中，形成第一晶粒包括在晶圓級形成多個第一晶粒，其中將第一晶粒貼合到晶圓包括將多個第一晶粒貼合到晶圓，其中在將第二晶粒貼合到第一晶粒之後，第二晶 粒電性連接到多個第一晶粒中的每個晶粒。在其他實施例中，將第二晶粒貼合到第一晶粒包括將多個第二晶粒貼合到第一晶粒，且其中多個第二晶粒中的每個晶粒電性連接到第一晶粒。在其他實施例中，形成第一晶粒包括在晶圓級形成多個第一晶粒，還包括將額外的第一晶粒貼合到第一晶粒，其中第一晶粒電插入晶圓和額外的第一晶粒之間，且其中將第二晶粒貼合到第一晶粒包括將第二晶粒貼合到額外的第一晶粒。

在一實施例中，半導體封裝件包括：第一電晶體，在第一基底的前側之上；第一導通孔，從第一基底的前側延伸到背側，第一導通孔有在第一基底的前側處測得的第一寬度以及在第一基底的背側處測得的第二寬度，第一寬度大於第二寬度；第二導通孔，從第一基底的前側延伸到背側，第二導通孔有在第一基底的前側處測得的第三寬度以及在第一基底的背側處測得的第四寬度，第三寬度大於第四寬度，第三寬度大於第一導通孔的第一寬度；第三導通孔，從第一電晶體延伸到第一基底的背側，第三導通孔有在第一電晶體處測得的第五寬度以及在第一基底的背側處測得的第六寬度，第五寬度小於第六寬度；第一內連線結構，在第一電晶體和第一基底的前側之上；第一接合墊，在第一內連線結構之上，第一接合墊與第一晶粒的第二接合墊接合；第二內連線結構，在第一基底的背側之上，第三導通孔電連接第二內連線結構至第一電晶體；第三接合墊，在第二內連線結構之上，第三接合墊與第二晶粒的第四接合墊接合；以及外部連接件，沿著第二晶粒的背側，第二晶粒的背側相對於第四接合墊。在其他實施例中，第一晶粒包括在第二基底的主動側之上的第二電晶體， 第二基底的主動側面向第一基底的前側。在其他實施例中，第二晶粒包括在第三基底的主動側之上的第三電晶體，第三基底的主動側面向第一基底的背側。在其他實施例中，第一導通孔的第一寬度大於第三導通孔的第六寬度。在其他實施例中，半導體封裝件還包括：埋入式接點，嵌入第一基底的前側中；以及第四導通孔，從埋入式接點延伸到第一基底的背側，第四導通孔有在埋入式接點處測得的第七寬度以及在第一基底的背側處測得的第八寬度，第七寬度小於第八寬度。在其他實施例中，第三導通孔的第六寬度與第四導通孔的第八寬度相同。

前文概述幾種實施例的特徵，以使得本領域的技術人員可更好地理解本公開的各方面。本領域的技術人員應瞭解，他們可易於將本公開用作設計或修改用於實現本文中所引入的實施例的相同目的和/或達成相同優點的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神和範圍，且本領域的技術人員可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。

100:底部晶圓 102, 202, 302:基底 104, 204, 304:裝置 120, 170, 220, 270:內連線結構 130:導通孔 140, 180:金屬墊 142, 242, 282:介電接合層 144, 244, 284, 344:接合墊通孔 146, 246, 286, 346:接合墊 200:中部晶粒 410:承載基底 412:黏著層 300:上部晶粒 402, 404:包封體

Claims (10)

1. 一種半導體封裝件的形成方法，包括：將第一晶粒貼合到晶圓的前側，所述晶圓包括基底以及沿著所述基底的電晶體，所述電晶體面向所述晶圓的所述前側，所述第一晶粒包括：第一接合墊，沿著所述第一晶粒的背側；第一背側內連線結構，相鄰於且電性連接至所述第一接合墊；第一前側內連線結構，相鄰於且電性連接至所述第一背側內連線結構；第一半導體基底，夾在所述第一背側內連線結構和所述第一前側內連線結構之間；第一電晶體，沿著所述第一半導體基底，所述第一電晶體面向所述第一晶粒的前側；第一導通孔，從所述第一半導體基底的前側延伸到所述第一半導體基底的背側，其中所述第一導通孔在所述第一基底的所述前側處測得的第一寬度大於所述第一導通孔在所述第一基底的所述背側處測得的第二寬度；以及第二導通孔，從所述第一半導體基底的所述背側延伸到所述第一半導體基底的所述前側上的所述第一電晶體，其中所述第二導通孔在所述第一電晶體處測得的第三寬度小於所述第二導通孔在所述第一基底的所述背側處測得的第四寬度；形成第二接合墊在所述第一前側內連線結構之上；以及將第二晶粒的前側貼合到所述第一晶粒的所述第二接合墊， 所述第二晶粒包括第二半導體基底和第二電晶體，所述第二電晶體面向所述第二晶粒的所述前側。
2. 如請求項1所述的半導體封裝件的形成方法，其中所述第一導通孔的寬度在從所述第一晶粒的所述前側到所述第一晶粒的所述背側的方向上遞減，並且其中所述第二導通孔的寬度在從所述第一晶粒的所述背側到所述第一晶粒的所述前側的方向上遞減。
3. 如請求項1所述的半導體封裝件的形成方法，其中在將所述第一晶粒的所述背側貼合到所述晶圓的所述前側之後形成所述第二接合墊。
4. 如請求項1所述的半導體封裝件的形成方法，更包括：將載體貼合到所述第二晶粒的背側；沿所述晶圓的背側薄化所述基底；以及在所述晶圓的所述背側上形成背側內連線結構。
5. 一種半導體封裝件的形成方法，包括：形成第一晶粒，形成所述第一晶粒包括：形成第一導通孔在基底的前側中，其中所述第一導通孔在所述基底的所述前側處測得的第一寬度大於所述第一導通孔在所述基底的背側處測得的第二寬度；形成包括閘極和源極/汲極區的電晶體在所述基底的所述前側之上；形成第一內連線結構在所述基底的所述前側之上，所述第一內連線結構電性連接至所述閘極； 形成第二導通孔在所述基底的所述背側中，所述第二導通孔連接所述源極/汲極區，其中所述第二導通孔在所述源極/汲極區處測得的第三寬度小於所述第二導通孔在所述基底的所述背側處測得的寬度；以及形成第二內連線結構在所述基底的所述背側之上；將所述第一晶粒貼合到晶圓，所述晶圓和所述第一晶粒電性連接；以及將第二晶粒貼合到所述第一晶粒，所述第一晶粒電插入於所述晶圓和所述第二晶粒之間。
6. 如請求項5所述的半導體封裝件的形成方法，在將所述第二晶粒貼合到所述第一晶粒後，更包括：形成第三內連線結構在所述晶圓的背側之上；以及形成外部連接件在所述第三內連線結構之上和所述晶圓的所述背側之上。
7. 如請求項5所述的半導體封裝件的形成方法，其中將所述第二晶粒貼合到所述第一晶粒包括將多個第二晶粒貼合到所述第一晶粒，且其中所述多個第二晶粒中的每個晶粒電性連接到所述第一晶粒。
8. 一種半導體封裝件，包括：第一電晶體，在第一基底的前側之上；第一導通孔，從所述第一基底的所述前側延伸到背側，所述第一導通孔有在所述第一基底的所述前側處測得的第一寬度以及在所述第一基底的背側處測得的第二寬度，所述第一寬度大於所述第二寬度； 第二導通孔，從所述第一基底的所述前側延伸到所述背側，所述第二導通孔有在所述第一基底的所述前側處測得的第三寬度以及在所述第一基底的所述背側處測得的第四寬度，所述第三寬度大於所述第四寬度，所述第三寬度大於所述第一導通孔的所述第一寬度；第三導通孔，從所述第一電晶體延伸到所述第一基底的所述背側，所述第三導通孔有在所述第一電晶體處測得的第五寬度以及在所述第一基底的所述背側處測得的第六寬度，所述第五寬度小於所述第六寬度；第一內連線結構，在所述第一電晶體和所述第一基底的所述前側之上；第一接合墊，在所述第一內連線結構之上，所述第一接合墊與第一晶粒的第二接合墊接合；第二內連線結構，在所述第一基底的所述背側之上，所述第三導通孔電連接所述第二內連線結構至所述第一電晶體；第三接合墊，在所述第二內連線結構之上，所述第三接合墊與第二晶粒的第四接合墊接合；以及外部連接件，沿著所述第二晶粒的背側，所述第二晶粒的所述背側相對於所述第四接合墊。
9. 如請求項8所述的半導體封裝件，其中所述第一導通孔的所述第一寬度大於所述第三導通孔的所述第六寬度。
10. 如請求項8所述的半導體封裝件，更包括：埋入式接點，嵌入所述第一基底的所述前側中；以及第四導通孔，從所述埋入式接點延伸到所述第一基底的所述 背側，所述第四導通孔有在所述埋入式接點處測得的第七寬度以及在所述第一基底的所述背側處測得的第八寬度，所述第七寬度小於所述第八寬度。

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