[go: up one dir, main page]

TWI460801B - A wafer-level semiconductor wafer packaging method and a semiconductor wafer package - Google Patents

A wafer-level semiconductor wafer packaging method and a semiconductor wafer package Download PDF

Info

Publication number
TWI460801B
TWI460801B TW099136258A TW99136258A TWI460801B TW I460801 B TWI460801 B TW I460801B TW 099136258 A TW099136258 A TW 099136258A TW 99136258 A TW99136258 A TW 99136258A TW I460801 B TWI460801 B TW I460801B
Authority
TW
Taiwan
Prior art keywords
electrical contact
passivation layer
exposed
conductive
wafer
Prior art date
Application number
TW099136258A
Other languages
English (en)
Other versions
TW201218290A (en
Inventor
王琮淇
Original Assignee
王琮淇
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 王琮淇 filed Critical 王琮淇
Priority to TW099136258A priority Critical patent/TWI460801B/zh
Priority to US13/278,646 priority patent/US20120098143A1/en
Publication of TW201218290A publication Critical patent/TW201218290A/zh
Application granted granted Critical
Publication of TWI460801B publication Critical patent/TWI460801B/zh

Links

Classifications

    • H10W20/20—
    • H10W74/40—
    • H10W72/01225—
    • H10W72/01251—
    • H10W72/01255—
    • H10W72/01257—
    • H10W72/019—
    • H10W72/01925—
    • H10W72/01951—
    • H10W72/01955—
    • H10W72/0198—
    • H10W72/072—
    • H10W72/07236—
    • H10W72/241—
    • H10W72/244—
    • H10W72/252—
    • H10W72/29—
    • H10W72/9226—
    • H10W72/923—
    • H10W72/952—
    • H10W74/014—
    • H10W90/722—

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Description

一種晶圓級半導體晶片封裝方法及一種半導體晶片封裝體
本發明係有關於一種晶圓級半導體晶片封裝方法及一種半導體晶片封裝體。
目前，在半導體晶片之焊墊上形成錫球的方法大部份為首先在該半導體晶片的焊墊上塗佈一錫膏層。然後，透過迴焊處理，在每個焊墊上的錫膏層便形成一個錫球。然而，此製造程序及其成品具有錫球容易從半導體晶片之焊墊脫離且錫球從晶片之表面到錫球之頂端的高度難以控制進而致使與外部電路電氣連接時容易發生接觸不良或根本沒有連接之現象之缺點。此外，於單一顆晶片上形成錫球在產量上也有所不足。
有鑑於此，本案發明人遂以其從事該行業之多年經驗，並本著精益求精之精神，積極研究改良，遂有本發明『一種晶圓級半導體晶片封裝方法及一種半導體晶片封裝體』產生
本發明之目的是為提供一種晶圓級半導體晶片封裝方法及一種半導體晶片封裝體。
根據本發明之一特徵，一種晶圓級半導體晶片封裝方法被提供，該方法包含如下之步驟：提供一個半導體晶圓，該半導體晶圓具有數個晶片區域，每個晶片區域具有一個電氣接點形成表面和至少一個形成於該電氣接點形成表面上的電氣接點；於所有晶片區域之形成表面上塗佈一個光阻層，藉著曝光與顯影處理，該光阻層形成有數個各曝露一對應之電氣接點的曝露孔；於該光阻層的每個曝露孔之內填充導電材料並且透過迴焊處理使填充於每個曝露孔之內的導電材料形成一導電觸點；把該光阻層移除並且在該等晶片區域的電氣接點形成表面上塗佈一個覆蓋所有導電觸點的保護層；研磨該保護層直到每個導電觸點的頂部被曝露為止；在該保護層的表面上塗佈一個鈍化 層，該鈍化層是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點的曝露孔；於該鈍化層的曝露孔之內填充導電材料並且透過迴焊處理使填充於該鈍化層之每個曝露孔之內的導電材料形成一導電觸點；及把該鈍化層移除。
根據本發明之另一特徵，一種半導體晶片封裝方法被提供，該半導體晶片封裝方法包含如下之步驟：提供一個半導體晶圓，該半導體晶圓具有數個晶片區域，每個晶片區域具有一個電氣接點形成表面、一個與該電氣接點形成表面相對的背面、至少一個形成於該電氣接點形成表面上的電氣接點、及至少一個相對於該至少一個電氣接點形成於該背面上的金屬墊，該至少一個電氣接點與該至少一個金屬墊是由一個貫穿孔連通；於每個貫穿孔之內填充導電材料；透過迴焊處理使填充於每個貫穿孔之內的導電材料形成一個有一端凸伸到對應之金屬墊外部的導電觸點；在該等晶片區域的背面上塗佈一個覆蓋所有導電觸點的保護層；研磨該保護層直到每個導電觸點的頂部被曝露為止；在該保護層的表面上塗佈一個鈍化層，該鈍化層是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點的曝露孔；於該鈍化層的曝露孔之內填充導電材料並且透過迴焊處理使填充於該鈍化層之每個曝露孔之內的導電材料形成一導電觸點；及把該鈍化層移除。
根據本發明之又另一特徵，一種半導體晶片封裝方法被提供，該半導體晶片封裝方法包含如下之步驟：提供一個半導體晶圓，該半導體晶圓具有數個晶片區域，每個晶片區域具有一個電氣接點形成表面和至少一個形成於該電氣接點形成表面上的電氣接點；於所有晶片區域之形成表面上塗佈一個光阻層，藉著曝光與顯影處理，該光阻層形成有數個各曝露一對應之電氣接點的曝露孔；於該光阻層的每個曝露孔之內填充導電材料並且透過迴焊處理使填充於每個曝露孔之內的導電材料形成一導電觸點；研磨該光阻層直到每個導電觸點的頂部被曝露為止；在該光阻層的表面上塗佈一個鈍化層，該鈍化層是透過曝 光和顯影處理來形成有數個各曝露一對應之導電觸點的曝露孔；於該鈍化層的曝露孔之內填充導電材料並且透過迴焊處理使填充於該鈍化層之每個曝露孔之內的導電材料形成一導電觸點；及把該鈍化層移除。
在後面之本發明之較佳實施例的詳細說明中，相同或類似的元件是由相同的標號標示，而且它們的詳細描述將會被省略。此外，為了清楚揭示本發明的特徵，於圖式中之元件並非按實際比例描繪。
第一至十圖是為用以說明本發明之第一較佳實施例之晶圓級半導體晶片封裝方法的示意流程圖。
請配合參閱第一至十圖所示，首先，一個半導體晶圓1是被提供。該半導體晶圓1具有數個晶片區域10，而每個晶片區域10具有一個半導體基體105。每個半導體基體105具有一個電氣接點形成表面100和至少一個形成於該電氣接點形成表面100上之用於與外部電路(圖中未示)電氣連接的電氣接點101。
然後，一個光阻層2是被塗佈在所有晶片區域10之半導體基體105的電氣接點形成表面100上。
請配合參閱第二圖所示，經過曝光和顯影處理，該光阻層2是形成有數個各曝露一對應之電氣接點101的曝露孔20。
隨後，藉著任何適當的方式，於每個曝露孔20之內是填充有導電材料3。在本實施例中，導電材料3是以錫膏為最佳，如在第三圖中所示。
請參閱第四圖所示，在迴焊處理之後，填充於每個曝露孔20之內的導電材料3(見第三圖)會形成一個具有大致弧形外觀的導電觸點30。
接著，該光阻層2(見第四圖)是藉由化學清洗來被移除，如在第五圖中所示。
請配合參閱第六和七圖所示，在該光阻層2被移除之後， 一個覆蓋所有導電觸點30的保護層4是塗佈在該等晶片區域10的電氣接點形成表面100上。然後，該保護層4是經歷研磨處理直到每個導電觸點30的頂部被曝露為止。
應要注意的是，兩相鄰之導電觸點30(電氣接點101)之間的短路是能夠藉由保護層4的作用來避免。另一方面，在本實施例中，該保護層4最好是由透明的材料形成。
接著，一個鈍化層5是塗佈在該保護層4的表面上並且是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點30的曝露孔50。然後，於每個曝露孔50內是填充有導電材料6。在本實施例中，導電材料6是如導電材料3一樣以錫膏為最佳。
請參閱第八圖所示，在迴焊處理之後，填充於每個曝露孔50之內的導電材料6(見第七圖)會形成一具有大致弧形外觀的導電觸點60。
最後，該鈍化層5(見第八圖)是被移除，如在第九圖中所示。在第九圖中所示的該半導體晶圓1隨後只要透過沿著切割線CL的切割處理即可成為數個可直接安裝到一如電路板般之載體(圖中未示)的半導體晶片封裝體(見第十圖)。
應要注意的是，由於每個晶片區域10的半導體基體105具有一個電氣接點形成表面100及至少一個形成於該形成表面100上的電氣接點101，因此本發明是可應用於任何類型的半導體晶片，包括但不限於二極體、發光二極體、中央處理單元、RFID、及/或TFT驅動IC。另一方面，導電觸點60的形成主要是為了在半導體晶片封裝體安裝於如電路板般之載體時增加電氣接點形成表面100與載體之間的距離，俾可提升半導體晶片封裝體安裝於載體上的良率。
此外，因光阻層2及鈍化層5的高度是能夠精準地控制以致於形成曝露孔20,50之孔壁的高度得以精準地受控制，故形成之導電觸點30,60的高度也得以精準地受控制俾可達成每個導電觸點30,60高度均衡化之目的。另一方面，研磨處理也有 助於取得等高的導電觸點30,60。
第十一至十三圖是為用以說明本發明之第二較佳實施例之晶圓級半導體晶片封裝方法的示意流程圖。
請配合參閱第十一和十二圖所示，第二較佳實施例之晶圓級半導體晶片封裝方法與第一較佳實施例之晶圓級半導體晶片封裝方法不同的地方是在於在導電觸點60被形成之後，一個覆蓋所有導電觸點60的保護層7是塗佈在該保護層4的表面上。然後，該保護層7是經歷研磨處理直到每個導電觸點60的頂部被曝露為止。應要注意的是，在研磨的過程中，導電觸點60的頂部是會稍微被磨平。最後，該保護層7是被移除。
在第十二圖中所示的該半導體晶圓1隨後只要透過切割處理即可成為數個如在第十三圖中所示之可直接安裝到一如電路板般之載體(圖中未示)的半導體晶片封裝體。
第十四圖是為一個顯示把經由本發明之第一實施例之封裝方法封裝完成之半導體晶片封裝體安裝於一印刷電路板8的示意剖視圖。
如在第十四圖中所示，該印刷電路板8具有一個電路軌跡佈設表面80和數個形成於該佈設表面80上之預定的電路軌跡81。如錫膏般的導電材料9是可塗佈於要與半導體晶片封裝體之對應之導電觸點60電氣連接的電路軌跡81上。然後，該半導體晶片封裝體是安裝於該印刷電路板8的佈設表面80上以致於該等導電觸點60是置於對應的導電材料9。隨後，經由迴焊處理，該半導體晶片封裝體的導電觸點60即可牢固地與該印刷電路板8的電路軌跡81電氣連接。
第十五至二十四圖是為顯示本發明之第三較佳實施例之晶圓級半導體晶片封裝方法的示意流程圖。
請參閱第十五至十六圖所示，與前述實施例相同，首先，一個半導體晶圓1是被提供。該半導體晶圓1具有數個晶片區域10，而每個晶片區域10具有一個半導體基體105。每個半 導體基體105具有一個電氣接點形成表面100、一個與該電氣接點形成表面100相對的背面102、至少一個形成於該電氣接點形成表面100上的電氣接點101、及至少一個相對於該至少一個電氣接點101形成於該背面102上的金屬墊103。每個電氣接點101與對應的金屬墊103是藉由一個貫穿該半導體基體105的貫穿孔104連通。
接著，藉著任何適當的方式，於每個貫穿孔104之內是填充有導電材料3。在本實施例中，導電材料3是以錫膏為最佳，如在第十七圖中所示。
請參閱第十八圖所示，在經過迴焊處理之後，填充於每個貫穿孔104之內的導電材料3(見第十七圖)會形成一個有一端凸伸到該金屬墊103外部的導電觸點30。
接著，一個覆蓋所有導電觸點30的保護層4是塗佈在該等半導體基體105的背面100上(見第十九圖)。然後，該保護層4是經歷研磨處理直到每個導電觸點30的頂部被曝露為止(見第二十圖)。應要注意的是，在本實施例中，每個導電觸點30的頂部部份是被磨平。
請配合參閱第二十一圖所示，接著，一個鈍化層5是塗佈在該保護層4的表面上並且是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點30的曝露孔50。然後，於每個曝露孔50內是填充有導電材料6。在本實施例中，導電材料6是如導電材料3一樣以錫膏為最佳。
請參閱第二十二圖所示，在迴焊處理之後，填充於每個曝露孔50之內的導電材料6(見第二十一圖)會形成一具有大致弧形外觀的導電觸點60。
最後，該鈍化層5(見第二十二圖)是被移除，如在第二十三圖中所示。在第二十三圖中所示的該半導體晶圓1隨後只要透過切割處理即可成為數個如在第二十四圖中所示之可直接安裝到一如電路板般之載體(圖中未示)的半導體晶片封裝體。或者，切割出來的半導體晶片封裝體可以如第二十五圖中所示 疊置在一起再安裝至一載體上(圖中未示)。當然，該等半導體晶片封裝體也可以是先把其中一個半導體晶片封裝體安裝至一載體上然後再把其餘的半導體晶片封裝體疊置上去。
第二十六至三十三圖是為用以說明本發明之第四較佳實施例之晶圓級半導體晶片封裝方法的示意流程圖。
請配合參閱第二十六至三十三圖所示，首先，一個半導體晶圓1是被提供。該半導體晶圓1具有數個晶片區域10，而每個晶片區域10具有一個半導體基體105。每個半導體基體105具有一個電氣接點形成表面100和至少一個形成於該電氣接點形成表面100上之用於與外部電路(圖中未示)電氣連接的電氣接點101。
然後，一個光阻層2是被塗佈在所有晶片區域10之半導體基體105的形成表面100上。
請配合參閱第二十七圖所示，經過曝光和顯影處理，該光阻層2是形成有數個各曝露一對應之電氣接點101的曝露孔20。
隨後，藉著任何適當的方式，於每個曝露孔20之內是填充有導電材料3。在本實施例中，導電材料3是以錫膏為最佳，如在第二十八圖中所示。
請參閱第二十九圖所示，在迴焊處理之後，填充於每個曝露孔20之內的導電材料3(見第二十八圖)會形成一具有大致弧形外觀的導電觸點30。
接著，如在第三十圖中所示，該光阻層2是經歷研磨處理直到每個導電觸點30的頂部被曝露為止。
然後，一個鈍化層5是塗佈在該光阻層2的表面上並且是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點30的曝露孔50。然後，於每個曝露孔50內是填充有導電材料6。在本實施例中，導電材料6是如導電材料3一樣以錫膏為最佳。
請參閱第三十一圖所示，在迴焊處理之後，填充於每個曝 露孔50之內的導電材料6(見第三十圖)會形成一具有大致弧形外觀的導電觸點60。
最後，該鈍化層5(見第三十一圖)是被移除，如在第三十二圖中所示。在第三十二圖中所示的該半導體晶圓1隨後只要透過切割處理即可成為數個如在第三十三圖中所示之可直接安裝到一如電路板般之載體(圖中未示)的半導體晶片封裝體。
綜上所述，本發明之『一種晶圓級半導體晶片封裝方法及一種半導體晶片封裝體』，確能藉上述所揭露之構造、裝置，達到預期之目的與功效，且申請前未見於刊物亦未公開使用，符合發明專利之新穎、進步等要件。
惟，上述所揭之圖式及說明，僅為本發明之實施例而已，非為限定本發明之實施例；大凡熟悉該項技藝之人仕，其所依本發明之特徵範疇，所作之其他等效變化或修飾，皆應涵蓋在以下本案之申請專利範圍內。
1‧‧‧半導體晶圓
10‧‧‧晶片區域
100‧‧‧電氣接點形成表面
101‧‧‧電氣接點
102‧‧‧背面
103‧‧‧金屬墊
104‧‧‧貫穿孔
105‧‧‧半導體基體
2‧‧‧光阻層
20‧‧‧曝露孔
3‧‧‧導電材料
30‧‧‧導電觸點
4‧‧‧保護層
40‧‧‧曝露孔
5‧‧‧鈍化層
50‧‧‧曝露孔
6‧‧‧導電材料
60‧‧‧導電觸點
8‧‧‧印刷電路板
80‧‧‧電路軌跡佈設表面
81‧‧‧電路軌跡
9‧‧‧導電材料
第一至十圖是為顯示本發明之第一較佳實施例之晶圓級半導體晶片封裝方法的示意流程剖視圖；第十一至十三圖是為顯示本發明之第二較佳實施例之晶圓級半導體晶片封裝方法的示意流程剖視圖；第十四圖是為一個顯示由本發明之封裝方法封裝出來之半導體晶片封裝體與一載體之連接的示意側視圖；第十五至二十四圖是為顯示本發明之第三較佳實施例之晶圓級半導體晶片封裝方法的示意流程剖視圖；第二十五圖是為一個顯示由本發明之封裝方法封裝出來之半導體晶片封裝體堆疊在一起之態樣的示意剖視圖；及第二十六至三十三圖是為顯示本發明之第四較佳實施例之晶圓級半導體晶片封裝方法的示意流程剖視圖。
60‧‧‧導電觸點

Claims (15)

  1. 一種半導體晶片封裝方法，包含如下之步驟：提供一個半導體晶圓，該半導體晶圓具有數個晶片區域，每個晶片區域具有一個半導體基體，每個半導體基體具有一個電氣接點形成表面和至少一個形成於該電氣接點形成表面上的電氣接點；於所有晶片區域之半導體基體的形成表面上塗佈一個光阻層，藉著曝光與顯影處理，該光阻層形成有數個各曝露一對應之電氣接點的曝露孔；於該光阻層的每個曝露孔之內填充導電材料並且透過迴焊處理使填充於每個曝露孔之內的導電材料形成一導電觸點；把該光阻層移除並且在該等晶片區域的電氣接點形成表面上塗佈一個覆蓋所有導電觸點的保護層；研磨該保護層直到每個導電觸點的頂部被曝露為止；在該保護層的表面上塗佈一個鈍化層，該鈍化層是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點的曝露孔；於該鈍化層的曝露孔之內填充導電材料並且透過迴焊處理使填充於該鈍化層之每個曝露孔之內的導電材料形成一導電觸點；及把該鈍化層移除。
  2. 如申請專利範圍第1項所述之封裝方法，其中，在塗佈該保護層的步驟中，該保護層是由透明的材料形成。
  3. 如申請專利範圍第1項所述之封裝方法，其中，在移除鈍化層的步驟之前，更包含一個研磨該鈍化層的步驟以致於在該鈍化層之曝露孔之內之該等導電觸點的頂部是與該鈍化層的表面齊平。
  4. 如申請專利範圍第1項所述之封裝方法，在移除鈍化層的步驟之後，更包含把該半導體晶圓切割成個別之半導體晶片封裝體的步驟。
  5. 一種半導體晶片封裝方法，包含如下之步驟：提供一個半導體晶圓，該半導體晶圓具有數個晶片區域，每個晶片區域具有一個半導體基體，每個半導體基體具有一個電氣接點形成表面、一個與該電氣接點形成表面相對的背面、至少一個形成於該電氣接點形成表面上的電氣接點、及至少一個相對於該至少一個電氣接點形成於該背面上的金屬墊，該至少一個電氣接點與該至少一個金屬墊是由一個貫穿該半導體基體的貫穿孔連通；於每個貫穿孔之內填充導電材料；透過迴焊處理使填充於每個貫穿孔之內的導電材料形成一個有一端凸伸到對應之金屬墊外部的導電觸點；在該等晶片區域之半導體基體的背面上塗佈一個覆蓋所有導電觸點的保護層；研磨該保護層直到每個導電觸點的頂部被曝露為止；在該保護層的表面上塗佈一個鈍化層，該鈍化層是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點的曝露孔；於該鈍化層的曝露孔之內填充導電材料並且透過迴焊處理使填充於該鈍化層之每個曝露孔之內的導電材料形成一導電觸點；及把該鈍化層移除。
  6. 如申請專利範圍第5項所述之封裝方法，其中，在塗佈該保護層的步驟中，該保護層是由透明的材料形成。
  7. 如申請專利範圍第5項所述之封裝方法，其中，在移除鈍化層的步驟之前，更包含一個研磨該鈍化層的步驟以致於在該鈍化層之曝露孔之內之該等導電觸點的頂部是與該鈍化層的表面齊平。
  8. 如申請專利範圍第5項所述之封裝方法，在移除鈍化層的步驟之後，更包含把該半導體晶圓切割成個別之半導體晶片封裝體的步驟。
  9. 一種半導體晶片封裝方法，包含如下之步驟：提供一個半導體晶圓，該半導體晶圓具有數個晶片區域，每個晶片區域具有一個半導體基體，每個半導體基體具有一個電氣接點形成表面和至少一個形成於該電氣接點形成表面上的電氣接點；於所有晶片區域之半導體基體的形成表面上塗佈一個光阻層，藉著曝光與顯影處理，該光阻層形成有數個各曝露一對應之電氣接點的曝露孔；於該光阻層的每個曝露孔之內填充導電材料並且透過迴焊處理使填充於每個曝露孔之內的導電材料形成一導電觸點；研磨該光阻層直到每個導電觸點的頂部被曝露為止；在該光阻層的表面上塗佈一個鈍化層，該鈍化層是透過曝光和顯影處理來形成有數個各曝露一對應之導電觸點的曝露孔；於該鈍化層的曝露孔之內填充導電材料並且透過迴焊處理使填充於該鈍化層之每個曝露孔之內的導電材料形成一導電觸點；及把該鈍化層移除。
  10. 如申請專利範圍第9項所述之封裝方法，其中，在移除鈍化層的步驟之前，更包含一個研磨該鈍化層的步驟以致於在該鈍化層之曝露孔之內之該等導電觸點的頂部是與該鈍化層的表面齊平。
  11. 如申請專利範圍第9項所述之封裝方法，在移除鈍化層的步驟之後，更包含把該半導體晶圓切割成個別之半導體晶片封裝體的步驟。
  12. 一種如申請專利範圍第4項所述之封裝方法封裝出來的半導體晶片封裝體，包含：一半導體晶片，該半導體晶片具有一半導體基體，該半導體基體具有一電氣接點形成表面和至少一個形成於該電氣接點形成表面上的電氣接點； 一形成於該半導體基體之電氣接點形成表面上的保護層，該保護層形成有數個各曝露一對應之電氣接點的曝露孔；及形成在每個曝露孔內的導電觸點。
  13. 一種如申請專利範圍第8項所述之封裝方法封裝出來的半導體晶片封裝體，包含：一半導體晶片，該半導體晶片具有一個半導體基體，該半導體基體具有一個電氣接點形成表面、一個與該電氣接點形成表面相對的背面、至少一個形成於該電氣接點形成表面上的電氣接點、及至少一個相對於該至少一個電氣接點形成於該背面上的金屬墊，該至少一個電氣接點與該至少一個金屬墊是由一個貫穿該半導體基體的貫穿孔連通；形成在該半導體晶片之每個貫穿孔之內且一端是凸伸到對應之金屬墊外部的導電觸點；及一形成在該半導體基體之背面上的保護層，該保護層是形成有數個各曝露一對應之導電觸點的曝露孔。
  14. 一種如申請專利範圍第11項所述之封裝方法封裝出來的半導體晶片封裝體，包含：一半導體晶片，該半導體晶片具有一個半導體基體，該半導體基體具有一個電氣接點形成表面和至少一個形成於該電氣接點形成表面上的電氣接點；一形成在該半導體基體之電氣接點形成表面上的光阻層，該光阻層是形成有數個各曝露一對應之電氣接點的曝露孔；及形成於每個曝露孔之內的導電觸點。
  15. 如申請專利範圍第13項所述之半導體晶片封裝體，更包含另一半導體晶片，該另一半導體晶片是疊置在該半導體晶片上且該另一半導體晶片之凸伸在金屬墊外部的導電觸點是與該半導體晶片之對應的電氣接點電氣連接。
TW099136258A 2010-10-22 2010-10-22 A wafer-level semiconductor wafer packaging method and a semiconductor wafer package TWI460801B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW099136258A TWI460801B (zh) 2010-10-22 2010-10-22 A wafer-level semiconductor wafer packaging method and a semiconductor wafer package
US13/278,646 US20120098143A1 (en) 2010-10-22 2011-10-21 Method for packaging a semiconductor chip, and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW099136258A TWI460801B (zh) 2010-10-22 2010-10-22 A wafer-level semiconductor wafer packaging method and a semiconductor wafer package

Publications (2)

Publication Number Publication Date
TW201218290A TW201218290A (en) 2012-05-01
TWI460801B true TWI460801B (zh) 2014-11-11

Family

ID=45972320

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099136258A TWI460801B (zh) 2010-10-22 2010-10-22 A wafer-level semiconductor wafer packaging method and a semiconductor wafer package

Country Status (2)

Country Link
US (1) US20120098143A1 (zh)
TW (1) TWI460801B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972604B1 (en) * 2017-02-23 2018-05-15 Dyi-chung Hu Joint structure for metal pillars
CN114944340B (zh) * 2022-05-03 2025-09-09 上海韦尔半导体股份有限公司 一种芯片封装工艺及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355556A (zh) * 2000-11-30 2002-06-26 陈怡铭 半导体晶片装置及其封装方法
TW200514176A (en) * 2003-10-14 2005-04-16 Yu-Nung Shen Light-emitting diode chip package and its packaging method
US20070259517A1 (en) * 2004-08-27 2007-11-08 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects
US20100301473A1 (en) * 2007-11-01 2010-12-02 Dai Nippon Printing Co., Ltd. Component built-in wiring board and manufacturing method of component built-in wiring board

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355556A (zh) * 2000-11-30 2002-06-26 陈怡铭 半导体晶片装置及其封装方法
TW200514176A (en) * 2003-10-14 2005-04-16 Yu-Nung Shen Light-emitting diode chip package and its packaging method
US20070259517A1 (en) * 2004-08-27 2007-11-08 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects
US20100301473A1 (en) * 2007-11-01 2010-12-02 Dai Nippon Printing Co., Ltd. Component built-in wiring board and manufacturing method of component built-in wiring board

Also Published As

Publication number Publication date
TW201218290A (en) 2012-05-01
US20120098143A1 (en) 2012-04-26

Similar Documents

Publication Publication Date Title
TWI543307B (zh) 封裝載板與晶片封裝結構
CN107768295A (zh) 半导体封装及其制造方法
CN105047619B (zh) 晶片堆叠封装体及其制造方法
US20120181562A1 (en) Package having a light-emitting element and method of fabricating the same
CN102074514A (zh) 封装件及其制造方法
US20090200684A1 (en) Flip chip package with shelf and method of manufactguring there of
CN106252333B (zh) 多元件封装体与其制备方法
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
TWI460801B (zh) A wafer-level semiconductor wafer packaging method and a semiconductor wafer package
CN102779767B (zh) 半导体封装结构及其制造方法
KR20110107989A (ko) 적층 반도체 패키지 형성방법
TWI530240B (zh) 電路板及其製作方法
CN101504919A (zh) 半导体的封装结构和封装方法
KR101605610B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN102593018B (zh) 晶圆级半导体晶片封装方法及半导体晶片封装体
CN103681386B (zh) 半导体结构与其制造方法
KR20130116643A (ko) 범프를 갖는 기판, 반도체칩, 및 반도체 패키지와, 그 제조방법
TW201444041A (zh) 包含不同佈線圖案的覆晶薄膜、包含其之可撓性顯示裝置以及可撓性顯示裝置之製造方法
TWI567880B (zh) 薄膜封裝基板、薄膜覆晶封裝體以及薄膜覆晶封裝方法
CN101211792A (zh) 半导体封装件及其制法与堆叠结构
JP2017538280A5 (zh)
JP2024001301A (ja) 半導体パッケージングのための構造及び方法
TWI666736B (zh) 配線基板的製造方法及配線基板
TW201417231A (zh) 封裝基板及晶片封裝構件
TWI514490B (zh) 半導體封裝件及其製法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees