TWI446461B

TWI446461B - 具有外部互連陣列的積體電路封裝件系統

Info

Publication number: TWI446461B
Application number: TW097139156A
Authority: TW
Inventors: 齊摩羅麥茲卡馬州; 亨利帝斯卡羅貝斯; 阿貝拉多二世哈德俄德凡庫拉; 鄭建傳
Original assignee: 星科金朋有限公司
Priority date: 2007-11-07
Filing date: 2008-10-13
Publication date: 2014-07-21
Also published as: SG152140A1; US8957515B2; KR20090047380A; TW200931545A; SG171613A1; KR101551415B1; US20090115040A1

Description

具有外部互連陣列的積體電路封裝件系統

本發明大致上係關於一種積體電路封裝件系統，且詳而言之，係關於一種具有高輸入輸出(I/O)密度之積體電路導線架類型之封裝件系統。

現代消費者電子產品，例如智慧型電話、個人數位助理及基於位置之服務裝置，亦有企業用電子產品，例如伺服器與儲存陣列，均於依需求設計之空間內封裝入更多積體電路，以達成降低成本之期望。每個具有增加操作頻率、效能及更高大規模積體之新一代積體電路產品已經增強對後端(back-end)積體電路之製造需求，以提供更多包括積體電路本身之解決方案；多數科技已經進展至可見到這些需求；當其他人專注改善已存在且成熟之封裝技術時，一些研究和發展策略專注於新封裝技術。

當縮小封裝產品之尺寸時，該半導體封裝件結構繼續朝微小化與薄化之方向發展，以增加該封裝件內部之元件密度。此係回應在資訊與通訊裝置上用於減小尺寸、厚度及成本之持續增加的需求。

用於微小化之增加的需求，是特別值得注意的，例如，在可攜式資訊及通訊裝置，如手機、耳機式手機、個人資料助理(PDA)、數位相機、筆記型個人電腦等。上述裝置係持續製造出更小更薄之結構，以增加其可攜性。因此，併入上述裝置之大規模IC(LSI)封裝件係需要製造的更小更薄，且用以包覆及保護LSI之封裝件組態亦要求更小更薄。

許多傳統之半導體晶粒(或晶片)封裝件係為半導體晶粒以樹脂鑄模(mold)至封裝件的類型，諸如環氧鑄模化合物。該封裝件具有導線架(lead frame)，其導線突出於該封裝件本體，用以提供該晶粒與外部裝置之間之訊號轉換路徑。其他傳統封裝件組構具有直接形成在該封裝件表面上之接觸端或接觸墊。

此習知半導體封裝件之製程係為以下步驟：晶粒接合(die-bonding)製程(安裝該半導體晶粒在導線架之板(paddle)上)、打線接合(wire-bonding)製程(使用導線架之線以電性連接位於該板上之半導體晶粒與內部導線)、鑄模製程(以環氧樹脂囊封(encapsulate)組件之預定部位(包括該晶粒、內部導線及導線架之線)以形成封裝件本體)、以及修整(trimming)製程(完成各組件為個別獨立的封裝件)。

上述製造之半導體封裝件，然後藉由比對(match)及焊接(solder)外部導線或接觸墊至一電路板上之比對圖案，藉以致能(enable)在該封裝件之半導體裝置與該電路板之間之電源及訊號輸入/輸出(I/O)操作。

習知電子產業之例示半導體封裝件，係為四邊扁平無引腳(QFN)封裝件；QFN封裝件一般係包括例如為經壓印(stamp)及蝕刻之導電平板之導線架，其半導體晶粒具有多數接合墊安裝於該導線架之頂面。接合線電性連接該半導體晶粒之接合墊至一連串位於該導線架之頂面之導線指(finger)。典型地，該半導體晶粒及接合線係囊裝於鑄模化合物內。

為了降低製造成本，該電子產業係增加該QFN封裝件之使用量。在該製造製程中，需克服許多障礙，以大量輸送極小且愈來愈薄之外形之封裝件。儘管朝微小化及薄化外形之趨勢，該QFN封裝件卻持續封裝入更多功能及更多積體電路。使典型QFN之解決方案需面對在現代電子產品中高密度及高量I/O需求之問題。

因此，仍然需要一種積體電路封裝件系統，提供低成本製程、改善生產量、改善可靠度、及高密度I/O量。而鑑於節省成本及改善效率之持續增加的需求，發現這些問題的答案係愈來愈多重要。

已長期尋找這些問題的解決方案，但先前的發展並未教示或建議任何的解決方案，因此，這些問題的解決方案已長期困惑本技術領域中具有通常知識者。

一種積體電路封裝之方法，係包含：形成外部互連之陣列，且該外部互連之間具有交叉區；移除該交叉區，用於形成位於該外部互連之間之隔離孔；於該外部互連之上方安裝積體電路晶粒；於該積體電路晶粒與該外部互連之間連接內部互連；以及，於具有部分外露之外部互連的該積體電路晶粒上形成封裝件囊封。

本發明的一些實施例具有其他態樣或可取代下述之實施例。在閱讀下述詳細說明與伴隨圖式後，本技術領域中具有通常知識者將可輕易瞭解該等態樣。

於下列描述的實施例中，將說明許多明確的細節以供本技術領域中具有通常知識者製造並使用本發明。應了解，基於此揭露內容，其他的實施例也是明顯的，而在不脫離本發明的範圍內，可改變其系統、製程或其機械。

在下述描述中，給予許多特定的細節以提供本發明的徹底了解。然而，若無該些特定的細節，本發明仍可實施。下述並無詳述一些習知電路、結構組構及製程步驟，以避免模糊本發明。相同地，本發明的圖式所顯示之系統實施例係為半圖式及非等比例，且特別在一些尺寸上係清楚描述並於圖中誇大呈現。一般而言，本發明可操作在任何方位中。

此外，具有部分相同的特徵被揭露及描述於多個實施例中，在實施例彼此間相似及相同之特徵將一般以相同的元件符號描述，以達到清楚且容易說明、描述及理解之目的。該等實施例係編號為第一實施例、第二實施例等，如此編號係為了描述方便而非具有其他重要性或提供本發明之限制。

為達詳解之目的，“水平(horizontal)”一詞在此定義為不管其方位，一平面平行於積體電路之平面或表面。“垂直(vertical)”一詞在此指垂直剛定義之水平的方向。如“上”、“下方”、“底面”、“頂面”、“側部(即側壁)”、“較高”、“較低”、“上面”、“超過”、“下”等詞之定義均以該水平面為基準而對應呈現。“在…上(on)”一詞在此係為直接接觸元件；“處理(processing)”一詞在此包括材料之沉積、圖案化、曝光、顯影、蝕刻、清洗、鑄模、及/或移除材料、或形成所描述之結構所需者；“系統(system)”一詞在此係依上下文所述，而為本發明之方法及結構。

請參閱第1圖，係為本發明第一實施例之積體電路封裝件系統100之上視圖。如第1圖所示，該積體電路封裝系統100不具有封裝件囊封102之頂部，但具有底部填入導柵(conductive grid)103。封裝件囊封102係為鑄模化合物，例如環氧鑄模化合物。

積體電路晶粒104安裝於置晶板(die-attach paddle)106上，該置晶板106位於該導柵103之中間區域。隔離孔110用以分隔該導柵103至個別的導線或外部互連108；藉由例如接合線或狹長接合線之內部互連112連接該積體電路晶粒104與外部互連108。為了清楚呈現，該內部互連112並未全部圖示。

為達說明目的，於圖中之積體電路封裝件系統100之外部互連108係相同地彼此隔開，然而，於其他實施例中，亦可為非相同地隔開。

請參閱第2圖，係為第1圖之積體電路封裝件系統100沿著2-2剖面線之剖視圖。如第2圖所示，該積體電路晶粒104安裝於該置晶板106上。該隔離孔110接近該置晶板106並相鄰該外部互連108。該隔離孔110與該外部互連108係相互交替排列而遠離該置晶板106。該隔離孔110分隔該外部互連108之不同行(row)。如圖所示，該隔離孔110分隔延伸至第2圖頁中之外部互連108之第一行202、第二行204及第三行206。

如前所述之積體電路晶粒104安裝於該置晶板106上。該積體電路晶粒104具有非主動側(non-active side)208及主動側210，其中該主動側210上具有主動電路。舉例而言，該非主動側208係對應該置晶板106。該內部互連112連接該積體電路晶粒104及外部互連108。該封裝件囊封102覆蓋該積體電路晶粒104、置晶板106及部分之外部互連108。於本範例中，該外部互連108之底部與該置晶板106係呈共平面。

為達說明目的，該積體電路晶粒104係為打線接合之積體電路，雖然，應了解該積體電路晶粒104可為其他積體電路之類型，例如，積體電路晶粒104可為覆晶(flip chip)。

由上可知，本發明揭供具有導線架之外部互連或導線製造之低成本、有可靠度、高密度I/O之積體電路封裝件系統。該隔離孔分隔該外部互連。此提供了低製造成本並提供具有高密度I/O卻非形成昂貴之球柵陣列(BGA)類型之封裝件結構。

請參閱第3圖，係用於形成第1圖之積體電路封裝件系統100之第一導線架302部份之上視圖。該第一導線架302可包含用於製造之中間步驟。較佳地，該第一導線架302具有柵狀組構，係使用以構成第1圖之外部互連108之柵。穿孔(perforation)304係位於該第一導線架302中，其中舉例而言，該穿孔304形成於圖中方形之幾向組構中。交叉區(intersecting region)306係為該第一導線架302之部份，並以該第一導線架302之正交段(segment)308彼此交叉。該第一導線架302可藉由預先電鍍鎳一鈀而形成。該第一導線架302可選擇性預先鑄模，將陣列囊封310填入該穿孔304。

請參閱第4圖，係為第3圖之第一導線架302部份形成該隔離孔110之步驟的等角視圖。如第4圖所示，藉由移除第3圖之交叉區306，以於第3圖之第一導線架302中形成該隔離孔110，而隔離外部互連108。可選擇性地，藉由預先鑄模該第一導線架302，以形成該陣列封裝件囊封310。

該外部互連108之第一側402係面對第1圖之積體電路晶粒104，使該第一側402可外露於該陣列封裝件囊封310，以用於在該體電路晶粒104與該外部互連108之間的連接。藉由移除部份之陣列封裝件囊封310，可外露出該外部互連108之第二側404，或該陣列封裝件囊封310可形成由圖中虛線所示之厚度，以外露出該第二側404。該第二側404係為該第一側402之相對側，且可連接至諸如印刷電路板或另一積體電路封裝件結構等之下一系統層次(next system level)(未圖示)。

雖然第1圖之積體電路晶粒104及封裝件囊封102並未清楚圖示，但應了解該封裝件囊封102可結合且包含該陣列封裝件囊封310。可使用一些方法移除交叉區306，用於形成隔離孔110，包含衝壓(punching)、微鑽、化學蝕刻、及雷射切割。較佳地，該隔離孔110可形成於該積體電路晶粒104上，並連接該外部互連108。

請參閱第5圖，係為本發明第二實施例之積體電路封裝件系統500之上視圖。如第5圖所示，該積體電路封裝件系統500不具有封裝件囊封502之頂部，但具有底部填入導柵503。該封裝件囊封502係為鑄模化合物，例如環氧鑄模化合物。

一積體電路晶粒504安裝於置晶板506上，該置晶板506位於該導柵503之中間區域；隔離孔510用以分隔該導柵503至個別的導線或外部互連508。較佳地，藉由諸如接合線或狹長接合線之內部互連512連接該積體電路晶粒504與外部互連508。為了清楚呈現，該內部互連512並未全部圖示。於此範例中，該積體電路封裝件系統500包含外部互連508之三個行。

在更進一步的範例中，該積體電路封裝件系統500也可具有狹窄部514之外部互連508。該狹窄部514可接近該隔離孔510。該外部互連508之狹窄部514之寬度相較於該外部互連508之厚部係為較窄。

為達說明目的，於圖中之積體電路封裝件系統500之外部互連508係相同地彼此隔開，然而，於其他實施例中，亦可為非相同地隔開。

請參閱第6圖，係為第5圖之積體電路封裝件系統500沿著6-6剖面線之剖視圖；如第6圖所示，該積體電路晶粒504安裝於該置晶板506上。該隔離孔510接近該置晶板506及相鄰外部互連508。該隔離孔510與該外部互連508係相互交替排列而遠離該置晶板506。該隔離孔510分隔諸如導線之該外部互連508之不同行。如圖所示，該隔離孔510分隔外部互連508之第一行602、第二行604及第三行606。

如圖所示，外部互連508之第一行602具有狹窄部514，其一垂直側係遠離該置晶板506。於此範例中，該狹窄部514與該外部互連508之最厚部並未共平面。該外部互連508之第二行604包含該外部互連508之兩垂直側之狹窄部514。該外部互連508之第三行606包含狹窄部514，其一垂直側係朝該置晶板506。

為達說明目的，該積體電路封裝件系統500之狹窄部514係高於該外部互連508之外露側，然而，應了解該外部互連508可形成不同組構。例如，該狹窄部514可與該外部互連508之外露側共平面，其中，藉由封裝件囊封502外露其外露側。

如圖所示，由弧狀描述之隔離孔510可形成至該封裝件囊封502中，且位於該外部互連508之內頂側之上方。於不同範例中，由弧狀虛線描述之該隔離孔510可形成至該封裝件囊封502中，並未延伸至該外部互連508之內頂側上方。

為達說明目的，該積體電路封裝件系統500之狹窄部514與該外部互連508之最厚部並無共平面。然而，應了解該狹窄部514可與該外部互連508之其他部位之狹窄部共平面。

如前所述之積體電路晶粒504安裝於該置晶板506上。該積體電路晶粒504具有一非主動側608及一主動側610，其中，該主動側610上具有主動電路。舉例而言，該非主動側608係面對該置晶板506。該內部互連512連接該積體電路晶粒504及外部互連508。該封裝件囊封502覆蓋該積體電路晶粒504、置晶板506及部分之外部互連508。於本範例中，該外部互連508與該置晶板506係呈共平面。

在更進一步之範例中，該積體電路封裝件系統500也可具有該狹窄部514之外部互連508。該狹窄部514可接近該隔離孔510。該狹窄部514可與該置晶板506呈非共平面。該封裝件囊封502可位於該狹窄部514下方。

為達說明目的，該積體電路晶粒504係為打線接合積體電路，然而，應了解該積體電路晶粒504可為其他類型之積體電路。例如，該積體電路晶粒504可為覆晶。

可發現本發明提供具有導線架之外部互連或導線製造之低成本、有可靠度、高密度I/O之積體電路封裝件系統。該隔離孔分隔外部互連。該導線之狹窄部做為鑄模固定特徵，以改善在囊封中的導線結構佈置。此提供了低製造成本並提供具有高密度I/O卻沒有昂貴之球柵陣列(BGA)類型之封裝件結構。

請參閱第7圖，係為用於形成第5圖之積體電路封裝件系統500之第二導線架702部分之上視圖。該第二導線架702係可包含於製造之中間步驟中。較佳地，該第二導線架702具有柵狀組構，以用於構成第5圖之外部互連508之柵。穿孔704係較佳地位於該第二導線架702中。交叉區706係為該第二導線架702之一部份，並以該第二導線架709之正交段708彼此交叉。該第二導線架702可藉由預先電鍍鎳-鈀形成在銅導線架上。該第二導線架702亦可選擇性預先鑄模。

請參閱第8圖，係為第7圖之結構之角落部分之更詳細的上視圖。可利用該第二導線架702，用於形成第5圖之具有該狹窄部514之外部互連508之積體電路封裝件系統500。該第二導線架702包含一位於長方形之幾何形狀中之接觸部802及一窄端804，其中，該虛線係為該接觸部802與窄端804之間之界線。該窄端804可連接該第二導線架702之交叉區706。於本範例中，該交叉區706係為圓形幾何組構。圖中之交叉區706之圓虛線係為一位於該交叉區706周圍部份之環部(ring)806。

藉由移除該交叉區706與該窄端804之部分，該外部互連508之陣列可從該第二導線架702形成，以分隔與隔離外部互連508。可使用相似於第4圖之移除製程。該窄端804之部分移除可形成第5圖之狹窄部514。第5圖之內部互連512可連接第5圖之積體電路晶粒504與該外部互連508之接觸部802。

請參閱第9圖，係為第8圖之第二導線架702沿著9-9剖面線之剖視圖。如圖所示，該垂直虛線係為窄端804與該接觸部802之間之界線。該交叉區706具有一位於該第二導線架702之頂側904之凹口(notch)902。該凹口902係為選擇的。該交叉區706亦可具有位於該第二導線架702之底側912之凹部(recess)910。該凹部910形成環部806並環繞該交叉區706之非凹部部分914。該凹部910係選擇的在窄端804中具有以水平虛線段描述沒有凹部910之窄端804。底表面可平坦化至虛線916，以形成最終結構。

該窄端804可形成第5圖之狹窄部514，該狹窄部514與第6圖之外部互連508之外露側係呈共平面。藉由移除該交叉區706之非凹部部分914，第6圖之隔離孔510可形成在位於第6圖之外部互連508之內頂側上方，或未形成於其上方。

已發現本發明改善了在第5圖之積體電路封裝件系統500製造之可靠度。於該交叉區706中之該窄端804及凹口902減小第5圖之隔離孔510之深度，用於形成第5圖之外部互連508，以避免該積體電路封裝件系統500之污染、碎屑(chipping)損壞或剝層(delamination)。該環部806提供第6圖之狹窄部514位於具有交叉區移除之底側912上方，並且作為形成在積體電路封裝件系統500具有該外部互連508之鑄模固定特徵。

請參閱第10圖，係為本發明實施例之用於製造積體電路封裝件系統100之方法1000之流程圖。該方法1000包含形成外部互連之陣列，且該外部互連之間具有交叉區，如步驟1002所示；移除該交叉區，用於形成位於該外部互連之間之隔離孔，如步驟1004所示；於該外部互連之上方安裝積體電路晶粒，如步驟1006所示；於該積體電路晶粒與該外部互連之間連接內部互連，如步驟1008所示；以及，於具有部分外露之外部互連的該積體電路晶粒上形成封裝件囊封，如步驟1010所示。

本發明之另一重要態樣為值得支持與提供降低成本、簡化系統、及增加效能之歷史趨勢。

本發明之這些與其他有價值之態樣更隨著科技發展而至少進入下一層次。

因此，已發現本發明之積體電路封裝件封裝系統提供重要且前所未知與未有的解決方案、性能與功能態樣，用於改善生產量、增加可靠度、及減少電路系統之成本。本發明的製程與組構係為直接易懂、具有成本效率、不複雜、具多功能、精確、靈敏及有效率，且可藉由適應習知元件而實現預備、有效率、經濟之製造、應用與利用。

雖然本發明利用特定的最佳模式而描述，應了解鑑於上述描述，對於本技術領域中具有通常知識者而言，許多替換、修改、與變化將是明顯的。因此，本發明意欲包括所有落在申請專利範圍之範疇內的替換、修改、與變化。所有在此提出或顯示在圖式中的內容均作為說明而非限制本發明。

100、500．．．積體電路封裝件系統

102、502．．．封裝件囊封

103、503．．．導柵

104、504．．．積體電路晶粒

106、506．．．置晶板

108、508．．．外部互連

110、510．．．隔離孔

112、512．．．內部互連

202、602．．．第一行

204、604．．．第二行

206、606．．．第三行

208、608．．．非主動側

210、610．．．主動側

302、702．．．第一導線架

304、704．．．穿孔

306、706．．．交叉區

308、708．．．段

310．．．陣列封裝件囊封

402．．．第一側

404．．．第二側

514．．．狹窄部

802．．．接觸部

804．．．窄端

806．．．環部

902．．．凹口

904．．．頂側

910．．．凹部

912．．．底側

914．．．非凹部部分

916．．．虛線

1000．．．方法

1002、1004、1006、1008、1010．．．步驟

第1圖係為本發明第一實施例之積體電路封裝件系統之上視圖；

第2圖係為第1圖之積體電路封裝件系統沿著2-2剖面線之剖視圖；

第3圖係為用於形成第1圖之積體電路封裝件系統之第一導線架部分之上視圖；

第4圖係為第3圖之第一導線架部分於形成該隔離孔之步驟之等角視圖；

第5圖係為本發明第二實施例之積體電路封裝件系統之上視圖；

第6圖係為第5圖之積體電路封裝件系統沿著6-6剖面線之剖視圖；

第7圖係為用於形成第5圖之積體電路封裝件系統之第二導線架部分之上視圖；

第8圖係為第7圖之結構之角落部分之更詳細的上視圖；

第9圖係為第8圖之第二導線架沿著9-9剖面線之剖視圖；以及

第10圖係為本發明實施例之用於製造積體電路封裝件系統之方法之流程圖。

100．．．積體電路封裝件系統

102．．．封裝件囊封

104．．．積體電路晶粒

106．．．置晶板

108．．．外部互連

110．．．隔離孔

112．．．內部互連

202．．．第一行

204．．．第二行

206．．．第三行

208．．．非主動側

210．．．主動側

Claims

一種積體電路封裝方法(1000)，包括：形成外部互連(108)之陣列，具有交叉區(306)在該外部互連(108)之間，其中，至少一個該交叉區(306)為該外部互連(108)之陣列之部份，並以該外部互連(108)之正交段彼此交叉；移除該交叉區(306)，用於形成於該外部互連(108)之間之隔離孔(110)，且至少一個該隔離孔(110)與四個該外部互連(108)接壤；於該外部互連(108)之上方，安裝積體電路晶粒(104)；於該積體電路晶粒(104)與該外部互連(108)之間連接內部互連(112)；以及於具有部分外露之該外部互連(108)的該積體電路晶粒(104)上，形成封裝件囊封(102)。
如申請專利範圍第1項之方法(1000)，其中，形成該外部互連(108)之陣列包含以柵狀組構形成該外部互連(108)，並在該柵狀組構之交叉處具有該隔離孔(110)。
如申請專利範圍第1或2項之方法(1000)，其中：形成該外部互連(108)之陣列包含：形成陣列囊封(310)，部分外露該外部互連(108)之陣列；以及形成該封裝件囊封(102)包含：形成具有該陣列囊封(310)之封裝件囊封(102)。
如申請專利範圍第1或2項之方法(1000)，其中，形成該外部互連(508)之陣列包含形成鄰近該隔離孔(510)之狹窄部(514)。
如申請專利範圍第1或2項之方法(1000)，其中：形成該外部互連(508)之陣列包含：形成鄰近該隔離孔(510)之狹窄部(514)，且形成該封裝件囊封(502)包含：於該狹窄部(514)下，形成該封裝件囊封(502)。
一種積體電路封裝件系統(100)，包括：外部互連(108)之陣列，具有隔離孔(110)在該外部互連(108)之間，其中，至少一個該隔離孔(110)與四個該外部互連(108)接壤；積體電路晶粒(104)，係位於該外部互連(108)之上方；內部互連(112)，係位於該積體電路晶粒(104)與該外部互連(108)之間；以及封裝件囊封(102)，係位於具有部分外露之該外部互連(108)的該積體電路晶粒(104)上。
如申請專利範圍第6項之系統(100)，其中，該外部互連(108)之陣列係為柵狀組構，且在該柵狀組構之交叉處具有該隔離孔(110)。
如申請專利範圍第6或7項之系統(1000)，其中，該封裝件囊封(102)包含該隔離孔(110)於其中。
如申請專利範圍第6或7項之系統(500)，其中，該外部互連(508)之陣列包含鄰近該隔離孔(510)之狹窄部(514)。
如申請專利範圍第67項之系統(500)，其中：該外部互連(508)之陣列包含：鄰近該隔離孔(510)之狹窄部(514)，以及該封裝件囊封(502)包含：位於該狹窄部(514)下之該封裝件囊封(502)。