TWI325633B - Electrical erase program read only memory cell and memory device and fabricating method thereof - Google Patents

Description

1325633 13364twf.doc/006 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體元件及其製造方法，且特 別是有關於一種可與高壓元件及低壓元件相容之可電除可 程式化之唯讀記憶胞(Electrical Erase Program Read Only Memory Cell，EEPROM Cell)與記憶體元件及其製造方 法。 【先前技術】 可電除可程式化之唯讀記憶體具有可寫入、可抹除以 及斷電後仍可保存資料的優點。此外，可電除可程式化之 唯讀記憶體亦為一種非揮發性記憶體（Non-Volatile Memory) ’若能將此元件整合嵌入邏輯(L〇gic)或整合訊號 (Mixed Mode)積體電路中，將使得邏輯或整合訊號積體電 路擁有自我電路調整或修護的強大功能。 圖1A至圖1B是續·示習知一種可電除可程式化之唯 讀s己憶體的製造流程剖面示意圖。請參照圖ία，此可電 除可程式化之唯讀記憶體係先於基底1〇〇上依序穿隧層 102(Tunnel Layer)、多晶矽浮置閘極層（F1〇ating Gate Layer) 104、閘間介電層（inter_Gate Dielectric Layer)106 與 多晶梦控制閘極層（Control Gate Layer)l〇8。然後，請參 照圖1B，定義上述這些膜層，以形成一堆疊式閘極結構 110，並且在此堆疊式閘極結構110兩侧之基底1〇〇中形 成源極區112a與汲極區U2b。 然而，在上述的製程中，由於需要形成兩層的多晶矽 1325633 13364twf.doc/0〇6 層，以分別作為浮置_及㈣_之用 之兩層多晶㈣會與周邊電㈣μ金屬氧化半導體己^ (MOSk_有高度差’因此兩者之製程整合難度較高。 此外由於-般可電除可程^化之唯讀記憶體的操作 電壓無法承受大於12V之電壓，因此也紐㈣於高 與低壓元件共存^> 除此之外，對於單-個可鎌可程式化之唯讀記憶胞 來說’ -般是形成於單-井區巾，以使其能_立操作。 ，是，此將使得此可電除可程式化之唯讀記憶胞無法與 尚壓元件與低壓元件共用相同的井區，因此難以使可電除 可程式化之唯讀記憶胞與高壓元件及低壓元件之製程整合 在一起。 σ 【發明内容】 有鑑於此，本發明的目的就是在提供一種可電除可程 式化之唯讀記憶胞的製造方法，其與周邊電路之元件之閘 極高度相當，因而兩者製程較容易整合在一起。 本發明的另一目的是提供一種可電除可程式化之唯讀 記憶胞，其係為與傳統具有二層多晶矽層之記憶體不相同 之結構。 本發明的再一目的是提供一種記憶體元件的製造方 法，以解決習知之可電除可程式化之唯讀記憶胞無法與高 壓元件及低壓元件的製程整合的問題。 本發明的又一目的是提供一種記憶體元件，以解決習 知之可電除可程式化之唯讀記憶胞無法與高壓元件及低壓 1325633 13364twf.doc/006 元件並存的問題。 本發明提出一種可電除可程式化之唯讀記憶胞的製造 方法’此方法係先於基底的表面上分別形成穿隧層以及間 間介電層，並且於閘間介電層下方之基底中形成摻雜區， 以作為控制閘極之用。接著，於閘間介電層與穿隧層上形 成浮置閘極。之後’於下方形成有穿隧層之浮置閘極兩側 的基底中形成源極區與汲極區。 本發明提出一種可電除可程式化之唯讀記憶胞，此可 電除可程式化之唯讀記憶胞係由基底、閘間介電層、穿隧 層、摻雜區、浮置閘極、源極區與汲極區所構成。其中， 閘間介電層以及穿隧層係分別配置在基底之表面上。此 • 外’摻雜區係配置在閘間介電層底下之基底中，且此摻雜 區係作為控制閘極之用。另外，浮置閘極係配置在穿隧層 以及閘間介電層上。此外，源極區與汲極區係配置在下方 配置有穿隧層之浮置閘極兩側的基底中。 β本發明提出一種記憶體元件的製造方法，此方法係先 提供基底，此基底具有記憶胞區與周邊電路區，且周邊電 路區包括有高壓元件區與低壓元件區。之後，在記憶胞區 之基底的表面上分別形成穿隧層以及閘間介電層，並且在 周邊電路區中之高壓元件區與低壓元件區之基底表面上分 另此成第閑介電層與第二閉介電層，且於閑間介電層下 方之基底中形成摻雜區，以作為控制閘極之用。然後，在 Α憶胞區中之閘間介電層與穿隧層上形成浮置閘極，並且 在周邊電路區之第一閘介電層與第二閘介電層上分別形成 7 13364twf.doc/006 第-閘極與第二雖^繼之，在記憶胞區中之下方形成有 穿，層之洋置閘極兩侧的基底中形成第—源極區與第一及 ，區並且在周邊電路區巾之第—酿_丨縣底中形成 第二源極區及第二没極區，且於第二閘極兩側的基底中形 成第二源極區及第三汲極區。 本發明提出一種記憶體元件，此記憶體元件係由基 底、至少一記憶胞、至少一高壓元件與至少一低壓元件所 構成其中’基底具有記憶胞區與周邊電路區，且此周邊 電路區包括有高壓元件區與低壓元件區。料，記憶胞係 西α己置在S己憶胞區中，且其係由閘間介電層、穿隧層、摻雜 區、浮置閘極、第一源極區與第一汲極區所構成。其中， 閘間介電層以及穿㈣係分㈣置在基底之表面上。此 外，摻雜區係配置在閘間介電層底下之基底中，且此掺雜 區係作為控制閘極之用。另外，浮置閘極係配置在穿隧層 以及閘間介電層上。此外，第一源極區與第一汲極區係配 下方配置有穿隧層之浮置閘極兩侧的基底中。另外， Ν壓元件係配置在高壓元件區中，且其係由第一閘介電 曰第閘極、第一源極區與第二汲極區所構成。其中， 第閘介電層係配置在高壓元件區之基底表面。此外，第 一閘極係配置在第一閘介電層上。另外，第二源極區與第 二及極區係配置在第一閘極兩側的基底中。此外，低壓元 件係配置在低壓元件區中，且其係由第二閘介電層、第二 閘極、第三源極區與第三汲極區所構成。其中，第二閘介 電層係配置在低壓元件區之基底表面。另外，第二閘極係 1325633 13364twf.doc/006 配置在第二閘介電層上。此外，第三源極區與第三汲極區 係配置在第—閘極兩側的基底中。 由於本發明之可電除可程式化之唯讀記憶胞之控制閘 極係以摻雜區之形式配置於基底中，其係為一種與傳統具 有一層夕晶石夕層之記憶胞不相同的結構。而且本發明之記 憶胞可以與高壓元件及低壓元件並存，且其製程可以整合 在一起。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下。 【實施方式】 一在上述内容及下述内容中所出現之「高壓元件」係表 不用於相對高壓操作之元件，而所出現之「低壓元件」係 表示用於相對低壓操作之元件。 4圖2A至圖2D是繪示依照本發明一較佳實施例的一 種尤憶體元件之製造流程剖面圖，其中此記憶體元件包括 位於β己憶胞區之可電除可程式化之唯讀記紐，以及位於 周邊電路區之高壓元件與低壓元件。此外，圖3是圖2Α 至圖2D之位於記憶胞區的可電除可程式化之唯讀記憶胞 的上視不意圖，且由1_1’剖面所得之剖面示意圖係如圖2Α 至圖2D之位於記憶胞區202之左邊結構所示；由π·π， 剖面所得之剖面示意圖係如右邊結構所示。 清同時參照圖2Α與圖3，本發明之記憶體元件的製 造方法係先提供基底200 ,此基底2〇〇具有記憶胞區2〇2 1325633 13364twf.doc/0〇6 與周邊電路區204，且周邊電路區2〇4包括有高壓元件區 206與低壓元件區208。 在一較佳實施例中，此高壓元件區206更包括n型高 壓元件區21〇&與15型高壓元件區21〇b，且低壓元件區2〇8 更包括η型低壓元件區以以與卩型低壓元件區21沘。 此外，在另一較佳實施例中，上述這些區域例如是利 ，兀件隔離區214來定義的，且這些元件隔離區214例如 是藉由區域氧化(LOCOS)製程、淺溝渠隔離結構製程或是 其他合適之製程，而形成之。 之後，在記憶胞區202中之基底200的表面上分別形 ^穿隧層以及閘間介電層，並且在周邊電路區204中之高 壓兀件區206與低壓元件區208之基底200表面上分別形 成閘介電層，且於閘間介電層下方之基底200中形成摻雜 區’以作為㈣雜之用。關於上這麵層及摻雜區形成 方法，在一較佳實施例中，例如是採取下述之圖2A至圖 2C之步驟進行。 請繼續參照® 2A，於基底上形齡電材料層 216。其中，介電材料層216的材質例如是氧化矽或是其 他δ適之材質，其形成方法例如是進行熱氧化製程或是其 他合適之製程，而所形成的厚度例如是300埃至50〇埃。 在一較佳實例中，在形成介電材料層216之前，更包 括在記憶胞區202及周邊電路區204之基底_中形成 型井區218與η型井區220。其中’井區218、220的形 成方法例如是進行離子植人製程H位於周邊電路區 1325633 13364twf.doc/006 204之p型井區218係形成於n型高壓元件區21加及n 型低壓元件區212a之基底200中，而η型井區22〇係形 成於Ρ型高壓元件區210b及ρ型低壓元件區21沘之基底 200 中。 土 _ 接著，於記憶胞區202之井區220中形成n型摻雜區 222，以作為控制閘極之用，其形成方法例如是進行離子 植入製程。在一較佳實施例中，在形成η型摻雜區時， 更可於ρ型高壓元件區210b之元件隔離區214之下方的 基底200中形成另一 n型摻雜區223，以作為通道阻絕 (Channel Stop)之用。 此外，在另一較佳實施例中，在n型摻雜區222形成 之後’更可於η型南壓元件區21〇a之ρ型井區218中形 成摻雜區224，以調整欲作為通道區之摻質濃度，進而調 整高壓元件之啟始電壓。另外，在又一較佳實施例中，在 η型摻雜區222形成之後，更可於p型高壓元件區21〇b 之η型井區220中形成摻雜區226 ’以調整欲作為通道區 之摻質濃度，進而調整高壓元件之啟始電壓。 然後，請參照圖2Β，移除位於記憶胞區2〇2之位於 Ρ型井區218上的介電材料層216，並且移除位於低壓元 件區208之基底200表面的介電材料層216，以使部分的 基底200表面暴露出來。其中，移除部分介電材料層 的方法例如是進行乾式蝕刻製程、濕式蝕刻製程或是其他 合適之製程。而且，保留下來之介電材料層216 ,在位於 記憶胞區202的部分係作為閘間介電層228之用，並且在 1325633 13364twf.doc/006 位於高壓元件區206的部分係作為閘介電層23〇之用。 在一較佳實施例中，在移除部分的介電材料層216之 前’更可先於η型高壓元件區210a之元件隔離區214之 下方的基底200中形成作為通道阻絕之用 此外，在另-較佳實施例中，在移除部分的 之刖，更可先於η型低壓元件區212a及記憶胞區2〇2中 形成作為通道阻絕以及抗接面穿擊(Ami_Punch Thr〇ugh) 之用的摻雜區（未繪示）。 另外，在又一較佳實施例中，在移除部分的介電材料 籲 層216之前，更可先於記憶胞區2〇2之p型井區218中形 成摻雜區236，並且於周邊電路區2〇4之n型低壓元件區 212a的ρ型井區218中形成摻雜區238，且於ρ型低壓元 件區212b的η型井區220中形成摻雜區240，以調整欲 作為通道區之摻質濃度，進而調整記憶體元件與低壓元件 的啟始電壓。 繼之’於基底200上形成另一層介電材料層242 ^其 中，介電材料層242的材質例如是氧化矽或是其他合適之 材質，其形成方法例如是進行熱氧化製程或是其他合適之 鲁 製程，而所形成之厚度例如是60埃至80埃。此時，閘介 電層230與閘間介電層228厚度亦會變厚。 然後’請參照圖2C ’移除位於低壓元件區208之介 電材料層242 ’以使部分的基底200表面暴露出來，且所 保留下來之位於記憶胞區202中的介電材料層242係作為 穿隧層244之用。其中，移除部分介電材料層242的方法 12 1325633 13364twf.doc/006 例如疋進行乾式钱刻製程、濕式侧製程或是其他 製程。 之後’於基底200上形成又一層介電材料層（未繪示）， 且所形成之介電材料層’在位於低麼元件區2〇8的部 作為閘介電層246之用。其中，此介電材料層的材質例如 是氧化石夕或是其他合適之材質，其形成方法例如是進行熱 氧化製程或是其他合適之製程，而所形成之厚度例如是^ 埃至70埃。此時，閉介電層23〇、開間介電層228 随層244厚度亦會變厚。詳細的說明是，記憶胞區2〇2之 閘間介電層228的厚度是大於穿隨層244的厚度，其中閘 間介電層228的厚度例如是介於3〇〇埃至5〇〇 穿隨層244的厚度例如是介於95埃至1〇〇埃之間^外 高I元件區206之間介電層23〇的厚度例如是大於低壓元 件區208之閘介電層246的厚度，如此於高麗元件區 所形成之元件係可承受較高之電壓。其中，閑介電層⑽ 的厚度例如是介於45G埃至5GG埃之間，關介電層246 的厚度例如是介於6〇埃至70埃之間。 然後，在記憶胞區202中之閘間介電層228與穿隧層 244上形成浮置閘極248，並且在周邊電路區辦中之閘 介電層230與閘介電層246分別形成閘極25〇與252。其 中，浮置閘極248與閘極250、252的材質例如是、多晶石厂、 f雜多晶石夕、金屬砂化物或是其他合適之導電材料，而金 屬石夕化物例如是石夕化鎢。此外，浮置閘極248與間極25〇、 252的形成方法例如是進行習知的閘極製程。 13 1325633 13364twf.doc/006 在一較佳實施例中’在浮置閘極248與閘極250、252 形成之後，更包括於η型高壓元件區210a與p型高壓元 件區210b的閘極250兩側的基底200中，分別形成n型 深摻雜區254與ρ型深摻雜區256，以提高高壓元件的崩 潰電壓。 此外，在另一較佳實施例中，在浮置閘極248與閘極 250、252形成之後，更包括於記憶胞區2〇2之穿隧層244 下方之Ρ型井區218的摻雜區236中，形成η型深摻雜區 257，以提高記憶體元件之源極端的崩潰電壓。 繼之，請參照圖2D，在記憶胞區202中之下方形成 有穿隧層244之浮置閘極248兩側的基底200中形成 源極區258a與汲極區258b，並且在n型高壓元件區21〇a 中之閘極250兩侧的深摻雜區254中形成n型源極區26加 與没極區260b，且在n型低壓元件區212a中之閘極252 兩側的掺雜區238中形成㈣源極區2必與沒極區2必。 而且’在P 高壓元件區鳩中之閘極25() _的深# 雜區256中形成p型源極區26如與汲極區麟 在 P型低壓元件區勘中之間極252兩側的推雜區24〇f 形成P型源極區266a與沒極區鳩。其中 瓣區的形成方式例如是進行ρ型摻質之離子;= 與η型摻質之離子植人製程。 針植入製程 在-較佳實施例中，在形成η型源極區與汲極 更c括於記憶胞區2G2之浮置_ 2 ， 13364twf.d〇c/〇〇6 制問Si部份，以增加控侧極的導電性。 佳: 換質静τ措此調整這絲極區與汲極區的 浮置心248 法例如是藉由形成於 ，、’極250、252側壁上之間隙壁270為罩 入製π㈣(PGeke⑽子植人製程或是習知之離子植

繼之，這上述這些源極區與汲極區形成之後，更可以 =區與没極區進行回火製程，並且接續進行相關 、、’程。關於内連線製程係為熟習該項技術者所週 知，於此不再贅述。

以下係針對利用上述方法所得之結構加以說明。請同 時參照圖2D與圖3,本發明之記憶體元件係由基底2〇〇、 至少-記憶胞、至少-高壓元件與至少一低壓^件所構 成。其中，基底200具有記憶胞區2〇2與周邊電路區2〇4， 且此周邊電路區2〇4包括有高壓元件區2〇6與低壓元件區 208 ’而且這些區域係藉由元件隔離區214而彼此隔離。 在一較佳實施例中，在此高壓元件區2〇6中更包括有 η型向壓元件區210a與ρ型高壓元件區21〇b，且在低壓 兀件區208中更包括有n型低壓元件區212a與p型低壓 元件區212b。此外，在另一較佳實施例中，基底2〇〇中 更包括配置有多數個p型井區218與n型井區220。其中， 15 1325633 97-10-03 位於周邊電路區204之p型井區218係配置高壓元 件區210a及n型低壓元件區212a之基底2〇〇中，而11型 井區220係配置於p型高壓元件區21〇b&n型低壓元件區 212b之基底200中。 另外，記憶胞係配置在記憶胞區2〇2中，且其係由閘 間介電層228、穿隧層244、摻雜區222、浮置閘極248、 源極區258a與汲極區258b所構成。其中，閘間介電層228 以，穿隨層244係分別配置在記憶胞區2〇2中之基底· ^面上，且閘間介電層228的厚度大於穿隨層2料的厚 ^，且此閘間介電層228的厚度例如是介於獨埃至· =之間，而穿隨層244的厚度例如是介於95埃至⑽埃之 型井Ho 222係配置在關介電層228底下之η 且且此推雜區222係作為控制閘極之用，而 匕4雜區222的摻質型態例如是n型。 電声3上浮置閉極248係配置在穿隨層24切及閉間介 配;古办，而源極區258&與汲極區258b係配置在下方 配置^層244之浮置閘極248兩側的基底2(^了方 ，實施例中，此記憶胞更包括—濃換㈣ 從中2〇2之浮置間極側邊的摻雜區 控制閉極=^=卜2控制閘極—部份，以增加 胞更包括—36卜配；實施例中’此記憶 h 236，配置在Ρ型并區918 士 區258a與汲極區25% ，且源極 b係配置於其中，以作為調整通道區 16 1325633 13364twf.doc/006 之摻質濃度’進而調整記憶體元件的啟始電壓之用。另外， 在又較佳實例中，此記憶胞更包括一深摻雜區,配 置在穿隧層244下方之摻雜區236中，且源極區258a係 配置於此深摻雜區257中，以作為提高記憶體元件之源極 端的崩潰電壓之用。 另外，高壓元件係配置在高壓元件區2〇6中，且其係 由閘介電層230、閘極250、源極區260a、264a與汲極區 260b、264b所構成。其中，閘介電層23〇係配置在高壓 元件區206之基底200表面，而閘極250係配置在閘介電 層230上。 此外，源極區260a與汲極區260b係配置在n型高壓 元件區210a之閘極250兩側的基底200中。其中，源極 區260a與汲極區260b的摻質型態係為！！型。另外，源極 區264a與汲極區264b係配置在p型高壓元件區21〇b之 閘極250兩側的基底200中，其中源極區264a與汲極區 264b的摻質型態係為p型。 在一較佳實施例中’此高壓元件更包括摻雜區224、 226 ’分別配置在p型井區218與η型井區220中，且源 極區260a與汲極區260b及源極區264a與没極區264b分 別配置於其中，以作為調整通道區之摻質濃度，進而調整 尚壓元件的啟始電壓之用。另外’此高壓元件更包括深摻 雜區254、256 ’分別配置在閘極250兩側之p型井區218 與η型井區220中，且源極區260a與汲極區260b及源極 區264a與沒極區264b分別配置於其中，以作為提高高壓 17 1325633 97-10-03 元件的崩潰電壓之用。另外，此高壓元件更包括摻雜區 232、223 ’分別配置在p型井區218與]^型井區220之^ 件隔離區214下方的基底200中，以作為通道阻絕之用。 另外，低壓元件係配置在低壓元件區208中，且其係 由閘介電層246、閘極252、源極區262a、266a與汲極區 262b、266b所構成。其中，閘介電層246係配置在低壓元 件區208之基底200表面，而且位於高壓元件區2〇6之閘 介電層230的厚度大於位於低壓元件區2〇8之閘介電層 246的厚度，如此於高壓元件區2〇6所形成之元件可承受 車父南之電壓。其中，閘介電層230的厚度例如是介於450 埃至500埃之間’而閘介電層246的厚度例如是介於60 埃至70埃之間。 此外，閘極252係配置在閘介電層246上。另外，源 極區262a與没極區262b係配置在n型低壓元件區212a 之閘極252兩側的基底2〇〇中。其中，源極區262a與汲極 區262b的掺質型態係為η型。此外，源極區266a與沒極 區266b係配置在p型低壓元件區212b之閘極252兩側的 基底200中’其中源極區266a與汲極區266b的摻質型態 係為p型。 在一較佳實施例中’此低壓元件更包括掺雜區238、 240，分別配置在P型井區218與η型井區220中，且源極 區262a與汲極區262b及源極區266a與汲極區266b分別 配置於其中’以作為調整通道區之摻質濃度，進而調整低 壓元件的啟始電壓之用。 18 1325633 13364twf.doc/006 值得一提的是，雖然在上述實施例中係以記憶體及其 製程來說明本發明，但此記憶體元件中的可電除可程式化 之唯讀記憶胞(如圖4所示）’亦可以與其他種周邊電路之 元件整合在一起。換言之，本發明並未限定此可電除可程 式化之唯讀s己憶胞必須與本發明之周邊電路區之高壓元件 或低壓元件之製程一併進行。 因此，本發明之單獨針對可電除可程式化之唯讀記憶 胞的製粒例如是先於基底2〇〇的表面上分別形成穿隧層 244以及閘間介電層228，並且於閘間介電層228下方之 籲 基底200中形成摻雜區222’以作為控制閘極之用。接著， 於閘間介電層228與穿隨層244上形成浮置閘極248。之 後，於下方形成有穿隧層244之浮置閘極248兩側的基底 200中形成源極區258a與汲極區258b。而利用上述方法 所知·之了電除可程式化之唯讀記憶胞係由基底2〇〇、閘間 介電層228、穿隧層244、摻雜區222、浮置閘極248、源 極區258a與汲極區258b所構成。其中，閘間介電層228 以及穿隧層244係分別配置在基底之表面上。此外， 摻雜區222係配置在閘間介電層228底下之基底2〇〇中，· 且此摻雜區222係作為控制閘極之用。另外，浮置閘極248 係配置在穿隧層244以及閘間介電層228上。此外，源極 區258a與汲極區258b係配置在下方配置有穿隧層244之 浮置閘極248兩侧的基底2〇〇中。 綜上所述，本發明至少具有下述優點： 1.由於本發明之可電除可程式化之唯讀記憶胞形成於 19 1325633 13364twf.doc/006 p ’且控制閘極係以摻雜區之形式形 成於基γ ϋ此料為摘記憶胞結構。 2·由於本發明之可電除可程式化 置閉極形成於基底上，而控制閉極係以摻雜區 之元件之製輔合較輕易。 有早間極 3.本㈣之可電除可程式化之唯讀域胞，由於所 成之閘間介電層較厚，且源極區係形成於深摻雜區中。因 此’本發明之可電除可程式狀唯讀記憶胞可以與高壓元 件及低壓元件整合在—起。換言之，本發明之可電除可程 式化之唯讀記憶胞可以在1〇v至2〇v操作電壓中操作， 因而能與高壓元件整合在—起，財發明之可電除可程式 化之唯讀記憶胞亦可以在3V至6V操作電壓中操作，因 而也能與低壓元件整合在一起。 ' 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A至圖1B是習知的一種可電除可程式化之唯讀 §己憶體的製造流程剖面示意圖。 圖2A至圖2D是依照本發明之一較佳實施例的一種 記憶體元件之製造流程剖面示意圖。 圖3疋圖2A至圖2D之位於記憶胞區的可電除可程 1325633 13364twf.doc/006 式化之唯讀記憶胞的上視示意圖，且由’剖面所得之剖 面示意圖係如圖2A至圖2D之位於記憶胞區202之左邊 結構所示；由ΙΙ-ΙΓ剖面所得之剖面示意圖係如右邊結構 所示。 圖4是依照本發明之一較佳實施例的一種可電除可程 式化之唯讀記憶胞之剖面示意圖。 【主要元件符號說明】 100、200 :基底 102、244 :穿隧介電層 104、248 :浮置閘極(層） 106、228 :閘間介電層 108、222 ·控制閘極(層） 110 :堆疊式閘極結構 112a、258a、260a、262a、264a、266a :源極區 112b、258b、260b、262b、264b、266b :汲極區 202 :記憶胞區 204 :周邊電路區 206、210a、212b :高壓元件區 208、212a、212b :低壓元件區 214 :元件隔離區 216、242 :介電材料層 218、220 :井區 222、223、224、226、232、236、238、240、254、256、 257、268 :摻雜區 21 1325633 13364twf.doc/006 230、246 :閘介電層 250、252 :閘極 270 :間隙壁

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Claims (1)

1325633-:;; v 1 [ 1336 13364twf2.doc/006 95-7-19 、申請專利範圍： L一種可電除可程式化之唯讀記憶跑的製造方法’包 提供一基底； 於該基底之表面上分別形成—穿隨層以及一間間介電 於該閘間介電層下方之該基底 為控制閘極之用； _ 少成―#雜區，以作 ，於《玄閘間介電層與該穿隨層上形成— 洋置閉極與該軸區相對應部分重疊；以/置雜，且該 於下方形成有該穿隨層之該 形成-源極區與—没極區。〖置間極兩侧的該基底中 2·如申請專利範圍第！項所述之 讀記憶胞的製造方法，豆中哕 垂電除可程式化之唯 隧層的厚度。 、〃曰1’1電層的厚度大於該穿 t 十 括 層 3·如申請專利範圍第}項所 讀記憶胞的製造方法，其中該閘間介7除=呈，化之唯 3〇〇埃至500埃之間。 電層的厚度係介於 士 4·如申請專利範圍第j項所述之可電 =記憶胞的製造方法，其巾該基底包括有—第=一 弟一井區，且該穿隧層係形成於該第— 井°。二、 間介電層係形成於該第二井區表面，I而5玄閘 掺雜區係形成於該第二井區中。 ·、“空制閘極之該 5.如申請專利範圍第！項所述之可電除可程式化之唯 23 1325633 13364twf2.doc/006 95-7-19 讀記憶胞的製造方法，其中該穿隨層與該開間介電層 成方法包括： 於該基底上形成一介電材料層； 移除部分的該介電材料層，以使該基底暴露出來，且 保留下來的該介電材料層係為該閘間介電層；以及 於暴露的該基底表面上形成—穿隧層。 :專，圍第I項所述之可“可程式化之唯 :心方法，其中該源極區與該汲極 法包括： 位署= 亥穿隧層下方之該基底中相對於該浮置閘極-側之 位置形成一深摻雜區；以及 1 =穿隧層下方之該基底中相對於該浮置閘 極區與該祕區，其中該源極區形成於該深 7.-種可電除可程錢之唯讀記憶胞，包括： 面上1間介電層以及一穿随層，分別配置在一基底之表 電層底T之該且

極’配置在該穿隨層以及_間介電層上， 置閘極與該摻雜區相對應部分重疊，·以及 一源極區與—汲極區，配置在而 (竽置閘極兩側的該基底中。方配置有该牙_之 8.如申請專利範圍第7項所述之可電除可程式化之唯 24 l3364tw^-doc/〇〇6 95-7-J 9 /·如切_層的厚度。 埃之間。 亥間間介電層的厚度係介於300埃至500 唯讀記憶胞申，\專包^圍f 7項所述之可電除可程式化之 該基底中，且該源極;在該穿隨層下方之 Π , . ^ 你配罝於该深摻雜區中。 〜·口申έ月專利範圍第7項所述之可命广π㈠ ⑤己憶胞，更包括—第一井區盘 2可程式化之唯 底中，且該穿隨層係配置在該第一七:；’配置在該基 係配置在該第二且作為控制閉極之摻雜區 12’種5己憶體元件的製造方法，包括： 提i、基底，該基底具有一記憶跑區與 …该周邊電路區包括有—縫元件區*二、°生 以及IS;中之該基底的表面上分別形 層與一第二間刀別形成一第一間介電 C方之該基底中形成-播雜區，以作 在該!⑽麟關細？㉟ 年閘極，並且在該周邊電路區中之該第—問八^ 第二閑介電層上分別形成一第一閘極與 2曰』 牙一閘極；以及 25 1325633 13364twf2.doc/006 95-7-19 在該記憶胞區中 兩侧的該基底中形成^方形成有該穿随層之該浮置閘極 在該周邊電路區中之區與一第一没極區，並且 二源極區及極兩側的該基底中形成一第 中形成-第三源極區及Γ笛且於該第二閑極兩側的該基底 弟二 >及極區。 13·如申請專利筋ff|货 方法，豆中兮閘門人+a 12項所述之記憶體元件的製造 二=層的厚度大於該雜層的厚度。 14. 如申凊專利範圍第 方法，直中該第項所述之記憶體元件的製造 厚度。 ；1電層的厚度大於該第二閘介電層的 15. 如申請專利範圍第以 方法，其中該記憶胞區之、=之5己«疋件的製造 二井區’且該穿隧層係形成二:井區與-第 介電層係形成於該第二井區彳區表面’而該間間 雜區係形成於該第二井區;:面’且作為控制_之該摻 16. 如申請專利範圍荬… 方法，其中在該記憶胞區中形成記憶體元件的製造 層’以及在該周邊電路區中'了_與該閘間介電 閘介電層的方法包括：—閘介電層與該第二 於該基底上形成-第—介電材料芦. 移除位於該記憶胞區之 二， 且移除位於該低壓元件區 ’。“弟一介電材料層，並 該基底表面暴露出來；—介電材料層’以使部分 於該基底上形n介電材料層； 26 1325633 95-7-19 13364twf2.doc/006 移除位於該低壓元件區之該第二介電材料層，以使部 分該基底表面暴露出來；以及 於該基底上形成一第三介電材料層，其中該記憶胞區 中的該穿隧層係由該第二介電材料層與該第三介電材料層 所構成，該記憶胞區中的該閘間介電層與該周邊電路區中 的該第一閘介電層係由該第一介電材料層、該第二介電材 料層與該第三介電材料層所構成，而該周邊電路區中的該 第二閘介電層係由該第三介電材料層所構成。 17. 如申請專利範圍第12項所述之記憶體元件的製造 方法，其中該第一源極區與該第一汲極區之形成方法包括： 於該記憶胞區的該穿隧層下方之該基底中相對於該浮 置閘極一侧之位置形成一深摻雜區；以及 於該記憶胞區的該穿隧層下方之該基底中相對於該浮 置閘極兩側之位置形成該第一源極區與該第一汲極區，其 中該第一源極區形成於該深摻雜區中。 18. 如申請專利範圍第12項所述之記憶體元件的製造 方法，其中該第二源極區與該第二汲極區之形成方法包括： 於該周邊電路區的該第一閘介電層下方之該基底中相 對於該第一閘極兩侧之位置分別形成一深摻雜區；以及 於該周邊電路區的該第一閘介電層下方之該基底中相 對於該第一閘極兩側之位置形成該第二源極區與該第二汲 極區，其中該第二源極區與該第二汲極區形成於該深摻雜 區中。 19. 一種記憶體元件，包括： 27 1325633 95-7-19 13364twG.doc/006 一基底，該基底具有一記憶胞區與一周邊電路區，且 該周邊電路區包括有一高壓元件區與一低壓元件區； 至少一記憶胞，配置在該記憶胞區中，且各該記憶胞 包括： 一閘間介電層以及一穿隧層，分別配置在該記憶 胞區中之該基底之表面上； 一摻雜區，配置在該閘間介電層底下之該基底 中，且該摻雜區係作為控制閘極之用； 一浮置閘極，配置在該穿隧層以及該閘間介電層 上，且該浮置閘極與該摻雜區相對應部分重疊； 一第一源極區與一第一汲極區，配置在下方配置 有該穿隧層之該浮置閘極兩侧的該基底中；以及 一深摻雜區，配置在該記憶胞區之該穿隧層下方 之該基底中，其中該第一源極區係配置於該深摻雜區中； 至少一高壓元件’配置在該南壓元件區中，且各該局 壓元件包括： 一第一閘介電層，配置在該高壓元件區之該基底 表面； 一第一閘極，配置在該第一閘介電層上；以及 一第二源極區與一第二汲極區，配置在該第一閘 極兩側的該基底中；以及 至少一低壓元件，配置在該低壓元件區中，且各該低 壓元件包括； 一第二閘介電層，配置在該低壓元件區之該基底 28 1325633 95-7-19 13364twf2.doc/006 表面； 一第二閘極，配置在該第二閘介電層上；以及 一第三源極區與一第三汲極區，配置在該第二閘 極兩側的該基底中。 20. 如申請專利範圍第19項所述之記憶體元件，其中 該閘間介電層的厚度大於該穿隧層的厚度。 21. 如申請專利範圍第19項所述之記憶體元件，其中 該第一閘介電層的厚度大於該第二閘介電層的厚度。 22. 如申請專利範圍第19項所述之記憶體元件，更包 括一深掺雜區，對應配置在該高壓元件區之該第一閘極兩 侧的該基底中，且該第二源極區與該第二汲極區係配置於 該深摻雜區中。 23. 如申請專利範圍第19項所述之記憶體元件，更包 括一第一井區與一第二井區，配置在該記憶胞區之該基底 中，且該穿隧層係配置在該第一井區表面，而該閘間介電 層係配置在第二井區表面，且作為控制閘極之該摻雜區係 形成於該第二井區中。