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TWI740995B - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

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TWI740995B
TWI740995B TW106125654A TW106125654A TWI740995B TW I740995 B TWI740995 B TW I740995B TW 106125654 A TW106125654 A TW 106125654A TW 106125654 A TW106125654 A TW 106125654A TW I740995 B TWI740995 B TW I740995B
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region
film
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semiconductor substrate
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山越英明
橋本孝司
阿部真一郎
大水祐人
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日商瑞薩電子股份有限公司
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Abstract

本發明之目的在於令半導體裝置的可靠度提高。為了達成上述目的，本發明係先製得在記憶體區域1A的半導體基板SB上形成記憶體元件的閘極絶緣膜用的絶緣膜MZ、在低耐壓MISFET形成區域1B的半導體基板SB上形成低耐壓MISFE T的閘極絶緣膜用的絶緣膜GF2、在高耐壓MISFET形成區域1C的半導體基板SB上形成高耐壓MISFET的閘極絶緣膜用的絶緣膜GF1的構造，然後形成閘極電極用的膜層。然後，令該閘極電極用的膜層形成圖案，以形成記憶體元件、低耐壓MISFET以及高耐壓MISFET的各閘極電極。絶緣膜GF2形成步驟，在絶緣膜MZ形成步驟之後實行，絶緣膜GF1形成步驟，在絶緣膜MZ形成步驟之前實行。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造方法，其係可適當應用於例如具有非揮發性記憶體之半導體裝置的製造方法者。
關於可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)已為人所廣泛使用。以現在為人所廣泛使用的快閃記憶體為代表的該等記憶裝置，係在MISFET的閘極電極之下，具有被氧化膜所包圍的導電性的浮遊閘極電極或捕集性絶緣膜，以浮遊閘極或捕集性絶緣膜的電荷累積狀態為記憶資訊，並讀取該記憶資訊作為電晶體的閾値者。該捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出氮化矽膜等作為一例。藉由相對於該等電荷累積區域的電荷的注入、釋放，令MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)的閾値改變，而運作成為記憶元件。使用氮化矽膜等的捕集性絶緣膜作為電荷累積區域的態樣，相較於使用導電性的浮遊閘極膜作為電荷累積區域的態樣，更具有「由於係散亂地累積電荷，故資料保持的可靠度較優異，另外，由於資料保持的可靠度較優異，故可令氮化矽膜的上下的氧化膜趨向薄膜化，並可令寫入、消去動作趨向低電壓化」等的優點。
於日本特開2004-200504號公報(專利文獻1)，記載了關於具有非揮發性記憶元件的半導體裝置的技術。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2004-200504號公報
[發明所欲解決的問題] 吾人期望令具有非揮發性記憶體之半導體裝置的可靠度提高。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
根據本發明一實施態樣之半導體裝置的製造方法，係先準備包含用來形成非揮發性的記憶體元件的第1區域、用來形成第1電晶體的第2區域以及用來形成第2電晶體的第3區域在內的半導體基板。然後，製得在第1區域的半導體基板上形成了記憶體元件的閘極絶緣膜用的第2絶緣膜、在第2區域的半導體基板上形成了第1電晶體的閘極絶緣膜用的第1絶緣膜、在第3區域的半導體基板上形成了第2電晶體的閘極絶緣膜用的第3絶緣膜的構造。第1絶緣膜，比第3絶緣膜更厚。之後，形成第1、第2以及第3閘極電極用的膜層並令其形成圖案，以形成記憶體元件用的第1閘極電極、第1電晶體用的第2閘極電極以及第2電晶體用的第3閘極電極。第3絶緣膜形成步驟，在第2絶緣膜形成步驟之後實行，第1絶緣膜形成步驟，在第2絶緣膜形成步驟之前實行。
若根據本發明一實施態樣之半導體裝置的製造方法，係先準備包含用來形成非揮發性的記憶體元件的第1區域、用來形成第1電晶體的第2區域、用來形成第2電晶體的第3區域以及用來形成第3電晶體的第4區域在內的半導體基板。然後，製得在第1區域的半導體基板上形成了記憶體元件的閘極絶緣膜用的第3絶緣膜、在第2區域的半導體基板上形成了第1電晶體的閘極絶緣膜用的第1絶緣膜、在第3區域的半導體基板上形成了第2電晶體的閘極絶緣膜用的第2絶緣膜、在第4區域的半導體基板上形成了第3電晶體的閘極絶緣膜用的第4絶緣膜的構造。第1絶緣膜比第2絶緣膜更厚，第2絶緣膜比第4絶緣膜更厚。之後，形成第1、第2、第3以及第4閘極電極用的膜層並令其形成圖案，以形成記憶體元件用的第1閘極電極、第1電晶體用的第2閘極電極、第2電晶體用的第3閘極電極以及第3電晶體用的第4閘極電極。第4絶緣膜形成步驟，在第3絶緣膜形成步驟之後實行， 第1絶緣膜形成步驟以及第2絶緣膜形成步驟，在第3絶緣膜形成步驟之前實行。 [發明的功效]
若根據本發明一實施態樣，便可令半導體裝置的可靠度提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數値、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數目，在特定的數目以上或以下均可。再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，會對具有相同功能的構件附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所用的圖式中，即使是剖面圖，為了令圖式容易檢視，有時也會省略影線。另外，即使是俯視圖，為了令圖式容易檢視，有時也會附上影線。
(實施態樣1) ＜關於半導體裝置的製造步驟＞ 本實施態樣之半導體裝置，係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)的半導體裝置。
參照圖1~圖23説明本實施態樣之半導體裝置的製造方法。圖1~圖23，係本實施態樣之半導體裝置的製造步驟中的主要部位剖面圖。於圖1~圖23，顯示出記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的主要部位剖面圖，並顯示出分別於記憶體區域1A形成非揮發性記憶體的記憶體元件(記憶元件、記憶體單元)，於低耐壓MISFET形成區域1B形成低耐壓的MISFET 2，於高耐壓MISFET形成區域1C形成高耐壓的MISFET3的態樣。
在此，記憶體區域1A，在半導體基板SB的主面中，係預定形成非揮發性記憶體的記憶體元件的區域。另外，低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，在半導體基板SB的主面中，係預定形成周邊電路的區域。
形成於記憶體區域1A的非揮發性記憶體的記憶體元件MC，係單閘極型的記憶體元件。該記憶體元件MC，於電荷累積部使用了捕集性絶緣膜(可累積電荷的絶緣膜)。另外，記憶體元件MC，係作為n通道型的電晶體(亦即n通道型的MISFE T)進行説明，惟亦可令導電型相反，設為p通道型的電晶體(亦即p通道型的MISFE T)。
另外，周邊電路，係非揮發性記憶體以外的電路，例如，CPU等的處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。形成於低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的MISFET，係周邊電路用的MISFET。
然而，低耐壓MISFET形成區域1B，係預定形成周邊電路用的低耐壓的MISF ET2的區域，高耐壓MISFET形成區域1C，係預定形成周邊電路用的高耐壓的MIS FET3的區域。
另外，高耐壓的MISFET3的動作電壓，比低耐壓的MISFET2的動作電壓更高。換言之，高耐壓的MISFET3，係以第1電源電壓動作的MISFET，低耐壓的MISFET2，係以比該第1電源電壓更低的第2電源電壓動作的MISFET。如後所述的，高耐壓的MISFET3的閘極絶緣膜的厚度，比低耐壓的MISFET2的閘極絶緣膜的厚度更厚。
記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1 C，存在於同一半導體基板SB。亦即，記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，對應同一半導體基板SB的主面的不同平面區域。
另外，在本實施態樣中，係針對於記憶體區域1A形成n通道型的MISFET的態樣進行説明，惟亦可令導電型相反，將p通道型的MISFET形成於記憶體區域1 A。同樣地，在本實施態樣中，係針對於低耐壓MISFET形成區域1B形成n通道型的MISFET的態樣進行説明，惟亦可令導電型相反，將p通道型的MISFET形成於低耐壓MISFET形成區域1B，另外，亦可將n通道型的MISFET與p通道型的MIS FET二者均形成於低耐壓MISFET形成區域1B。同樣地，在本實施態樣中，係針對於高耐壓MISFET形成區域1C形成n通道型的MISFET的態樣進行説明，惟亦可令導電型相反，將p通道型的MISFET形成於高耐壓MISFET形成區域1C，另外，亦可將n通道型的MISFET與p通道型的MISFET二者均形成於高耐壓MISFET形成區域1C。
製造半導體裝置，如圖1所示的，首先，備妥(準備)具有例如1~18Ωcm左右的比電阻且由p型單晶矽等所構成的半導體基板(半導體晶圓)SB。然後，於半導體基板SB的主面，形成劃定活性區域的元件分離區域ST。
元件分離區域ST，係由氧化矽等的絶緣體所構成，可藉由例如STI(Shallow T rench Isolation，淺溝槽隔離)法或LOCOS(Local Oxidization of Silicon，矽局部氧化)法等形成。例如，在將元件分離用的溝槽形成於半導體基板SB的主面之後，在該元件分離用的溝槽內，埋入由例如氧化矽所構成的絶緣膜，藉此，便可形成元件分離區域ST。
亦即，藉由蝕刻等於半導體基板SB的主面形成元件分離溝(元件分離用的溝槽)，然後將由氧化矽[例如臭氧TEOS(Tetraethoxysilane，四乙氧基矽烷)氧化膜]等所構成的絶緣膜以填埋元件分離溝的方式形成在半導體基板SB上。然後，用C MP(Chemical Mechanical Polishing，化學機械研磨)法等研磨該絶緣膜，將元件分離溝的外部的不要的絶緣膜除去，並在元件分離溝內殘留絶緣膜，藉此，便可形成由填埋元件分離溝的絶緣膜(絶緣體)所構成的元件分離區域ST。
藉由元件分離區域ST，劃定半導體基板SB的活性區域。於記憶體區域1A中的被元件分離區域ST所劃定的活性區域，以如後所述的方式形成記憶體元件MC。另外，於低耐壓MISFET形成區域1B中的被元件分離區域ST所劃定的活性區域，以如後所述的方式形成MISFET2。另外，於高耐壓MISFET形成區域1C中的被元件分離區域ST所劃定的活性區域，以如後所述的方式形成MISFET3。
接著，如圖2所示的，於半導體基板SB的記憶體區域1A形成p型井PW1，於低耐壓MISFET形成區域1B形成p型井PW2，於高耐壓MISFET形成區域1C形成p型井PW3。
p型井PW1、PW2、PW3，可藉由將例如硼(B)等的p型雜質離子注入半導體基板SB等方式形成。p型井PW1、PW2、PW3，從半導體基板SB的主面形成到既定的深度。p型井PW1、p型井PW2以及p型井PW3，可用同一離子注入步驟形成，或是用不同離子注入步驟形成。
另外，亦可因應需要在形成比p型井PW1、PW2、PW3更深的n型井(圖中未顯示)之後形成p型井PW1、PW2、PW3。
接著，用例如氟酸(HF)水溶液進行濕蝕刻等，將半導體基板SB的表面的自然氧化膜除去，以將半導體基板SB的表面洗淨，令其潔淨化。藉此，半導體基板SB(p型井PW1、PW2、PW3)的表面(矽表面)露出。
接著，如圖3所示的，於半導體基板SB的表面(亦包含p型井PW1、PW2、PW3的表面)形成絶緣膜GF1。
絶緣膜GF1，係形成於高耐壓MISFET形成區域1C的MISFET3的閘極絶緣膜用的絶緣膜。絶緣膜GF1，宜由氧化矽膜所構成，可藉由熱氧化處理(熱氧化法)形成，惟亦可在熱氧化膜形成之後於熱氧化膜上更進一步堆積CVD膜(用CVD法形成的氧化矽膜)以形成絶緣膜GF1。絶緣膜GF1，形成在記憶體區域1A的半導體基板SB(p型井PW1)上、低耐壓MISFET形成區域1B的半導體基板SB(p型井PW 2)上，以及高耐壓MISFET形成區域1C的半導體基板SB(p型井PW3)上。於圖3，係顯示出在元件分離區域ST上也形成了絶緣膜GF1的態樣，惟當用熱氧化法形成絶緣膜GF1時，絶緣膜GF1不會形成在元件分離區域ST上。作為絶緣膜GF1的氧化矽膜的膜厚(形成膜厚)，宜在5nm以上，可為例如7~8nm左右。
接著，如圖4所示的，在半導體基板SB上，亦即在絶緣膜GF1上，用微影技術形成光阻圖案RP1作為遮罩層。光阻圖案RP1，形成於低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，惟並未形成於記憶體區域1A。因此，低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜GF1被光阻圖案RP1所覆蓋，惟記憶體區域1A的絶緣膜GF1，並未被光阻圖案RP1所覆蓋而露出。
接著，使用光阻圖案RP1作為蝕刻遮罩，蝕刻絶緣膜GF1，藉此，將記憶體區域1A的絶緣膜GF1除去，留下低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜GF1。此時的蝕刻，可使用濕蝕刻，較為適當。作為蝕刻液，宜使用絶緣膜GF1容易被蝕刻且相較於絶緣膜GF1而言半導體基板SB不易被蝕刻的蝕刻液，可使用例如氟酸，較為適當。在記憶體區域1A，絶緣膜GF1被除去，藉此，半導體基板SB(p型井PW1)的表面(矽表面)露出。之後，光阻圖案RP1被除去，圖5顯示出該階段。
接著，如圖6所示的，在半導體基板SB的主面上，形成絶緣膜(疊層絶緣膜) MZ。此時，在記憶體區域1A，在半導體基板SB(p型井PW1)的表面(矽表面)上形成絶緣膜MZ，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)上的絶緣膜GF1上形成絶緣膜MZ，在高耐壓MISFET形成區域1C，在半導體基板SB(p型井PW3)上的絶緣膜GF1上形成絶緣膜MZ。絶緣膜MZ，係疊層絶緣膜。在此，疊層絶緣膜，對應由複數層絶緣膜所構成的疊層膜。
絶緣膜MZ，係形成於記憶體區域1A的記憶體元件MC的閘極絶緣膜用的絶緣膜，其係內部具有電荷累積部(電荷累積層)的絶緣膜。該絶緣膜MZ，係由絶緣膜MZ1、形成在絶緣膜MZ1上的絶緣膜MZ2以及形成在絶緣膜MZ2上的絶緣膜MZ3的疊層膜所構成。絶緣膜MZ1，宜由氧化矽膜所構成，絶緣膜MZ2，宜由氮化矽膜所構成，絶緣膜MZ3，宜由氧化矽膜所構成。氧化矽膜、氮化矽膜以及氧化矽膜的疊層膜，亦可視為係ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)膜。
絶緣膜MZ形成步驟，具有絶緣膜MZ1形成步驟、絶緣膜MZ2形成步驟以及絶緣膜MZ3形成步驟。絶緣膜MZ形成步驟，可依照以下的方式實行。
亦即，首先，形成絶緣膜MZ1(實行絶緣膜MZ1形成步驟)。
絶緣膜MZ1，係由氧化矽膜所構成，可藉由熱氧化處理(熱氧化法)形成。此時的熱氧化處理，若使用RTO(Rapid Thermal Oxidation，快速熱氧化)法，為較佳的態樣。作為絶緣膜MZ1的氧化矽膜的膜厚(形成膜厚)，可為例如1~3nm左右。 作為另一態樣，在藉由熱氧化形成氧化矽膜(絶緣膜MZ1)之後，實行熱氮化處理或電漿氮化處理，藉此，將該氧化矽膜(絶緣膜MZ1)氮化，亦可導入氮，此時，絶緣膜MZ1，係由氮氧化矽膜所構成。
在實行絶緣膜MZ1形成步驟(形成絶緣膜MZ1的熱氧化處理)之後，在記憶體區域1A的半導體基板SB(p型井PW1)的表面(矽表面)上，形成了絶緣膜MZ1。在即將實行絶緣膜MZ1形成步驟之前的階段，低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的最外側表面為絶緣膜GF1，故在實行絶緣膜MZ1形成步驟(形成絶緣膜MZ1的熱氧化處理)之後，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，取代形成絶緣膜MZ1，絶緣膜GF1的厚度增加。另外，當以熱氧化法形成絶緣膜MZ1時，在元件分離區域ST上不會形成絶緣膜MZ1。
然後，形成絶緣膜MZ2(實行絶緣膜MZ2形成步驟)。絶緣膜MZ2，係由氮化矽膜所構成，可用CVD(Chemical Vapor Deposition，化學氣相沉積)法等形成。作為絶緣膜MZ2的氮化矽膜的膜厚(形成膜厚)，可為例如5~13nm左右。該氮化矽膜，可一次形成之，亦可分成複數次形成之。
在實行絶緣膜MZ2形成步驟之後，在記憶體區域1A，在絶緣膜MZ1上形成了絶緣膜MZ2，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，在絶緣膜GF1上形成了絶緣膜MZ2。另外，絶緣膜MZ2亦可形成在元件分離區域ST上。
然後，形成絶緣膜MZ3(實行絶緣膜MZ3形成步驟)。絶緣膜MZ3，係由氧化矽膜所構成，可藉由CVD法或熱氧化法或是其二者形成之。作為絶緣膜MZ3的氧化矽膜的膜厚(形成膜厚)，可為例如2~4nm左右。
在實行絶緣膜MZ3形成步驟之後，在記憶體區域1A，在絶緣膜MZ2上形成了絶緣膜MZ3，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，亦在絶緣膜MZ2上形成了絶緣膜MZ3。另外，絶緣膜MZ3亦可形成在元件分離區域ST上的絶緣膜MZ2上。
以該等方式實行絶緣膜MZ形成步驟。在絶緣膜MZ形成步驟結束之後，在記憶體區域1A，在半導體基板SB(p型井PW1)上，由下往上依序形成了絶緣膜M Z1、絶緣膜MZ2以及絶緣膜MZ3，故形成了「在半導體基板SB(p型井PW1)上形成了由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ」的狀態。另外，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，形成了「在絶緣膜GF1上形成了由絶緣膜MZ2與絶緣膜MZ3之疊層膜所構成的絶緣膜MZ」的狀態。另外，形成了「在元件分離區域ST上形成了由絶緣膜MZ2與絶緣膜MZ3之疊層膜所構成的絶緣膜MZ」的狀態。亦即，記憶體區域1A的絶緣膜MZ，係由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3的疊層膜所構成，低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ，係由絶緣膜M Z2與絶緣膜MZ3的疊層膜所構成。
絶緣膜MZ1、MZ3的各自的能帶間隙的大小(寬度)，比絶緣膜MZ2的能帶間隙的大小(寬度)更大。具體而言，由氧化矽膜所構成的絶緣膜MZ1、MZ3的能帶間隙為8~9eV左右，其比氮化矽膜(絶緣膜MZ2)的能帶間隙(5.5eV左右)更大。
接著，如圖7以及圖8所示的，實行將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ藉由蝕刻除去，並留下記憶體區域1A的絶緣膜MZ的步驟。該步驟，具體而言，可依照以下的方式實行。
亦即，如圖7所示的，在半導體基板SB上，用微影技術形成光阻圖案RP2作為遮罩層。光阻圖案RP2，形成於記憶體區域1A，惟並未形成於低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C。因此，記憶體區域1A的絶緣膜MZ被光阻圖案RP2所覆蓋，惟低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ並未被光阻圖案RP2所覆蓋而露出。
然後，使用光阻圖案RP2作為蝕刻遮罩，蝕刻絶緣膜MZ3，藉此，將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ3除去。此時的蝕刻，宜使用濕蝕刻，作為蝕刻液，可使用相較於氮化矽膜(MZ2)能夠以更高的選擇比蝕刻氧化矽膜(MZ3)的蝕刻液(例如氟酸)，較為適當。亦即，使用絶緣膜MZ3容易被蝕刻且相較於絶緣膜MZ3而言絶緣膜MZ2不易被蝕刻的蝕刻液，將絶緣膜MZ3選擇性地蝕刻除去。低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ3，被蝕刻除去，惟記憶體區域1A的絶緣膜MZ(包含絶緣膜MZ3、MZ2、MZ1)被光阻圖案RP2所覆蓋，故並未被除去而殘留下來。
然後，使用光阻圖案RP2作為蝕刻遮罩，蝕刻絶緣膜MZ2，藉此，將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ2除去。此時的蝕刻，宜使用濕蝕刻，作為蝕刻液，可使用相較於氧化矽膜(絶緣膜GF1、MZ1、MZ3)能夠以更高的選擇比蝕刻氮化矽膜(絶緣膜MZ2)的蝕刻液(例如熱磷酸)，較為適當。亦即，使用絶緣膜MZ2容易被蝕刻且相較於絶緣膜MZ2而言絶緣膜GF1、 MZ3不易被蝕刻的蝕刻液，將絶緣膜MZ2選擇性地蝕刻除去。低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ2，被蝕刻除去，惟記憶體區域1A的絶緣膜MZ(包含絶緣膜MZ3、MZ2、MZ1)被光阻圖案RP2所覆蓋，故並未被除去而殘留下來。之後，光阻圖案RP2被除去。圖8，對應該階段。
作為另一態樣，亦可在使用光阻圖案RP2作為蝕刻遮罩並將低耐壓MISFET形成區域1B與高耐壓MISFET形成區域1C的絶緣膜MZ3以濕蝕刻的方式除去之後，將光阻圖案RP2除去，然後，將低耐壓MISFET形成區域1B與高耐壓MISFET形成區域1C的絶緣膜MZ2以濕蝕刻的方式除去。圖8，對應該階段。此時，在對低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ2進行濕蝕刻時，絶緣膜MZ3在記憶體區域1A露出，惟由於係使用相較於絶緣膜MZ2而言絶緣膜GF1、MZ3不易被蝕刻的蝕刻液(例如熱磷酸)，故可抑制或防止在記憶體區域1A絶緣膜MZ3受到蝕刻。如是，便可將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ2以濕蝕刻的方式除去，同時在記憶體區域1A將絶緣膜MZ3殘留為層狀。
以該等方式，實行將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ蝕刻除去，並留下記憶體區域1A的絶緣膜MZ的步驟。藉此，如圖8所示的，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，絶緣膜MZ被除去，故絶緣膜GF1露出，另一方面，在記憶體區域1A，獲得殘留由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ的構造。
另外，上述光阻圖案RP2的端部(側面)，位在元件分離區域ST上。作為另一態樣，光阻圖案RP2的端部(側面)並非位在元件分離區域ST上的態樣，亦為可能，此時，光阻圖案RP2的端部(側面)，位在記憶體區域1A的活性區域上。然而，該態樣，仍必須以絶緣膜MZ殘留在預定形成後述之閘極電極MG(記憶體元件MC用的閘極電極)的區域的方式，形成光阻圖案RP2。因此，光阻圖案RP2，會覆蓋預定形成後述之閘極電極MG的區域。
接著，如圖9所示的，在半導體基板SB上，用微影技術形成光阻圖案RP3作為遮罩層。光阻圖案RP3，形成於記憶體區域1A以及高耐壓MISFET形成區域1C， 惟並未形成於低耐壓MISFET形成區域1B。因此，記憶體區域1A的絶緣膜MZ被光阻圖案RP3所覆蓋，高耐壓MISFET形成區域1C的絶緣膜GF1被光阻圖案RP3所覆蓋，惟低耐壓MISFET形成區域1B的絶緣膜GF1並未被光阻圖案RP3所覆蓋而露出。
接著，使用光阻圖案RP3作為蝕刻遮罩，蝕刻絶緣膜GF1，藉此，將低耐壓MISFET形成區域1B的絶緣膜GF1除去，留下記憶體區域1A的絶緣膜MZ與高耐壓MISFET形成區域1C的絶緣膜GF1。此時的蝕刻，可使用濕蝕刻，較為適當。作為蝕刻液，宜使用絶緣膜GF1容易被蝕刻且相較於絶緣膜GF1而言半導體基板SB不易被蝕刻的蝕刻液，可使用例如氟酸，較為適當。在低耐壓MISFET形成區域1B，絶緣膜GF1被除去，藉此，半導體基板SB(p型井PW2)的表面(矽表面)露出。之後，光阻圖案RP3被除去，圖10顯示出該階段。
接著，如圖11所示的，於低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)的表面形成絶緣膜GF2。
絶緣膜GF2，係形成於低耐壓MISFET形成區域1B的MISFET2的閘極絶緣膜用的絶緣膜。絶緣膜GF2，宜由氧化矽膜所構成，可藉由熱氧化處理(熱氧化法)形成。絶緣膜GF2的形成膜厚，比上述圖3的步驟中的絶緣膜GF1的形成膜厚更薄，可為例如1~4nm左右。在實行絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)之後，在低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)的表面(矽表面)上，形成了絶緣膜GF2。另外，在即將實行絶緣膜GF2形成步驟之前的階段，記憶體區域1A的最外側表面為絶緣膜MZ3，高耐壓MISFET形成區域1C的最外側表面為絶緣膜GF1。因此，在實行絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)之後，在記憶體區域1A，取代形成絶緣膜GF2，絶緣膜MZ3的厚度增加，在高耐壓MISFET形成區域1C，取代形成絶緣膜GF2，絶緣膜GF1的厚度增加。另外，在構成絶緣膜MZ的絶緣膜MZ1、MZ2、MZ3之中，在絶緣膜GF2形成步驟受到影響(厚度增加)的，係絶緣膜MZ3，絶緣膜MZ1，被絶緣膜MZ2所覆蓋，並未被供給到氧，不易受到氧化步驟的影響，厚度幾乎並未增加。
以該等方式，製得圖11的構造。在圖11的構造中，在記憶體區域1A，在半導體基板SB(p型井PW1)上形成了由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ。然後，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)上形成了絶緣膜GF2，在高耐壓MISFET形成區域1C，在半導體基板SB(p型井PW3)上形成了絶緣膜GF1。
接著，如圖12所示的，在半導體基板SB的主面(整個主面)上，形成矽膜PS，作為閘極電極形成用的膜層(導電膜)。在記憶體區域1A，矽膜PS形成在絶緣膜M Z上，在低耐壓MISFET形成區域1B，矽膜PS形成在絶緣膜GF2上，在高耐壓MISF ET形成區域1C，矽膜PS形成在絶緣膜GF1上。矽膜PS，兼作用來形成記憶體元件MC用的閘極電極MG的膜層、用來形成MISFET2用的閘極電極GE1的膜層，以及用來形成MISFET3用的閘極電極GE2的膜層。
矽膜PS，係由多晶矽膜所構成，可用CVD法等形成。矽膜PS的膜厚，宜為30~200nm，可為例如100nm左右。亦可在成膜時將矽膜PS形成為非晶矽膜，然後用之後的熱處理令非晶矽膜變成多晶矽膜。矽膜PS，可為導入了n型雜質的摻雜多晶矽膜，惟作為另一態樣，亦可為導入了p型雜質的摻雜多晶矽膜，或是，刻意不導入雜質的無摻雜多晶矽膜。當對矽膜PS導入n型或p型的雜質時，可在矽膜PS的成膜時或成膜後將n型或p型的雜質導入。
接著，如圖13所示的，用微影技術以及蝕刻技術令矽膜PS形成圖案，以形成閘極電極MG、GE1、GE2。該形成圖案步驟，可依照例如以下的方式實行。
亦即，首先，在矽膜PS上用微影技術形成光阻圖案(圖中未顯示)。該光阻圖案，在記憶體區域1A，形成於預定形成閘極電極MG的區域，在低耐壓MISFET形成區域1B，形成於預定形成閘極電極GE1的區域，在高耐壓MISFET形成區域1C，形成於預定形成閘極電極GE2的區域。然後，使用該光阻圖案作為蝕刻遮罩，蝕刻(宜為乾蝕刻)矽膜PS，令其形成圖案。之後，將該光阻圖案除去，圖13，顯示出該階段。
以該等方式，令矽膜PS形成圖案，如圖13所示的，形成了由形成圖案之矽膜PS所構成的閘極電極MG、GE1、GE2。閘極電極MG，形成在記憶體區域1A的絶緣膜MZ上，閘極電極GE1，形成在低耐壓MISFET形成區域1B的絶緣膜GF2上，閘極電極GE2，形成在高耐壓MISFET形成區域1C的絶緣膜GF1上。亦即，閘極電極MG，在記憶體區域1A，隔著絶緣膜MZ形成在半導體基板SB(p型井PW 1)上。另外，閘極電極GE1，在低耐壓MISFET形成區域1B，隔著絶緣膜GF2形成在半導體基板SB(p型井PW2)上，閘極電極GE2，在高耐壓MISFET形成區域1C，隔著絶緣膜GF1形成在半導體基板SB(p型井PW3)上。
作為另一態樣，亦可在形成矽膜PS之後，在矽膜PS上形成帽蓋絶緣膜用的絶緣膜，然後，令該絶緣膜與矽膜的疊層膜形成圖案，以形成閘極電極MG、GE1、 GE2。此時，會在閘極電極MG、GE1、GE2的各自之上形成帽蓋絶緣膜。
接著，在半導體基板SB的整個主面上，以覆蓋閘極電極MG、GE1、GE2的方式，用CVD法等形成偏置間隔件OS形成用的絶緣膜(例如氧化矽膜，或是氮化矽膜與氧化矽膜的疊層膜等)，然後，藉由異向性蝕刻技術回蝕該偏置間隔件OS形成用的絶緣膜。藉此，如圖14所示的，在閘極電極MG、GE1、GE2的各自的側壁上形成偏置間隔件(側壁絶緣膜)OS。作為另一態樣，亦可將偏置間隔件OS的形成省略。
接著，如圖15所示的，在半導體基板SB上，用微影技術形成光阻圖案RP4作為遮罩層。光阻圖案RP4，覆蓋低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，並露出記憶體區域1A。
接著，如圖15所示的，在記憶體區域1A，將並未被閘極電極MG覆蓋的部分的絶緣膜MZ3、MZ2蝕刻除去。此時的蝕刻，可使用異向性的乾蝕刻。具體而言，首先，以相較於絶緣膜MZ3而言絶緣膜MZ2不易被蝕刻的條件，將並未被閘極電極MG覆蓋的部分的絶緣膜MZ3蝕刻除去，然後，以相較於絶緣膜MZ2而言絶緣膜MZ1不易被蝕刻的條件，將並未被閘極電極MG覆蓋的部分的絶緣膜M Z2蝕刻除去。絶緣膜MZ1，宜發揮作為蝕刻停止膜的功能，殘留為層狀。另外，被閘極電極MG覆蓋的部分的絶緣膜MZ(絶緣膜MZ3、MZ2、MZ1)，並未受到蝕刻而殘留下來。另外，低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，被光阻圖案RP4所覆蓋，故並未受到蝕刻。
接著，如圖16所示的，藉由離子注入法等，於記憶體區域1A的半導體基板SB(p型井PW1)形成n- 型半導體區域EX1。
亦即，對記憶體區域1A中的p型井PW1的閘極電極MG的兩側的區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n- 型半導體區域EX1。在實行用來形成該n- 型半導體區域EX1的離子注入步驟時，閘極電極MG以及偏置間隔件OS可發揮作為遮罩的功能，故n- 型半導體區域EX1，以相對於閘極電極MG的側壁上的偏置間隔件OS自我對準的方式形成。在實行該離子注入步驟時，低耐壓MIS FET形成區域1B以及高耐壓MISFET形成區域1C，被光阻圖案RP4所覆蓋，故n型雜質不會注入。之後，光阻圖案RP4被除去。
接著，如圖17所示的，在半導體基板SB上，用微影技術形成光阻圖案RP5作為遮罩層。光阻圖案RP5，覆蓋記憶體區域1A以及低耐壓MISFET形成區域1B， 並露出高耐壓MISFET形成區域1C。
接著，如圖17所示的，藉由離子注入法等，於高耐壓MISFET形成區域1C的半導體基板SB(p型井PW3)形成n- 型半導體區域EX3。
亦即，對高耐壓MISFET形成區域1C中的p型井PW3的閘極電極GE2的兩側的區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n- 型半導體區域EX3。在實行用來形成該n- 型半導體區域EX3的離子注入步驟時，閘極電極GE2以及偏置間隔件OS可發揮作為遮罩的功能，故n- 型半導體區域EX3，以相對於閘極電極GE2的側壁上的偏置間隔件OS自我對準的方式形成。之後，光阻圖案RP5被除去。
接著，如圖18所示的，在半導體基板SB上，用微影技術形成光阻圖案RP6作為遮罩層。光阻圖案RP6，覆蓋記憶體區域1A以及高耐壓MISFET形成區域1C， 並露出低耐壓MISFET形成區域1B。
接著，如圖18所示的，藉由離子注入法等，於低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)形成n- 型半導體區域EX2。
亦即，對低耐壓MISFET形成區域1B中的p型井PW2的閘極電極GE1的兩側的區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n- 型半導體區域EX2。在實行用來形成該n- 型半導體區域EX2的離子注入步驟時，閘極電極GE1以及偏置間隔件OS可發揮作為遮罩的功能，故n- 型半導體區域EX2，以相對於閘極電極GE1的側壁上的偏置間隔件OS自我對準的方式形成。之後，光阻圖案RP6被除去。
另外，亦可用同一離子注入步驟，形成記憶體區域1A的n- 型半導體區域EX1、 低耐壓MISFET形成區域1B的n- 型半導體區域EX2以及高耐壓MISFET形成區域1C的n- 型半導體區域EX3其中的任意組合。
接著，如圖19所示的，在閘極電極MG、GE1、GE2的側壁上，形成由絶緣膜所構成的側壁間隔件SW作為側壁絶緣膜。
側壁間隔件SW形成步驟，可依照例如以下的方式實行。亦即，在半導體基板SB的整個主面上，以覆蓋閘極電極MG、GE1、GE2的方式，用CVD法等形成側壁間隔件SW形成用的絶緣膜，然後，藉由異向性蝕刻技術回蝕該絶緣膜。藉此，如圖19所示的，在閘極電極MG、GE1、GE2的側壁上選擇性地殘留側壁間隔件SW形成用的絶緣膜，形成側壁間隔件SW。
低耐壓MISFET形成區域1B中的並未被閘極電極GE1以及側壁間隔件SW所覆蓋之部分的絶緣膜GF2，以及高耐壓MISFET形成區域1C中的並未被閘極電極GE2以及側壁間隔件SW所覆蓋之部分的絶緣膜GF1，可在形成側壁間隔件SW時的回蝕步驟被除去。另外，記憶體區域1A中的並未被閘極電極MG以及側壁間隔件SW所覆蓋之部分的絶緣膜MZ1，亦可在形成側壁間隔件SW時的回蝕步驟被除去。
接著，如圖20所示的，藉由離子注入法等，於記憶體區域1A的半導體基板SB(p型井PW1)形成n+ 型半導體區域SD1，於低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)形成n+ 型半導體區域SD2，於高耐壓MISFET形成區域1C的半導體基板SB(p型井PW3)形成n+ 型半導體區域SD3。
亦即，對記憶體區域1A中的p型井PW1的閘極電極MG以及側壁間隔件SW的兩側的區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n+ 型半導體區域SD1。在實行用來形成該n+ 型半導體區域SD1的離子注入步驟時，閘極電極MG與其側壁上的側壁間隔件SW可發揮作為遮罩的功能，故n+ 型半導體區域SD1，以自我對準於閘極電極MG的側壁上的側壁間隔件SW的側面的方式形成。因此， 在記憶體區域1A的半導體基板SB(p型井PW1)中，會在由閘極電極MG與其側壁上的側壁間隔件SW所構成之構造體的兩側(在閘極長度方向上的兩側)，形成n+ 型半導體區域SD1。n+ 型半導體區域SD1，比n- 型半導體區域EX1雜質濃度更高且接合深度更深。
另外，對低耐壓MISFET形成區域1B中的p型井PW2的閘極電極GE1以及側壁間隔件SW的兩側的區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n+ 型半導體區域SD2。在實行用來形成該n+ 型半導體區域SD2的離子注入步驟時， 閘極電極GE1與其側壁上的側壁間隔件SW可發揮作為遮罩的功能，故n+ 型半導體區域SD2，以自我對準於閘極電極GE1的側壁上的側壁間隔件SW的側面的方式形成。因此，在低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)中，會在由閘極電極GE1與其側壁上的側壁間隔件SW所構成之構造體的兩側(在閘極長度方向上的兩側)形成n+ 型半導體區域SD2。n+ 型半導體區域SD2，比n- 型半導體區域EX2雜質濃度更高且接合深度更深。
另外，對高耐壓MISFET形成區域1C中的p型井PW3的閘極電極GE2以及側壁間隔件SW的兩側的區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n+ 型半導體區域SD3。在實行用來形成該n+ 型半導體區域SD3的離子注入步驟時， 閘極電極GE2與其側壁上的側壁間隔件SW可發揮作為遮罩的功能，故n+ 型半導體區域SD3，以自我對準於閘極電極GE2的側壁上的側壁間隔件SW的側面的方式形成。因此，在高耐壓MISFET形成區域1C的半導體基板SB(p型井PW3)中，會在由閘極電極GE2與其側壁上的側壁間隔件SW所構成之構造體的兩側(在閘極長度方向上的兩側)形成n+ 型半導體區域SD3。n+ 型半導體區域SD3，比n- 型半導體區域EX3雜質濃度更高且接合深度更深。
記憶體區域1A的n+ 型半導體區域SD1、低耐壓MISFET形成區域1B的n+ 型半導體區域SD2以及高耐壓MISFET形成區域1C的n+ 型半導體區域SD3，可用同一離子注入步驟形成，亦可用不同離子注入步驟形成。
另外，作為另一態樣，亦可將n+ 型半導體區域SD1形成得比n- 型半導體區域EX1更淺。此時，n+ 型半導體區域SD1，以被n- 型半導體區域EX1所包圍的方式形成。另外，亦可將n+ 型半導體區域SD3形成得比n- 型半導體區域EX3更淺。此時，n+ 型半導體區域SD3，以被n- 型半導體區域EX3所包圍的方式形成。
接著，實行用來令到此為止所導入之雜質活性化的熱處理(亦即活性化退火)。
以該等方式，於記憶體區域1A形成記憶體元件MC，於低耐壓MISFET形成區域1B形成低耐壓的MISFET2，於高耐壓MISFET形成區域1C形成高耐壓的MIS FET3。閘極電極MG發揮作為記憶體元件MC的閘極電極的功能，閘極電極MG之下的絶緣膜MZ，發揮作為記憶體元件MC的閘極絶緣膜的功能。另外，閘極電極GE1發揮作為MISFET2的閘極電極的功能，閘極電極GE1之下的絶緣膜GF 2，發揮作為MISFET2的閘極絶緣膜的功能。另外，閘極電極GE2發揮作為MISFE T3的閘極電極的功能，閘極電極GE2之下的絶緣膜GF1，發揮作為MISFET3的閘極絶緣膜的功能。
另外，藉由n- 型半導體區域EX1以及雜質濃度比其更高的n+ 型半導體區域SD 1，於記憶體區域1A的半導體基板SB(p型井PW1)，形成發揮作為記憶體元件MC的源極或汲極用的半導體區域(源極、汲極區域)的功能的n型半導體區域。另外，藉由n- 型半導體區域EX2以及雜質濃度比其更高的n+ 型半導體區域SD2，於低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)，形成發揮作為MISFET2的源極或汲極用的半導體區域(源極、汲極區域)的功能的n型半導體區域。另外，藉由n- 型半導體區域EX3以及雜質濃度比其更高的n+ 型半導體區域SD3，於高耐壓MISFET形成區域1C的半導體基板SB(p型井PW3)，形成發揮作為MISFET3的源極或汲極用的半導體區域(源極、汲極區域)的功能的n型半導體區域。
接著，如圖21所示的，藉由自我對準矽化物(Salicide：Self Aligned Silicide)程序，形成金屬矽化物層SL。金屬矽化物層SL，可依照以下的方式形成。
首先，因應需要實行蝕刻，藉此，令n+ 型半導體區域SD1、SD2、SD3的頂面與閘極電極MG、GE1、GE2的頂面潔淨化(露出)。然後，在半導體基板SB的主面上，以覆蓋閘極電極MG、GE1、GE2以及側壁間隔件SW的方式，形成金屬矽化物層SL形成用的金屬膜。該金屬膜，係由例如鈷膜、鎳膜，或是鎳鉑合金膜等所構成。然後，對半導體基板SB實施熱處理，藉此，令n+ 型半導體區域SD1、SD2、SD3以及閘極電極MG、GE1、GE2的各自的上部與上述金屬膜發生反應。藉此，如圖21所示的，於n+ 型半導體區域SD1、SD2、SD3以及閘極電極MG、GE1、GE2的各自的上部，分別形成金屬矽化物層SL。之後，將未發生反應的金屬膜除去，於圖21，顯示出該階段的剖面圖。藉由形成金屬矽化物層SL，便可令閘極電極MG、GE1、GE2或n+ 型半導體區域SD1、SD2、SD3的接觸電阻或擴散電阻等趨向低電阻化。金屬矽化物層SL，若不需要，亦可省略其形成步驟。
接著，如圖22所示的，在半導體基板SB的整個主面上，以覆蓋閘極電極MG、GE1、GE2以及側壁間隔件SW的方式，形成絶緣膜IL1作為層間絶緣膜。作為絶緣膜IL1，可使用氧化矽膜的單體膜，或是，氮化矽膜與該氮化矽膜上的厚氧化矽膜的疊層膜等。在形成絶緣膜IL1之後，亦可因應需要，用CMP(Chemical Mecha nical Polishing，化學機械研磨)法研磨絶緣膜IL1的頂面，令其平坦化。
接著，以用微影法形成在絶緣膜IL1上的光阻圖案(圖中未顯示)作為蝕刻遮罩，對絶緣膜IL1進行乾蝕刻，藉此，於絶緣膜IL1形成接觸孔。然後，在該接觸孔內，形成由鎢(W)等所構成的導電性的栓塞PG。例如，在包含接觸孔內的絶緣膜IL1上依序形成障蔽導體膜與鎢膜，然後，將接觸孔的外部的不要的主導體膜以及障蔽導體膜藉由CMP法或回蝕法等除去，藉此便可形成栓塞PG。栓塞PG，與n+ 型半導體區域S1、SD2、SD3上的金屬矽化物層SL或是閘極電極MG、GE1、GE2上的金屬矽化物層SL等電連接。
接著，如圖23所示的，在埋入了栓塞PG的絶緣膜IL1上形成絶緣膜IL2，然後，於絶緣膜IL2的既定區域形成配線溝，之後，在配線溝內用單金屬鑲嵌技術埋入配線M1。配線M1，例如，係以銅為主成分的銅配線(埋入銅配線)。配線M1，透過栓塞PG，與n+ 型半導體區域SD1、SD2、SD3或是閘極電極MG、GE1、GE2等電連接。
之後，藉由雙金屬鑲嵌法等形成第2層以後的配線，惟在此省略圖式以及其説明。另外，配線M1以及比其更上層的配線，不限於金屬鑲嵌配線，亦可令配線用的導電體膜形成圖案而形成之，亦可為例如鎢配線或鋁配線等。
以上述的方式，製造出本實施態樣的半導體裝置。
＜關於半導體裝置的構造＞ 本實施態樣之半導體裝置，係具備非揮發性的記憶體元件MC的半導體裝置，該記憶體元件MC，係單閘極型的記憶體元件，形成於半導體基板SB的記憶體區域1A。
具體而言，如圖20等所示的，記憶體元件MC，具有：形成在記憶體區域1A的半導體基板SB上(p型井PW1上)的絶緣膜MZ，以及形成在絶緣膜MZ上的閘極電極(記憶體閘極電極)MG。亦即，在記憶體區域1A的半導體基板SB(p型井PW1)的表面上，隔著發揮作為具有電荷累積部之閘極絶緣膜的功能的絶緣膜MZ，形成了閘極電極MG。記憶體元件MC，更具有：形成在閘極電極MG的側壁上的側壁間隔件SW，以及形成在半導體基板SB的p型井PW1中的源極或汲極用的n型半導體區域(n- 型半導體區域EX1以及n+ 型半導體區域SD1)。
隔設在半導體基板SB(p型井PW1)與閘極電極MG之間的絶緣膜MZ，係發揮作為閘極絶緣膜之功能的膜層，且係內部具有電荷累積部的絶緣膜。該絶緣膜MZ，係由包含絶緣膜MZ1、形成在絶緣膜MZ1上的絶緣膜MZ2以及形成在絶緣膜MZ2上的絶緣膜MZ3在內的疊層膜(疊層絶緣膜)所構成。
在絶緣膜MZ之中，絶緣膜MZ2，係具有電荷累積功能的絶緣膜。亦即，在絶緣膜MZ之中，絶緣膜MZ2，係用來累積電荷的絶緣膜，發揮作為電荷累積層(電荷累積部)的功能。亦即，絶緣膜MZ2，係形成在絶緣膜MZ之中的捕集性絶緣膜。在此，捕集性絶緣膜，係指可累積電荷的絶緣膜。因此，絶緣膜MZ，可視為係在其內部具有電荷累積部(在此為絶緣膜MZ2)的絶緣膜。
在絶緣膜MZ之中，位於捕集性絶緣膜(亦即絶緣膜MZ2)的上下的絶緣膜MZ 3與絶緣膜MZ1，可發揮作為用來將電荷閉鎖於捕集性絶緣膜的電荷阻擋層的功能。藉由採用將捕集性絶緣膜(亦即絶緣膜MZ2)以發揮作為電荷阻擋層之功能的絶緣膜MZ1、MZ3夾住的構造，便可將電荷累積於絶緣膜MZ2。
在絶緣膜MZ中，絶緣膜MZ2之上的絶緣膜MZ3與絶緣膜MZ2之下的絶緣膜MZ1的各自的能帶間隙，必須比絶緣膜MZ3與絶緣膜MZ1之間的電荷累積層(在此為絶緣膜MZ2)的能帶間隙更大。亦即，絶緣膜MZ1與絶緣膜MZ3的各自的能帶間隙，比捕集性絶緣膜(亦即絶緣膜MZ2)的能帶間隙更大。藉此，夾著作為電荷累積層的絶緣膜MZ2的絶緣膜MZ3與絶緣膜MZ1，便可各自發揮作為電荷阻擋層的功能。氧化矽膜，具有比氮化矽膜的能帶間隙更大的能帶間隙，故可採用氮化矽膜作為絶緣膜MZ2，並分別採用氧化矽膜作為絶緣膜MZ1以及絶緣膜MZ3，惟亦可採用氮氧化矽膜作為絶緣膜MZ1。
記憶體元件MC，係具備內部具有電荷累積部之閘極絶緣膜(在此為絶緣膜MZ)的電場效應電晶體。記憶體元件MC，藉由將電荷累積或保持於絶緣膜MZ中的絶緣膜MZ2，便可記憶資訊。
例如，在記憶體元件MC的寫入動作時，藉由將電子注入到絶緣膜MZ中的絶緣膜MZ2，以令記憶體元件MC成為寫入狀態。在此，藉由從半導體基板(p型井PW1)將電子注入到絶緣膜MZ中的絶緣膜MZ2，便可令記憶體元件MC成為寫入狀態。另外，在記憶體元件MC的消去動作時，藉由將電洞(正電洞)注入到絶緣膜MZ中的絶緣膜MZ2，以令記憶體元件MC成為消去狀態。在此，藉由從閘極電極MG將電洞注入到絶緣膜MZ中的絶緣膜MZ2，便可令記憶體元件MC成為消去狀態。在消去動作時，從閘極電極MG到絶緣膜MZ中的絶緣膜MZ2的電荷(在此為電洞)的注入，可藉由FN(Fowler Nordheim，富爾諾罕)穿隧實行。在記憶體元件MC的讀取動作時，可藉由記憶體元件MC的閾值電壓在寫入狀態與消去狀態不同此點，判斷記憶體元件MC係在寫入狀態或消去狀態其中哪一個狀態。
本實施態樣之半導體裝置，亦具備形成於半導體基板SB的低耐壓MISFET形成區域1B的低耐壓的MISFET2，以及形成於半導體基板SB的高耐壓MISFET形成區域1C的高耐壓的MISFET3。
具體而言，如圖20等所示的，低耐壓的MISFET2，具有：形成在低耐壓MISFE T形成區域1B的半導體基板SB上(p型井PW2上)的絶緣膜GF2，以及形成在絶緣膜GF2上的閘極電極GE1。亦即，在低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)的表面上，隔著發揮作為閘極絶緣膜之功能的絶緣膜GF2，形成了閘極電極GE1。低耐壓的MISFET2，更具有：形成在閘極電極GE1的側壁上的側壁間隔件SW，以及形成在半導體基板SB的p型井PW2中的源極或汲極用的n型半導體區域(n- 型半導體區域EX2以及n+ 型半導體區域SD2)。
另外，如圖20等所示的，高耐壓的MISFET3，具有：形成在高耐壓MISFET形成區域1C的半導體基板SB上(p型井PW3上)的絶緣膜GF1，以及形成在絶緣膜GF1上的閘極電極GE2。亦即，在高耐壓MISFET形成區域1C的半導體基板SB(p型井PW3)的表面上，隔著發揮作為閘極絶緣膜之功能的絶緣膜GF1，形成了閘極電極GE2。高耐壓的MISFET3，更具有：形成在閘極電極GE2的側壁上的側壁間隔件SW，以及形成在半導體基板SB的p型井PW3中的源極或汲極用的n型半導體區域(n- 型半導體區域EX3以及n+ 型半導體區域SD3)。
在高耐壓MISFET形成區域1C中，隔設在閘極電極GE2與半導體基板SB(p型井PW3)之間的絶緣膜GF1的厚度，比在低耐壓MISFET形成區域1B中，隔設在閘極電極GE1與半導體基板SB(p型井PW2)之間的絶緣膜GF2的厚度更厚。因此，MISFET3的耐壓，比MISFET2的耐壓更高。
＜關於檢討例＞ 茲針對本發明人所檢討的檢討例進行説明。
圖24~圖28，係本發明人所檢討之第1檢討例的半導體裝置的製造步驟中的主要部位剖面圖。參照圖24~圖28，針對第1檢討例的製造步驟進行説明。
在製得上述圖2的構造之後，第1檢討例的態樣，如圖24所示的，在記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的半導體基板SB上，形成絶緣膜MZ。該絶緣膜MZ，係由絶緣膜MZ1(氧化矽膜)、形成在絶緣膜MZ1上的絶緣膜MZ2(氮化矽膜)，以及形成在絶緣膜MZ2上的絶緣膜MZ3 (氧化矽膜)的疊層膜所構成。
然後，如圖25所示的，將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ蝕刻除去，留下記憶體區域1A的絶緣膜MZ。此時，可使用覆蓋記憶體區域1A並露出低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的光阻圖案(圖中未顯示)作為蝕刻遮罩。
然後，如圖26所示的，於低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的半導體基板SB(p型井PW2、PW3)的表面形成絶緣膜GF1(氧化矽膜)。
在實行絶緣膜GF1形成步驟(形成絶緣膜GF1的熱氧化處理)之後，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，在半導體基板SB(p型井PW2、PW3)的表面(矽表面)上形成了絶緣膜GF1，另外，在記憶體區域1A，取代形成絶緣膜GF1，絶緣膜MZ3的厚度增加。
然後，如圖27所示的，將低耐壓MISFET形成區域1B的絶緣膜GF1蝕刻除去， 留下記憶體區域1A的絶緣膜MZ與高耐壓MISFET形成區域1C的絶緣膜GF1。此時，可使用覆蓋記憶體區域1A以及高耐壓MISFET形成區域1C並露出低耐壓MIS FET形成區域1B的光阻圖案(圖中未顯示)作為蝕刻遮罩。
然後，如圖28所示的，於低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)的表面形成絶緣膜GF2(氧化矽膜)。
在實行絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)之後，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)的表面(矽表面)上形成了絶緣膜GF2，在記憶體區域1A，取代形成絶緣膜GF2，絶緣膜MZ3的厚度增加，在高耐壓MISFET形成區域1C，取代形成絶緣膜GF2，絶緣膜GF1的厚度增加。
以該等方式，製得圖28的構造。在圖28中，在記憶體區域1A，在半導體基板SB(p型井PW1)上形成了由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ。然後，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)上形成了絶緣膜GF2，在高耐壓MISFET形成區域1C，在半導體基板SB (p型井PW3)上形成了絶緣膜GF1。與上述圖11的態樣相同，在圖28的態樣中，形成於高耐壓MISFET形成區域1C的絶緣膜GF1的厚度，亦比形成於低耐壓MISF ET形成區域1B的絶緣膜GF2的厚度更厚。
之後，第1檢討例的態樣，亦實行上述圖12~圖23的步驟，在此其圖式以及説明省略。
圖29~圖34，係本發明人所檢討之第2檢討例的半導體裝置的製造步驟中的主要部位剖面圖。參照圖29~圖34，針對第2檢討例的製造步驟進行説明。
在製得上述圖2的構造之後，第2檢討例的態樣，如圖29所示的，在記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的半導體基板SB上，形成絶緣膜GF1(氧化矽膜)。
然後，如圖30所示的，將低耐壓MISFET形成區域1B的絶緣膜GF1蝕刻除去，留下記憶體區域1A以及高耐壓MISFET形成區域1C的絶緣膜GF1。此時，可使用覆蓋記憶體區域1A以及高耐壓MISFET形成區域1C並露出低耐壓MISFET形成區域1B的光阻圖案(圖中未顯示)作為蝕刻遮罩。
然後，如圖31所示的，於低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)的表面形成絶緣膜GF2(氧化矽膜)。
在實行絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)之後，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)的表面(矽表面)上形成了絶緣膜GF2，另外，在記憶體區域1A以及高耐壓MISFET形成區域1C，取代形成絶緣膜GF2，絶緣膜GF1的厚度增加。
然後，如圖32所示的，將記憶體區域1A的絶緣膜GF1蝕刻除去，留下低耐壓MISFET形成區域1B的絶緣膜GF2以及高耐壓MISFET形成區域1C的絶緣膜GF1。此時，可使用覆蓋低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C並露出記憶體區域1A的光阻圖案(圖中未顯示)，作為蝕刻遮罩。
然後，如圖33所示的，在半導體基板SB的主面上形成絶緣膜MZ。此時，在記憶體區域1A，在半導體基板SB(p型井PW1)的表面(矽表面)上形成絶緣膜MZ，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)上的絶緣膜GF2上形成絶緣膜MZ，在高耐壓MISFET形成區域1C，在半導體基板SB(p型井PW3)上的絶緣膜GF1上形成絶緣膜MZ。記憶體區域1A的絶緣膜MZ，係由絶緣膜MZ1(氧化矽膜)、絶緣膜MZ1上的絶緣膜MZ2(氮化矽膜)以及絶緣膜MZ2上的絶緣膜MZ 3(氧化矽膜)的疊層膜所構成，惟低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ，係由絶緣膜MZ2(氮化矽膜)與絶緣膜MZ2上的絶緣膜MZ3(氧化矽膜)的疊層膜所構成。
然後，如圖34所示的，將低耐壓MISFET形成區域1B的絶緣膜MZ與高耐壓MISFET形成區域1C的絶緣膜MZ蝕刻除去，留下記憶體區域1A的絶緣膜MZ。此時，可使用覆蓋記憶體區域1A並露出低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的光阻圖案(圖中未顯示)，作為蝕刻遮罩。
以該等方式，製得圖34的構造。在圖34中，在記憶體區域1A，在半導體基板SB(p型井PW1)上形成了由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ。然後，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)上形成了絶緣膜GF2，在高耐壓MISFET形成區域1C，在半導體基板SB (p型井PW3)上形成了絶緣膜GF1。與上述圖11的態樣相同，在圖34的態樣中，形成於高耐壓MISFET形成區域1C的絶緣膜GF1的厚度，亦比形成於低耐壓MISF ET形成區域1B的絶緣膜GF2的厚度更厚。
之後，第2檢討例的態樣，亦實行上述圖12~圖23的步驟，惟在此其圖式以及説明省略。
＜關於檢討的歷程＞ 本發明人，針對將非揮發性的記憶體元件MC與閘極絶緣膜的厚度彼此相異的MISFET2以及MISFET3，形成在同一半導體基板SB上的技術進行檢討。此時，雖亦考慮各別準備用來形成非揮發性的記憶體元件MC的閘極電極(MG)的矽膜以及用來形成MISFET2、3的閘極電極(GE1、GE2)的矽膜，惟此會令半導體裝置的製造步驟趨向複雜化，進而導致半導體裝置的製造成本的增加。
於是，本發明人，針對「在將非揮發性的記憶體元件MC以及閘極絶緣膜的厚度彼此相異的MISFET2、3，形成在同一半導體基板SB上的情況下，可用共通的膜層(對應上述矽膜PS)形成非揮發性的記憶體元件MC的閘極電極(MG)、MIS FET2的閘極電極(GE1)以及MISFET3的閘極電極(GE2)的技術」進行檢討。為此，必須先製得分別於記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFE T形成區域1C形成了閘極絶緣膜用的絶緣膜的構造，然後形成閘極電極MG、GE1、GE2形成用的膜層(對應上述矽膜PS)。
亦即，如上述圖11、圖28以及圖34所示的，必須製得「於記憶體區域1A形成了記憶體元件MC的閘極絶緣膜用的絶緣膜MZ，於低耐壓MISFET形成區域1B形成了MISFET2用的閘極絶緣膜用的絶緣膜GF2，於高耐壓MISFET形成區域1C形成了MISFET3用的閘極絶緣膜用的絶緣膜GF1」的構造。在製得該構造之後，藉由形成閘極電極MG、GE1、GE2形成用的膜層(對應上述矽膜PS)並令其形成圖案，便可形成記憶體元件MC的閘極電極MG、MISFET2的閘極電極GE1以及MISFET3的閘極電極GE2。
然而，根據本發明人的檢討，了解到為了製得「於記憶體區域1A形成了絶緣膜MZ，於低耐壓MISFET形成區域1B形成了絶緣膜GF2，於高耐壓MISFET形成區域1C形成了絶緣膜GF1」的構造，雖可思及各種步驟，惟仍會有因為各絶緣膜MZ、GF1、GF2的形成順序而發生各種不良情況之虞。
例如，上述圖24~圖28的第1檢討例的態樣，係在絶緣膜MZ形成步驟之後實行絶緣膜GF1形成步驟，並在其之後實行絶緣膜GF2形成步驟。因此，第1檢討例的態樣，將絶緣膜MZ形成步驟(圖24)、絶緣膜MZ除去步驟(圖25)、絶緣膜GF1形成步驟(圖26)、絶緣膜GF1除去步驟(圖27)，以及絶緣膜GF2形成步驟(圖28)，依照該順序實行之。依照該等步驟順序形成絶緣膜MZ、GF1、GF2的第1檢討例的態樣，會有發生下述不良情況之虞。
亦即，就絶緣膜GF1形成步驟與絶緣膜GF2形成步驟而言，絶緣膜GF1形成步驟，所形成之絶緣膜(氧化矽膜)的厚度較厚，故係氧化作用較強的步驟。因此，若像第1檢討例那樣在形成絶緣膜MZ之後實行絶緣膜GF1形成步驟，則記憶體區域1A的絶緣膜MZ會受到絶緣膜GF1形成步驟的影響，此對形成於記憶體區域1A的記憶體元件MC的特性會有不良的影響。例如，記憶體區域1A的絶緣膜MZ之中的絶緣膜MZ3，會在絶緣膜GF1形成步驟被氧化而厚度變厚，當絶緣膜MZ3的厚度變得太厚時，會有令形成於記憶體區域1A的記憶體元件MC的特性降低之虞。例如，當絶緣膜MZ3的厚度變厚時，在記憶體元件MC中，令電荷從閘極電極MG注入到絶緣膜MZ的絶緣膜MZ2中會變困難。另外，在絶緣膜GF1形成步驟令記憶體區域1A的絶緣膜MZ3的厚度變厚的態樣中，其厚度的增加量不易控制。 因此，像第1檢討例那樣在形成絶緣膜MZ之後實行絶緣膜GF1形成步驟，會導致絶緣膜MZ的厚度(尤其是絶緣膜MZ3的厚度)的差異，進而會導致記憶體元件MC的特性的差異。此會造成半導體裝置的可靠度的降低。
另外，上述圖29~圖34的第2檢討例的態樣，係在絶緣膜GF1形成步驟之後實行絶緣膜GF2形成步驟，並在其之後實行絶緣膜MZ形成步驟。因此，第2檢討例的態樣，將絶緣膜GF1形成步驟(圖29)、絶緣膜GF1除去步驟(圖30)、絶緣膜GF2形成步驟(圖31)、絶緣膜GF2除去步驟(圖32)、絶緣膜MZ形成步驟(圖33)，以及絶緣膜MZ除去步驟(圖34)，依照該順序實行之。依照該等步驟順序形成絶緣膜MZ、GF1、GF2的第2檢討例的態樣，會有發生下述不良情況之虞。
亦即，若像第2檢討例那樣在絶緣膜MZ、GF1、GF2之中係最後形成絶緣膜MZ，則必須在絶緣膜MZ形成步驟(圖33)之後，如圖34所示的將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ除去。然而，此時，在低耐壓MISFET形成區域1B中，若將絶緣膜GF2上的絶緣膜MZ以蝕刻除去，則會有絶緣膜GF2也會或多或少受到蝕刻之虞。亦即，在低耐壓MISFET形成區域1B中，若將絶緣膜GF2上的絶緣膜MZ以蝕刻除去，則絶緣膜GF2會暴露在用來將絶緣膜MZ除去的蝕刻液中，故難以完全防止絶緣膜GF2受到蝕刻，會有絶緣膜GF2也會或多或少受到蝕刻之虞。而且，低耐壓MISFET形成區域1B的絶緣膜GF2的厚度很薄，故絶緣膜GF2因為將低耐壓MISFET形成區域1B的絶緣膜MZ除去時的蝕刻步驟所受到的影響很大。另外，當絶緣膜GF2因為將低耐壓MISFET形成區域1B的絶緣膜MZ除去時的蝕刻步驟而受到蝕刻時，其蝕刻量不易控制。因此，像第2檢討例那樣在形成絶緣膜GF2之後實行絶緣膜MZ形成步驟，會導致圖34的階段的絶緣膜GF2的厚度的差異(亦即MISFET2的閘極絶緣膜的厚度的差異)，進而會導致MISFET2的特性的差異。此會造成半導體裝置的可靠度的降低。
＜關於主要的特徴與功效＞ 本實施態樣的主要特徴的其中之一，係將非揮發性的記憶體元件MC與閘極絶緣膜的厚度彼此相異的MISFET2以及MISFET3，形成在同一半導體基板SB上， 並用共通的膜層(對應上述矽膜PS)形成記憶體元件MC的閘極電極MG、MISFET 2的閘極電極GE1以及MISFET3的閘極電極GE2。因此，係先製得「於記憶體區域1A形成了記憶體元件MC的閘極絶緣膜用的絶緣膜MZ，於低耐壓MISFET形成區域1B形成了MISFET2的閘極絶緣膜用的絶緣膜GF2，於高耐壓MISFET形成區域1C形成了MISFET3的閘極絶緣膜用的絶緣膜GF1」的構造(圖11)，然後形成閘極電極MG、GE1、GE2形成用的膜層(矽膜PS)。
本實施態樣的主要特徴的其中另一個，係在形成了絶緣膜MZ、GF1、GF2之中的絶緣膜GF1之後，形成絶緣膜MZ，並在其之後，形成絶緣膜GF2。亦即，在絶緣膜GF1形成步驟之後實行絶緣膜MZ形成步驟，並在其之後實行絶緣膜GF 2形成步驟。因此，本實施態樣的態樣，會將絶緣膜GF1形成步驟(圖3)、絶緣膜GF1除去步驟(圖5)、絶緣膜MZ形成步驟(圖6)、絶緣膜MZ除去步驟(圖8)、絶緣膜GF1除去步驟(圖10)，以及絶緣膜GF2形成步驟(圖11)，依照該順序實行之。藉此，便可改善關於上述第1檢討例以及第2檢討例所説明的問題。
亦即，就絶緣膜GF1形成步驟與絶緣膜GF2形成步驟而言，絶緣膜GF1形成步驟，所形成之絶緣膜(氧化矽膜)的厚度較厚，故係氧化作用較強的步驟。因此，若像上述第1檢討例那樣，在絶緣膜MZ形成步驟之後實行絶緣膜GF1形成步驟，則記憶體區域1A的絶緣膜MZ會受到絶緣膜GF1形成步驟的影響，記憶體元件MC的特性會有受到不良影響之虞，另外，記憶體元件MC的特性會有形成差異之虞。
相對於此，本實施態樣，係在絶緣膜MZ形成步驟之前實行絶緣膜GF1形成步驟，故記憶體區域1A的絶緣膜MZ不會受到絶緣膜GF1形成步驟的影響。因此， 可防止因為記憶體區域1A的絶緣膜MZ受到絶緣膜GF1形成步驟的影響所導致的不良情況。
另外，本實施態樣，係在絶緣膜MZ形成步驟之後實行絶緣膜GF2形成步驟，故記憶體區域1A的絶緣膜MZ可能會受到絶緣膜GF2形成步驟的影響。然而，就絶緣膜GF1形成步驟與絶緣膜GF2形成步驟而言，絶緣膜GF2形成步驟，所形成之絶緣膜(氧化矽膜)的厚度較薄，故係氧化作用較弱的步驟。因此，本實施態樣，雖係在絶緣膜MZ形成步驟之後實行絶緣膜GF2形成步驟，惟由於所形成之絶緣膜GF2的厚度較薄，故記憶體區域1A的絶緣膜MZ受到絶緣膜GF2形成步驟的影響，即使發生也不會太大，有其限度，故不易發生不良情況。
另外，像上述第2檢討例那樣在絶緣膜MZ、GF1、GF2之中係最後形成絶緣膜MZ的態樣，必須在絶緣膜MZ形成步驟(圖33)之後，如圖34所示的將低耐壓M ISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ以蝕刻除去，故會有此時的蝕刻步驟也會蝕刻到低耐壓MISFET形成區域1B的絶緣膜GF2之虞。 此會導致圖34的階段的絶緣膜GF2的厚度的差異，亦即MISFET2的閘極絶緣膜的厚度的差異，進而會導致MISFET2的特性的差異。
相對於此，本實施態樣，係在絶緣膜MZ形成步驟之後實行絶緣膜GF2形成步驟。亦即，本實施態樣，在絶緣膜MZ、GF1、GF2之中，係最後形成絶緣膜GF2。因此，必須在絶緣膜MZ形成步驟(圖6)之後，如圖8所示的將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ除去，惟在此階段，絶緣膜GF2尚未形成。因此，絶緣膜GF2，不會受到將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ除去時的蝕刻步驟的影響。因此，可將低耐壓MISFET形成區域1B的絶緣膜GF2的厚度，確實地控制在吾人所期望的厚度，故可將MISFET2的閘極絶緣膜(絶緣膜GF2)的厚度，確實地控制在吾人所期望的厚度，並可抑制或防止MISFET2的特性產生差異。
另外，本實施態樣，係在絶緣膜GF1形成步驟之後實行絶緣膜MZ形成步驟。因此，必須在絶緣膜MZ形成步驟(圖6)之後，如圖8所示的將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ以蝕刻除去，故會有此時的蝕刻步驟也會或多或少蝕刻到低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜GF1之虞。然而，低耐壓MISFET形成區域1B的絶緣膜GF1，之後會被除去，故即使其在將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ以蝕刻除去時或多或少受到蝕刻，也不會發生不良情況。另外，高耐壓MISFET形成區域1C的絶緣膜GF1，係在之後成為MISFET3的閘極絶緣膜的膜層，其厚度較厚，故即使其在將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ以蝕刻除去時或多或少受到蝕刻，也不易發生不良情況。亦即，絶緣膜GF1其形成時的膜厚較厚，故絶緣膜GF1因為將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ除去時的蝕刻步驟所受到的影響，即使發生也不會太大，有其限度，故不易發生不良情況。亦即，較厚的絶緣膜GF1與較薄的絶緣膜GF2，在受到絶緣膜MZ除去時的蝕刻步驟的影響的情況下，其影響相對較大者，係厚度較薄的絶緣膜GF2，故本實施態樣，在絶緣膜GF2形成步驟之前，實行絶緣膜MZ形成步驟，藉此，令厚度較薄的絶緣膜GF2，不會受到絶緣膜MZ除去時的蝕刻步驟的影響。
像這樣，本實施態樣，係在絶緣膜GF1與絶緣膜GF2之中，將厚度較厚的絶緣膜GF1，在絶緣膜MZ形成步驟之前形成，將厚度較薄的絶緣膜GF2，在絶緣膜MZ形成步驟之後形成。藉此，便可防止絶緣膜GF1形成步驟對絶緣膜MZ造成影響，故可將記憶體元件MC的閘極絶緣膜確實地控制成吾人所期望的構造。因此，可確實地獲得吾人所期望之記憶體元件MC的特性，另外，可確實地防止記憶體元件MC的特性產生差異。另外，由於可防止絶緣膜MZ除去步驟對較薄的絶緣膜GF2造成影響，故可確實地獲得吾人所期望之使用該較薄的絶緣膜GF2作為閘極絶緣膜的MISFET2的特性，另外，可確實地防止MISFET2的特性產生差異。因此，可令具備非揮發性的記憶體元件MC與閘極絶緣膜的厚度彼此相異的MISFET2以及MISFET3的半導體裝置的性能提高，另外，可令可靠度提高。
另外，上述第2檢討例的態樣，係在將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ以蝕刻除去之後，形成矽膜PS，惟若絶緣膜MZ除去時的蝕刻步驟於低耐壓MISFET形成區域1B的絶緣膜GF2形成針孔，則會有在MISFET2的閘極電極GE1與通道區域之間招致洩漏電流之虞。
相對於此，本實施態樣的態樣，係在絶緣膜GF2形成步驟之後，形成矽膜PS。因此，即使絶緣膜MZ除去時的蝕刻步驟於絶緣膜GF1形成針孔，仍可在絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)，消除絶緣膜GF1的針孔。因此，可確實地防止於MISFET2、3的閘極絶緣膜形成針孔，故可抑制或防止在MISFET 2、3中，在閘極電極與通道區域之間產生洩漏電流。因此，可令半導體裝置的可靠度更進一步提高。
(實施態樣2) 茲參照圖35~圖58説明本實施態樣2之半導體裝置的製造方法。圖35~圖58，係本實施態樣2之半導體裝置的製造步驟中的主要部位剖面圖。於圖35~圖58，顯示出記憶體區域1A、低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的主要部位剖面圖。
在此，記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，與上述實施態樣1相同，惟中耐壓MISFET形成區域1D，係預定形成周邊電路用的中耐壓的MISFET4的區域。另外，高耐壓的MISFET3的動作電壓，比中耐壓的MISFET4的動作電壓更高，中耐壓的MISFET4的動作電壓，比低耐壓的MISFET2的動作電壓更高。如後所述的，高耐壓的MISFET3的閘極絶緣膜的厚度，比中耐壓的MISFET4的閘極絶緣膜的厚度更厚，中耐壓的MISFET4的閘極絶緣膜的厚度，比低耐壓的MISFET2的閘極絶緣膜的厚度更厚。
記憶體區域1A、低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D，存在於同一半導體基板SB。亦即，記憶體區域1A、低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D，對應同一半導體基板SB的主面的彼此相異的平面區域。
欲製造半導體裝置，先準備半導體基板(半導體晶圓)SB，然後如圖35以及圖36所示的，於半導體基板SB的主面形成劃定活性區域的元件分離區域ST。然後，用離子注入法，於半導體基板SB的記憶體區域1A形成p型井PW1，於低耐壓MISF ET形成區域1B形成p型井PW2，於高耐壓MISFET形成區域1C形成p型井PW3，於中耐壓MISFET形成區域1D形成p型井PW4。藉此，製得相當於上述圖2的圖35以及圖36的構造。
接著，將半導體基板SB的表面洗淨，令其潔淨化，然後於半導體基板SB的表面(亦包含p型井PW1、PW2、PW3、PW4的表面)形成絶緣膜GF1。藉此，製得相當於上述圖3的圖37以及圖38的構造。絶緣膜GF1，形成於記憶體區域1A的半導體基板SB(p型井PW1)上、低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)上、高耐壓MISFET形成區域1C的半導體基板SB(p型井PW3)上，以及中耐壓MISFET形成區域1D的半導體基板SB(p型井PW4)上。與上述實施態樣1相同，絶緣膜GF1，係形成於高耐壓MISFET形成區域1C的MISFET3的閘極絶緣膜用的絶緣膜。關於絶緣膜GF1的形成方法或材料，與上述實施態樣1相同。作為絶緣膜GF1的氧化矽膜的膜厚(形成膜厚)，可為例如9~13nm左右。
接著，形成覆蓋記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISF ET形成區域1C，並露出中耐壓MISFET形成區域1D的光阻圖案(圖中未顯示)，然後使用該光阻圖案作為蝕刻遮罩，蝕刻絶緣膜GF1。藉由該蝕刻，將中耐壓MISFE T形成區域1D的絶緣膜GF1除去，並留下記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜GF1。在中耐壓MISFET形成區域1D，絶緣膜GF1被除去，因此，半導體基板SB(p型井PW4)的表面(矽表面)露出。此時的蝕刻，可使用濕蝕刻，較為適當，作為蝕刻液，可使用例如氟酸，較為適當。之後，光阻圖案被除去，圖39以及圖40顯示出該階段。
接著，如圖41以及圖42所示的，於中耐壓MISFET形成區域1D的半導體基板SB(p型井PW4)的表面形成絶緣膜GF3。
絶緣膜GF3，係形成於中耐壓MISFET形成區域1D的MISFET4的閘極絶緣膜用的絶緣膜。絶緣膜GF3，宜由氧化矽膜所構成，可藉由熱氧化處理(熱氧化法)形成。絶緣膜GF3的形成膜厚，比上述圖37以及圖38的步驟中的絶緣膜GF1的形成膜厚更薄，可為例如7~8nm左右。在實行絶緣膜GF3形成步驟(形成絶緣膜GF3的熱氧化處理)之後，在中耐壓MISFET形成區域1D的半導體基板SB(p型井PW4)的表面(矽表面)上，形成了絶緣膜GF3。另外，在實行絶緣膜GF3形成步驟(形成絶緣膜GF3的熱氧化處理)之後，在記憶體區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，取代形成絶緣膜GF3，絶緣膜GF1的厚度增加。
接著，形成覆蓋低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D，並露出記憶體區域1A的光阻圖案(圖中未顯示)，然後使用該光阻圖案作為蝕刻遮罩，蝕刻絶緣膜GF1。藉由該蝕刻，將記憶體區域1A的絶緣膜GF1除去，並留下低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜GF1，還有中耐壓MISFET形成區域1D的絶緣膜GF3。在記憶體區域1A，絶緣膜GF1被除去，因此，半導體基板SB(p型井PW1)的表面(矽表面)露出。此時的蝕刻，可使用濕蝕刻，較為適當，作為蝕刻液，可使用例如氟酸，較為適當。之後，光阻圖案被除去，圖43以及圖44顯示出該階段。
接著，如圖45以及圖46所示的，在半導體基板SB的主面上，形成絶緣膜(疊層絶緣膜)MZ。此時，在記憶體區域1A，在半導體基板SB(p型井PW1)的表面(矽表面)上，形成了絶緣膜MZ。另外，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)上的絶緣膜GF1上，形成了絶緣膜MZ，在高耐壓MISFET形成區域1C，在半導體基板SB(p型井PW3)上的絶緣膜GF1上，形成了絶緣膜MZ，在中耐壓MISFET形成區域1D，在半導體基板SB(p型井PW4)上的絶緣膜GF3上，形成了絶緣膜MZ。關於絶緣膜MZ的構造或形成方法，與上述實施態樣1相同。因此，記憶體區域1A的絶緣膜MZ，係由絶緣膜MZ1、絶緣膜MZ1上的絶緣膜MZ2以及絶緣膜MZ2上的絶緣膜MZ3的疊層膜所構成。另外，中耐壓MISFET形成區域1D的絶緣膜MZ，與低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ同樣，係由絶緣膜MZ2以及絶緣膜MZ2上的絶緣膜MZ3的疊層膜所構成。與上述實施態樣1相同，絶緣膜MZ1、MZ3的各自的能帶間隙，比絶緣膜MZ2的能帶間隙更大。
接著，如圖47以及圖48所示的，實行將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的絶緣膜MZ藉由蝕刻除去，並留下記憶體區域1A的絶緣膜MZ的步驟。該步驟，可用與上述實施態樣1(上述圖7以及圖8的步驟)相同的方式實行。
具體而言，可依照以下的方式實行。
首先，形成覆蓋記憶體區域1A並露出低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的光阻圖案(圖中未顯示)。然後，使用該光阻圖案作為蝕刻遮罩，蝕刻絶緣膜MZ3，藉此，將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的絶緣膜MZ3除去。此時的蝕刻，宜使用濕蝕刻，作為蝕刻液，可使用與上述實施態樣1相同者(例如氟酸)。然後，使用上述光阻圖案作為蝕刻遮罩，蝕刻絶緣膜MZ2， 藉此，將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MIS FET形成區域1D的絶緣膜MZ2除去。此時的蝕刻，宜使用濕蝕刻，作為蝕刻液，可使用與上述實施態樣1相同者(例如熱磷酸)。之後，上述光阻圖案被除去。
作為另一態樣，亦可在用上述光阻圖案將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的絶緣膜MZ3除去之後， 將上述光阻圖案除去，然後，將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的絶緣膜MZ2除去。此時，係將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的絶緣膜MZ2以濕蝕刻除去，惟在此係使用相較於絶緣膜MZ2而言絶緣膜GF1、MZ3不易被蝕刻的蝕刻液(例如熱磷酸)，故可抑制或防止在記憶體區域1A絶緣膜MZ3受到蝕刻。
以該等方式，製得如圖47所示的，「在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，絶緣膜MZ被除去，故絶緣膜GF1露出，在中耐壓MISFET形成區域1D，絶緣膜MZ被除去，故絶緣膜GF3露出，在記憶體區域1A，殘留由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ」的構造。
接著，形成覆蓋記憶體區域1A、高耐壓MISFET形成區域1C以及中耐壓MISF ET形成區域1D並露出低耐壓MISFET形成區域1B的光阻圖案(圖中未顯示)，然後使用該光阻圖案作為蝕刻遮罩，將低耐壓MISFET形成區域1B的絶緣膜GF1蝕刻除去。藉由該蝕刻，將低耐壓MISFET形成區域1B的絶緣膜GF1除去，並留下記憶體區域1A的絶緣膜MZ、高耐壓MISFET形成區域1C的絶緣膜GF1以及中耐壓MISFET形成區域1D的絶緣膜GF3。在低耐壓MISFET形成區域1B，絶緣膜GF1被除去，因此，半導體基板SB(p型井PW1)的表面(矽表面)露出。此時的蝕刻，可使用濕蝕刻，較為適當，作為蝕刻液，可使用例如氟酸，較為適當。之後，光阻圖案被除去，圖49以及圖50顯示出該階段。
接著，如圖51以及圖52所示的，於低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)的表面形成絶緣膜GF2。
與上述實施態樣1同樣，絶緣膜GF2，係形成於低耐壓MISFET形成區域1B的MISFET2的閘極絶緣膜用的絶緣膜。關於絶緣膜GF2的形成方法或材料，與上述實施態樣1相同。絶緣膜GF2的形成膜厚，比上述圖41以及圖42的步驟中的絶緣膜GF3的形成膜厚更薄，可為例如1~4nm左右。在實行絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)之後，在低耐壓MISFET形成區域1B的半導體基板SB(p型井PW2)的表面(矽表面)上，形成了絶緣膜GF2。另外，在實行絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)之後，在記憶體區域1A，取代形成絶緣膜GF2，絶緣膜MZ3的厚度增加，在高耐壓MISFET形成區域1C，取代形成絶緣膜GF2，絶緣膜GF1的厚度增加，在中耐壓MISFET形成區域1D，取代形成絶緣膜GF2，絶緣膜GF3的厚度增加。
以該等方式，製得圖51以及圖52的構造。在圖51以及圖52的構造中，在記憶體區域1A，在半導體基板SB(p型井PW1)上形成了由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ。然後，在低耐壓MISFET形成區域1B，在半導體基板SB(p型井PW2)上形成了絶緣膜GF2，在高耐壓MISFET形成區域1C，在半導體基板SB(p型井PW3)上形成了絶緣膜GF1，在中耐壓MISFET形成區域1D，在半導體基板SB(p型井PW4)上形成了絶緣膜GF3。在該階段，高耐壓MISFET形成區域1C的絶緣膜GF1的厚度，比中耐壓MISFET形成區域1D的絶緣膜GF3的厚度更厚，另外，中耐壓MISFET形成區域1D的絶緣膜GF3的厚度，比低耐壓MISFET形成區域1B的絶緣膜GF2的厚度更厚。
接著，如圖53以及圖54所示的，在半導體基板SB的主面(整個主面)上，形成矽膜PS作為閘極電極MG、GE1、GE2、GE3形成用的膜層(導電膜)。關於矽膜PS的形成方法或材料，與上述實施態樣1相同。在記憶體區域1A，矽膜PS形成在絶緣膜MZ上，在低耐壓MISFET形成區域1B，矽膜PS形成在絶緣膜GF2上，在高耐壓MISFET形成區域1C，矽膜PS形成在絶緣膜GF1上，在中耐壓MISFET形成區域1D，矽膜PS形成在絶緣膜GF3上。
接著，如圖55以及圖56所示的，用微影技術以及蝕刻技術令矽膜PS形成圖案，以形成閘極電極MG、GE1、GE2、GE3。該形成圖案步驟，可用與上述實施態樣1相同的方式實行。閘極電極MG、GE1、GE2、GE3，係由形成圖案之矽膜PS所構成。
閘極電極MG，形成在記憶體區域1A的絶緣膜MZ上，閘極電極GE1，形成在低耐壓MISFET形成區域1B的絶緣膜GF2上，閘極電極GE2，形成在高耐壓MIS FET形成區域1C的絶緣膜GF1上，閘極電極GE3，形成在中耐壓MISFET形成區域1D的絶緣膜GF3上。亦即，閘極電極MG，在記憶體區域1A，隔著絶緣膜MZ形成在半導體基板SB(p型井PW1)上，閘極電極GE1，在低耐壓MISFET形成區域1B，隔著絶緣膜GF2形成在半導體基板SB(p型井PW2)上。另外，閘極電極GE2，在高耐壓MISFET形成區域1C，隔著絶緣膜GF1形成在半導體基板SB(p型井PW3)上，閘極電極GE3，在中耐壓MISFET形成區域1D，隔著絶緣膜GF3形成在半導體基板SB(p型井PW4)上。
作為另一態樣，亦可在矽膜PS上形成帽蓋絶緣膜用的絶緣膜，然後令該絶緣膜與矽膜的疊層膜形成圖案，以在閘極電極MG、GE1、GE2、GE3的各自之上形成帽蓋絶緣膜。
之後的步驟，與上述實施態樣1的上述圖14~圖23的步驟基本上相同。
亦即，與上述實施態樣1的上述圖14的步驟同樣，在閘極電極MG、GE1、GE2、GE3的各自的側壁上因應需要形成偏置間隔件OS，然後與上述實施態樣1的上述圖15的步驟同樣，在記憶體區域1A，將並未被閘極電極MG所覆蓋之部分的絶緣膜MZ3、MZ2藉由蝕刻除去。然後，與上述圖16~圖18的步驟同樣，用離子注入法，形成n- 型半導體區域EX1、EX2、EX3、EX4。關於n- 型半導體區域EX1、EX2、EX3，與上述實施態樣1相同，故在此其重複的説明省略。在形成n- 型半導體區域EX4時，閘極電極GE3以及偏置間隔件OS發揮作為遮罩的功能，藉此，n- 型半導體區域EX4，在中耐壓MISFET形成區域1D的半導體基板SB(p型井PW4)中，形成於閘極電極GE3的兩側(在閘極長度方向上的兩側)。
然後，與上述圖19的步驟同樣，在閘極電極MG、GE1、GE2、GE3的各自的側壁上形成側壁間隔件SW。然後，與上述圖20的步驟同樣，用離子注入法，形成n+ 型半導體區域SD1、SD2、SD3、SD4。關於n+ 型半導體區域SD1、SD2、SD3，與上述實施態樣1相同，故在此其重複的説明省略。在形成n+ 型半導體區域SD4時，閘極電極GE3與其側壁上的側壁間隔件SW發揮作為遮罩的功能，藉此，n+ 型半導體區域SD4，在中耐壓MISFET形成區域1D的半導體基板SB(p型井PW4)中，形成於由閘極電極MG與其側壁上的側壁間隔件SW所構成的構造體的兩側(在閘極長度方向上的兩側)。之後，實行活性化退火。以該等方式，製得圖57以及圖58的構造。
以該等方式，於記憶體區域1A形成記憶體元件MC，於低耐壓MISFET形成區域1B形成低耐壓的MISFET2，於高耐壓MISFET形成區域1C形成高耐壓的MIS FET3，於中耐壓MISFET形成區域1D形成中耐壓的MISFET4。關於記憶體元件MC、低耐壓的MISFET2以及高耐壓的MISFET3的各自的構造，與上述實施態樣1所説明的基本上相同。閘極電極GE3發揮作為中耐壓的MISFET4的閘極電極的功能，閘極電極GE3之下的絶緣膜GF3，發揮作為MISFET4的閘極絶緣膜的功能。 藉由n- 型半導體區域EX4以及雜質濃度比其更高的n+ 型半導體區域SD4，形成發揮作為MISFET4的源極或汲極用的半導體區域(源極、汲極區域)的功能的n型半導體區域。隔設在閘極電極GE2與半導體基板SB之間的絶緣膜GF1的厚度，比隔設在閘極電極GE3與半導體基板SB之間的絶緣膜GF3的厚度更厚，隔設在閘極電極GE3與半導體基板SB之間的絶緣膜GF3的厚度，比隔設在閘極電極GE1與半導體基板SB之間的絶緣膜GF2的厚度更厚。
之後，與上述實施態樣1同樣，形成上述金屬矽化物層SL、上述絶緣膜IL1、上述栓塞PG、上述絶緣膜IL2以及上述配線M1，惟在此其圖式以及重複的説明省略。
在本實施態樣2中，亦應用與上述實施態樣1同樣的技術思想並思考、制定製造步驟，因此，可獲得上述實施態樣1所説明之功效。
亦即，本實施態樣2，係將非揮發性的記憶體元件MC以及閘極絶緣膜的厚度彼此相異的MISFET2、3、4，形成在同一半導體基板SB上，並用共通的膜層(對應上述矽膜PS)形成該等元件的閘極電極MG、GE1、GE2、GE3。因此，係先製得「於記憶體區域1A形成了絶緣膜MZ，於低耐壓MISFET形成區域1B形成了絶緣膜GF2，於高耐壓MISFET形成區域1C形成了絶緣膜GF1，於中耐壓MISFET形成區域1D形成了絶緣膜GF3」的構造(圖51以及圖52)，然後形成閘極電極MG、GE1、GE2、GE3形成用的膜層(矽膜PS)。
然後，本實施態樣2，在絶緣膜MZ、GF1、GF2、GF3之中，係最先形成絶緣膜GF1，之後形成絶緣膜GF3，之後形成絶緣膜MZ，然後再形成絶緣膜GF2。藉此，便可改善關於上述第1檢討例以及第2檢討例所説明的問題。
亦即，在絶緣膜GF1、GF2、GF3之中，絶緣膜GF1最厚，絶緣膜GF3次厚，絶緣膜GF2最薄。因此，就絶緣膜GF1形成步驟、絶緣膜GF2形成步驟以及絶緣膜GF3形成步驟而言，絶緣膜GF1形成步驟，係氧化作用最強的步驟，絶緣膜GF3形成步驟，係氧化作用次強的步驟，絶緣膜GF2形成步驟，係氧化作用最弱的步驟。因此，本實施態樣2，係先實行絶緣膜GF1形成步驟，然後實行絶緣膜GF3形成步驟，然後再實行絶緣膜MZ形成步驟。藉此，記憶體區域1A的絶緣膜MZ，便不會受到絶緣膜GF1形成步驟以及絶緣膜GF3形成步驟的影響。因此，可防止因為記憶體區域1A的絶緣膜MZ受到絶緣膜GF1形成步驟或絶緣膜GF3形成步驟的影響所導致的不良情況(關於上述第1檢討例所説明的不良情況)。
另外，本實施態樣2，係在絶緣膜MZ形成步驟之後實行絶緣膜GF2形成步驟， 故記憶體區域1A的絶緣膜MZ可能會受到絶緣膜GF2形成步驟的影響。然而，絶緣膜GF2形成步驟，所形成之絶緣膜GF2的厚度較薄，故記憶體區域1A的絶緣膜MZ受到絶緣膜GF2形成步驟的影響，即使發生也不會太大，有其限度，故不易發生不良情況。
另外，假設：與本實施態樣2不同，在絶緣膜MZ、GF1、GF2、GF3之中係最後形成絶緣膜MZ的態樣。此時，必須在絶緣膜MZ形成步驟之後，將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的絶緣膜MZ以蝕刻除去，故會有此時的蝕刻也會蝕刻到低耐壓MISFET形成區域1B的絶緣膜GF2之虞。此點，如關於上述第2檢討例所説明的，會導致絶緣膜GF2的厚度差異，亦即MISFET2的閘極絶緣膜的厚度的差異，進而會導致MISF ET2的特性的差異。
相對於此，本實施態樣2，係在絶緣膜MZ形成步驟之後實行絶緣膜GF2形成步驟。因此，絶緣膜GF2，不會因為將低耐壓MISFET形成區域1B、高耐壓MISFET形成區域1C以及中耐壓MISFET形成區域1D的絶緣膜MZ除去時的蝕刻步驟而受到影響。因此，可將低耐壓MISFET形成區域1B的絶緣膜GF2的厚度，確實地控制在吾人所期望的厚度，故可將MISFET2的閘極絶緣膜(絶緣膜GF2)的厚度，確實地控制在吾人所期望的厚度，並可抑制或防止MISFET2的特性產生差異。
像這樣，本實施態樣2，係將絶緣膜GF1、GF2、GF3之中厚度最薄的絶緣膜GF2在絶緣膜MZ形成步驟之後形成，並將除此以外的絶緣膜GF1、GF3在絶緣膜MZ形成步驟之前形成。藉此，便可防止絶緣膜GF1形成步驟以及絶緣膜GF3形成步驟對絶緣膜MZ造成影響，故可將記憶體元件MC的閘極絶緣膜確實地控制成吾人所期望的構造。因此，可確實地獲得吾人所期望之記憶體元件MC的特性，另外，可確實地防止記憶體元件MC的特性產生差異。另外，由於可防止絶緣膜MZ除去步驟對較薄的絶緣膜GF2造成影響，故可確實地獲得吾人所期望之使用該較薄的絶緣膜GF2作為閘極絶緣膜的MISFET2的特性，另外，可確實地防止MISFET2的特性產生差異。因此，可令具備非揮發性的記憶體元件MC以及閘極絶緣膜的厚度彼此相異的MISFET2、3、4的半導體裝置的性能提高，另外，可令可靠度提高。
另外，本實施態樣2，係在絶緣膜GF2形成步驟之後，形成矽膜PS，故即使因為絶緣膜MZ除去時的蝕刻步驟而於絶緣膜GF1、GF3形成了針孔，仍可用絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)，消除絶緣膜GF1、GF3的針孔。 因此，可確實地防止於MISFET2、3、4的閘極絶緣膜產生針孔。因此，可令半導體裝置的可靠度提高。
若總結上述實施態樣1與本實施態樣2，則如以下所述。
亦即，將非揮發性的記憶體元件(MC)，以及閘極絶緣膜的厚度彼此相異的複數種類的MISFET形成在同一半導體基板(SB)上。此時，記憶體元件(MC)與上述複數種類的MISFET的閘極電極，係用共通的膜層(對應上述矽膜PS)形成。因此，必須製得於分別用來形成記憶體元件與上述複數種類的MISFET的區域，分別形成了相應的閘極絶緣膜的構造(上述圖11的構造或圖51以及圖52的構造)。在此，在上述複數種類的MISFET之中，將具有最薄之閘極絶緣膜的MISFET，稱為低耐壓電晶體。低耐壓電晶體的閘極絶緣膜用的絶緣膜(對應上述絶緣膜GF 2)，係在形成了記憶體元件(MC)的閘極絶緣膜用的絶緣膜(對應上述絶緣膜MZ)之後形成。然後，在上述複數種類的MISFET之中，低耐壓電晶體以外的MISFET的閘極絶緣膜用的絶緣膜(對應上述絶緣膜GF1、GF3)，係在形成記憶體元件(MC)的閘極絶緣膜用的絶緣膜(對應上述絶緣膜MZ)之前形成。藉此，便可將低耐壓電晶體的閘極絶緣膜的厚度，確實地控制在吾人所期望的厚度，另外，可將記憶體元件(MC)的閘極絶緣膜確實地控制成吾人所期望的構造，故可令半導體裝置的性能或可靠度提高。
(實施態樣3) 茲參照圖59~圖80，説明本實施態樣3之半導體裝置的製造方法。圖59~圖80， 係本實施態樣3之半導體裝置的製造步驟中的主要部位剖面圖。於圖59~圖80，顯示出記憶體區域1A1、記憶體區域1A2、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的主要部位剖面圖。
本實施態樣3，對應「在上述實施態樣1中，取代上述半導體基板SB，使用了SOI基板10」的態樣。
首先，如圖59以及圖60所示的，備妥(準備)SOI(Silicon On Insulator，矽絕緣體)基板10。
SOI基板10，具有：作為支持基板的半導體基板(支持基板)11、形成在半導體基板11的主面上的絶緣層(埋入絶緣膜)12，以及形成在絶緣層12的頂面上的半導體層13。
半導體基板11，係支持絶緣層12與絶緣層12之上的構造的支持基板，亦為半導體基板。半導體基板11，宜為單晶矽基板，例如由p型的單晶矽所構成。絶緣層12，宜為氧化矽膜，亦可視為係埋入氧化膜，亦即BOX(Buried Oxide，埋入氧化物)層。半導體層13，係由單晶矽等所構成。
接著，於SOI基板10形成元件分離區域(圖中未顯示)。該元件分離區域，係先形成貫通半導體層13以及絶緣層12且底部到達半導體基板11的溝槽，然後將絶緣膜(例如氧化矽膜)埋入該溝槽內所形成者。然後，將記憶體區域1A1以及高耐壓MISFET形成區域1C的半導體層13以及絶緣層12，用微影技術以及蝕刻技術除去。此時，記憶體區域1A2以及低耐壓MISFET形成區域1B的半導體層13以及絶緣層12，並未被除去而殘留下來。藉此，便製得圖61以及圖62的構造。
將該階段的SOI基板10稱為基板10A。基板10A，具有：用來形成非揮發性的記憶體元件MC的記憶體區域1A1、1A2；用來形成低耐壓的MISFET2的低耐壓MISFET形成區域1B；以及用來形成高耐壓的MISFET3的高耐壓MISFET形成區域1C。記憶體區域1A1、1A2，各自相當於上述實施態樣1中的記憶體區域1A。
在此，基板10A的記憶體區域1A1以及高耐壓MISFET形成區域1C，其半導體層13以及絶緣層12被除去而由半導體基板11所構成，基板10A的記憶體區域1 A2以及低耐壓MISFET形成區域1B，則維持SOI構造(半導體基板11、絶緣層12以及半導體層13的疊層構造)。亦即，基板10A的記憶體區域1A2以及低耐壓MISF ET形成區域1B，係具有疊層了半導體基板11、半導體基板11上的絶緣層12以及絶緣層12上的半導體層13的疊層構造(SOI構造)的區域，基板10A的記憶體區域1 A1以及高耐壓MISFET形成區域1C，則係整體厚度由半導體基板11所構成的區域。以下，當提及基板10A的主面(或表面)時，記憶體區域1A2與低耐壓MISFET形成區域1B的半導體層13的主面(或表面)以及記憶體區域1A1與高耐壓MISFET形成區域1C的半導體基板11的主面(或表面)為同義。
接著，用離子注入法，於記憶體區域1A1的半導體基板11形成p型井PW11，於高耐壓MISFET形成區域1C的半導體基板11形成p型井PW12。另外，亦可因應需要，用離子注入法，於記憶體區域1A2的半導體基板11與低耐壓MISFET形成區域1B的半導體基板11，分別形成p型井(圖中未顯示)。
接著，將基板10A的表面洗淨，令其潔淨化，然後，於基板10A的表面形成絶緣膜GF1。藉此，製得相當於上述圖3的圖63以及圖64的構造。絶緣膜GF1，形成在記憶體區域1A1的半導體基板11(p型井PW11)上、記憶體區域1A2的半導體層13上、低耐壓MISFET形成區域1B的半導體層13上，以及高耐壓MISFET形成區域1C的半導體基板11(p型井PW12)上。與上述實施態樣1同樣，絶緣膜GF1，係形成於高耐壓MISFET形成區域1C的MISFET3的閘極絶緣膜用的絶緣膜。關於絶緣膜GF1的形成方法、材料以及膜厚，與上述實施態樣1相同。
接著，形成覆蓋低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，並露出記憶體區域1A1、1A2的光阻圖案(圖中未顯示)，然後，使用該光阻圖案作為蝕刻遮罩，蝕刻絶緣膜GF1。藉由該蝕刻，將記憶體區域1A1、1A2的絶緣膜GF1除去，並留下低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜GF1。在記憶體區域1A1，半導體基板11(p型井PW11)的表面(矽表面)露出，在記憶體區域1A2，半導體層13的表面(矽表面)露出。此時的蝕刻，可使用濕蝕刻，較為適當，作為蝕刻液，可使用例如氟酸，較為適當。之後，光阻圖案被除去，圖65以及圖66顯示出該階段。
接著，如圖67以及圖68所示的，在基板10A的主面上，形成絶緣膜(疊層絶緣膜)MZ。此時，在記憶體區域1A1，在半導體基板11(p型井PW11)的表面(矽表面)上形成絶緣膜MZ，在記憶體區域1A2，在半導體層13的表面(矽表面)上形成絶緣膜MZ。另外，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，在絶緣膜GF1上形成絶緣膜MZ。關於絶緣膜MZ的構造或形成方法，與上述實施態樣1相同。因此，記憶體區域1A1、1A2的絶緣膜MZ，係由絶緣膜MZ1、其上的絶緣膜MZ2以及其上的絶緣膜MZ3的疊層膜所構成。另外，低耐壓MISFE T形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ，係由絶緣膜MZ2以及其上的絶緣膜MZ3的疊層膜所構成。
接著，如圖69以及圖70所示的，實行將低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜MZ藉由蝕刻除去，並留下記憶體區域1A1、1A2的絶緣膜MZ的步驟。該步驟，可用與上述實施態樣1(上述圖7以及圖8的步驟)同樣的方式實行，故在此其重複的説明省略。在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，絶緣膜MZ被除去，故絶緣膜GF1露出。
接著，形成覆蓋記憶體區域1A1、1A2以及高耐壓MISFET形成區域1C，並露出低耐壓MISFET形成區域1B的光阻圖案(圖中未顯示)，然後，使用該光阻圖案作為蝕刻遮罩，將低耐壓MISFET形成區域1B的絶緣膜GF1蝕刻除去。藉由該蝕刻步驟，將低耐壓MISFET形成區域1B的絶緣膜GF1除去，並留下記憶體區域1A1、1A2的絶緣膜MZ以及高耐壓MISFET形成區域1C的絶緣膜GF1。在低耐壓MISFET形成區域1B，半導體層13的表面(矽表面)露出。此時的蝕刻，可使用濕蝕刻，較為適當，作為蝕刻液，可使用例如氟酸，較為適當。之後，光阻圖案被除去，圖71以及圖72顯示出該階段。
接著，如圖73以及圖74所示的，於低耐壓MISFET形成區域1B的半導體層13的表面形成絶緣膜GF2。
與上述實施態樣1同樣，絶緣膜GF2，係形成於低耐壓MISFET形成區域1B的MISFET2的閘極絶緣膜用的絶緣膜。關於絶緣膜GF2的形成方法、材料以及膜厚，與上述實施態樣1相同。另外，在實行絶緣膜GF2形成步驟(形成絶緣膜GF2的熱氧化處理)之後，在記憶體區域1A1、1A2，取代形成絶緣膜GF2，絶緣膜M Z3的厚度增加，在高耐壓MISFET形成區域1C，取代形成絶緣膜GF2，絶緣膜GF1的厚度增加。
以該等方式，製得圖73以及圖74的構造。在圖73以及圖74的構造中，在記憶體區域1A1，在半導體基板11(p型井PW11)上形成了由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ，在記憶體區域1A2，在半導體層13上形成了由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3之疊層膜所構成的絶緣膜MZ。然後，在低耐壓MISFET形成區域1B，在半導體層13上形成了絶緣膜GF2， 在高耐壓MISFET形成區域1C，在半導體基板11(p型井PW12)上形成了絶緣膜GF 1。在該階段，高耐壓MISFET形成區域1C的絶緣膜GF1的厚度，比低耐壓MISFET形成區域1B的絶緣膜GF2的厚度更厚。
接著，如圖75以及圖76所示的，在半導體基板SB的主面(整個主面)上，形成與上述實施態樣1相同的矽膜PS。矽膜PS，係閘極電極MG1、MG2、GE1、GE2形成用的膜層(導電膜)。在記憶體區域1A1、1A2，矽膜PS形成在絶緣膜MZ上，在低耐壓MISFET形成區域1B，矽膜PS形成在絶緣膜GF2上，在高耐壓MISFET形成區域1C，矽膜PS形成在絶緣膜GF1上。
接著，如圖77以及圖78所示的，與上述實施態樣1同樣，令矽膜PS形成圖案，以形成閘極電極MG1、MG2、GE1、GE2。另外，閘極電極MG1、MG2，係相當於上述實施態樣1的閘極電極MG者，形成於記憶體區域1A1的閘極電極MG為閘極電極MG1，形成於記憶體區域1A2的閘極電極MG為閘極電極MG2。
閘極電極MG1，形成在記憶體區域1A1的絶緣膜MZ上，閘極電極MG2，形成在記憶體區域1A2的絶緣膜MZ上，閘極電極GE1，形成在低耐壓MISFET形成區域1B的絶緣膜GF2上，閘極電極GE2，形成在高耐壓MISFET形成區域1C的絶緣膜GF1上。亦即，閘極電極MG1，在記憶體區域1A1，隔著絶緣膜MZ形成在半導體基板11(p型井PW11)上，閘極電極MG2，在記憶體區域1A2，隔著絶緣膜MZ形成在半導體層13上。另外，閘極電極GE1，在低耐壓MISFET形成區域1B，隔著絶緣膜GF2形成在半導體層13上，閘極電極GE2，在高耐壓MISFET形成區域1C，隔著絶緣膜GF1形成在半導體基板11(p型井PW12)上。作為另一態樣，亦可在閘極電極MG1、MG2、GE1、GE2的各自之上形成帽蓋絶緣膜。
以後的步驟，與上述實施態樣1的上述圖14~圖23的步驟基本上相同，實行與上述圖14~圖23的步驟同樣的步驟，製得圖79以及圖80的構造。亦即，在閘極電極MG1、MG2、GE1、GE2的各自的側壁上因應需要形成偏置間隔件OS，然後，用離子注入法形成n- 型半導體區域EX1a、EX1b、EX2、EX3。然後，在閘極電極MG1、MG2、GE1、GE2的各自的側壁上形成側壁間隔件SW，然後，用離子注入法形成n+ 型半導體區域SD1a、SD1b、SD2、SD3。
另外，n- 型半導體區域EX1a、EX1b，係相當於上述實施態樣1的n- 型半導體區域EX1者，形成於記憶體區域1A1的n- 型半導體區域EX1為n- 型半導體區域EX 1a，形成於記憶體區域1A2的n- 型半導體區域EX1為n- 型半導體區域EX1b。另外，n+ 型半導體區域SD1a、SD1b，係相當於上述實施態樣1的n+ 型半導體區域SD1者， 形成於記憶體區域1A1的n+ 型半導體區域SD1為n+ 型半導體區域SD1a，形成於記憶體區域1A2的n+ 型半導體區域SD1為n+ 型半導體區域SD1b。
n- 型半導體區域EX1a以及n+ 型半導體區域SD1a，形成於記憶體區域1A1的半導體基板11(p型井PW11)，n- 型半導體區域EX1b以及n+ 型半導體區域SD1b，形成於記憶體區域1A2的半導體層13。另外，n- 型半導體區域EX2以及n+ 型半導體區域SD2，形成於低耐壓MISFET形成區域1B的半導體層13，n- 型半導體區域EX3以及n+ 型半導體區域SD3，形成於高耐壓MISFET形成區域1C的半導體基板11(p型井PW12)。之後，實行活性化退火。如是，製得圖79以及圖80的構造。
以該等方式，分別於記憶體區域1A1與記憶體區域1A2形成記憶體元件MC， 於低耐壓MISFET形成區域1B形成低耐壓的MISFET2，並於高耐壓MISFET形成區域1C形成高耐壓的MISFET3。
之後，與上述實施態樣1同樣，形成上述金屬矽化物層SL、上述絶緣膜IL1、上述栓塞PG、上述絶緣膜IL2以及上述配線M1，惟在此其圖式以及重複的説明省略。
在本實施態樣3中，亦與上述實施態樣1同樣，在絶緣膜MZ形成步驟(圖67以及圖68)之前實行絶緣膜GF1形成步驟(圖63以及圖64)，在絶緣膜MZ形成步驟(圖67以及圖68)之後實行絶緣膜GF2形成步驟(圖73以及圖74)。藉此，便可獲得上述實施態樣1所説明的功效。簡單說明之，由於可防止絶緣膜GF1形成步驟對絶緣膜MZ造成影響，故可將記憶體元件MC的閘極絶緣膜確實地控制成吾人所期望的構造，並可確實地防止記憶體元件MC的特性產生差異。另外，由於可防止絶緣膜MZ除去步驟對較薄的絶緣膜GF2造成影響，故可確實地防止MISFET2的特性產生差異。因此，可令半導體裝置的性能提高，另外，可令可靠度提高。
再者，本實施態樣3，亦可獲得以下的功效。
亦即，在低耐壓MISFET形成區域1B，係在半導體層13上形成了絶緣膜GF1之後才形成絶緣膜MZ，故低耐壓MISFET形成區域1B的半導體層13不會在絶緣膜MZ形成步驟受到損耗。因此，可在圖73以及圖74的階段輕易地確保低耐壓MIS FET形成區域1B中的半導體層13的厚度。
另外，本實施態樣3，可在圖73以及圖74的階段令半導體層13的厚度在記憶體區域1A2與低耐壓MISFET形成區域1B大致相同。因此，便更容易令記憶體區域1A2的n- 型半導體區域EX1b形成用的離子注入步驟與低耐壓MISFET形成區域1B的n- 型半導體區域EX2形成用的離子注入步驟共通化。另外，也更容易令記憶體區域1A2的n+ 型半導體區域SD1b形成用的離子注入步驟與低耐壓MISFET形成區域1B的n+ 型半導體區域SD2形成用的離子注入步驟共通化。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
10‧‧‧SOI基板10A‧‧‧基板11‧‧‧半導體基板12‧‧‧絶緣層13‧‧‧半導體層1A、1A1、1A2‧‧‧記憶體區域1B‧‧‧低耐壓MISFET形成區域1C‧‧‧高耐壓MISFET形成區域1D‧‧‧中耐壓MISFET形成區域2、3、4‧‧‧MISFETEX1、EX1a、EX1b、EX2、EX3、EX4‧‧‧n-型半導體區域GE1、GE2、GE3‧‧‧閘極電極GF1、GF2、GF3‧‧‧絶緣膜IL1、IL2‧‧‧絶緣膜M1‧‧‧配線MC‧‧‧記憶體元件MG、MG1、MG2‧‧‧閘極電極MZ、MZ1、MZ2、MZ3‧‧‧絶緣膜OS‧‧‧偏置間隔件PG‧‧‧栓塞PS‧‧‧矽膜PW1、PW11、PW12、PW2、PW3、PW4‧‧‧p型井RP1、RP2、RP3、RP4、RP5、RP6‧‧‧光阻圖案SB‧‧‧半導體基板SD1、SD1a、SD1b、SD2、SD3、SD4‧‧‧n+型半導體區域SL‧‧‧金屬矽化物層ST‧‧‧元件分離區域S‧‧‧側壁間隔件
【圖1】係本發明一實施態樣之半導體裝置的製造步驟中的主要部位剖面圖。 【圖2】係接續圖1之半導體裝置的製造步驟中的主要部位剖面圖。 【圖3】係接續圖2之半導體裝置的製造步驟中的主要部位剖面圖。 【圖4】係接續圖3之半導體裝置的製造步驟中的主要部位剖面圖。 【圖5】係接續圖4之半導體裝置的製造步驟中的主要部位剖面圖。 【圖6】係接續圖5之半導體裝置的製造步驟中的主要部位剖面圖。 【圖7】係接續圖6之半導體裝置的製造步驟中的主要部位剖面圖。 【圖8】係接續圖7之半導體裝置的製造步驟中的主要部位剖面圖。 【圖9】係接續圖8之半導體裝置的製造步驟中的主要部位剖面圖。 【圖10】係接續圖9之半導體裝置的製造步驟中的主要部位剖面圖。 【圖11】係接續圖10之半導體裝置的製造步驟中的主要部位剖面圖。 【圖12】係接續圖11之半導體裝置的製造步驟中的主要部位剖面圖。 【圖13】係接續圖12之半導體裝置的製造步驟中的主要部位剖面圖。 【圖14】係接續圖13之半導體裝置的製造步驟中的主要部位剖面圖。 【圖15】係接續圖14之半導體裝置的製造步驟中的主要部位剖面圖。 【圖16】係接續圖15之半導體裝置的製造步驟中的主要部位剖面圖。 【圖17】係接續圖16之半導體裝置的製造步驟中的主要部位剖面圖。 【圖18】係接續圖17之半導體裝置的製造步驟中的主要部位剖面圖。 【圖19】係接續圖18之半導體裝置的製造步驟中的主要部位剖面圖。 【圖20】係接續圖19之半導體裝置的製造步驟中的主要部位剖面圖。 【圖21】係接續圖20之半導體裝置的製造步驟中的主要部位剖面圖。 【圖22】係接續圖21之半導體裝置的製造步驟中的主要部位剖面圖。 【圖23】係接續圖22之半導體裝置的製造步驟中的主要部位剖面圖。 【圖24】係第1檢討例之半導體裝置的製造步驟中的主要部位剖面圖。 【圖25】係接續圖24之半導體裝置的製造步驟中的主要部位剖面圖。 【圖26】係接續圖25之半導體裝置的製造步驟中的主要部位剖面圖。 【圖27】係接續圖26之半導體裝置的製造步驟中的主要部位剖面圖。 【圖28】係接續圖27之半導體裝置的製造步驟中的主要部位剖面圖。 【圖29】係第2檢討例之半導體裝置的製造步驟中的主要部位剖面圖。 【圖30】係接續圖29之半導體裝置的製造步驟中的主要部位剖面圖。 【圖31】係接續圖30之半導體裝置的製造步驟中的主要部位剖面圖。 【圖32】係接續圖31之半導體裝置的製造步驟中的主要部位剖面圖。 【圖33】係接續圖32之半導體裝置的製造步驟中的主要部位剖面圖。 【圖34】係接續圖33之半導體裝置的製造步驟中的主要部位剖面圖。 【圖35】係另一實施態樣之半導體裝置的製造步驟中的主要部位剖面圖。 【圖36】係與圖35相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖37】係接續圖35之半導體裝置的製造步驟中的主要部位剖面圖。 【圖38】係與圖37相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖39】係接續圖37之半導體裝置的製造步驟中的主要部位剖面圖。 【圖40】係與圖39相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖41】係接續圖39之半導體裝置的製造步驟中的主要部位剖面圖。 【圖42】係與圖41相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖43】係接續圖41之半導體裝置的製造步驟中的主要部位剖面圖。 【圖44】係與圖43相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖45】係接續圖43之半導體裝置的製造步驟中的主要部位剖面圖。 【圖46】係與圖45相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖47】係接續圖45之半導體裝置的製造步驟中的主要部位剖面圖。 【圖48】係與圖47相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖49】係接續圖47之半導體裝置的製造步驟中的主要部位剖面圖。 【圖50】係與圖49相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖51】係接續圖49之半導體裝置的製造步驟中的主要部位剖面圖。 【圖52】係與圖51相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖53】係接續圖51之半導體裝置的製造步驟中的主要部位剖面圖。 【圖54】係與圖53相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖55】係接續圖53之半導體裝置的製造步驟中的主要部位剖面圖。 【圖56】係與圖55相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖57】係接續圖55之半導體裝置的製造步驟中的主要部位剖面圖。 【圖58】係與圖57相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖59】係另一實施態樣之半導體裝置的製造步驟中的主要部位剖面圖。 【圖60】係與圖59相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖61】係接續圖59之半導體裝置的製造步驟中的主要部位剖面圖。 【圖62】係與圖61相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖63】係接續圖61之半導體裝置的製造步驟中的主要部位剖面圖。 【圖64】係與圖63相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖65】係接續圖63之半導體裝置的製造步驟中的主要部位剖面圖。 【圖66】係與圖65相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖67】係接續圖65之半導體裝置的製造步驟中的主要部位剖面圖。 【圖68】係與圖67相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖69】係接續圖67之半導體裝置的製造步驟中的主要部位剖面圖。 【圖70】係與圖69相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖71】係接續圖69之半導體裝置的製造步驟中的主要部位剖面圖。 【圖72】係與圖71相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖73】係接續圖71之半導體裝置的製造步驟中的主要部位剖面圖。 【圖74】係與圖73相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖75】係接續圖73之半導體裝置的製造步驟中的主要部位剖面圖。 【圖76】係與圖75相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖77】係接續圖75之半導體裝置的製造步驟中的主要部位剖面圖。 【圖78】係與圖77相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖79】係接續圖77之半導體裝置的製造步驟中的主要部位剖面圖。 【圖80】係與圖79相同之半導體裝置的製造步驟中的主要部位剖面圖。
1A‧‧‧記憶體區域
1B‧‧‧低耐壓MISFET形成區域
1C‧‧‧高耐壓MISFET形成區域
GF1、GF2‧‧‧絶緣膜
MZ、MZ1、MZ2、MZ3‧‧‧絶緣膜
PW1、PW2、PW3‧‧‧p型井
SB‧‧‧半導體基板
ST‧‧‧元件分離區域

Claims (18)

  1. 一種半導體裝置的製造方法，其特徵為包含： (a) 準備包含用來形成非揮發性的記憶體元件的第1區域、用來形成第1電晶體的第2區域以及用來形成第2電晶體的第3區域在內的半導體基板的步驟； (b) 在該第1、第2以及第3區域的該半導體基板上，形成該第1電晶體的閘極絶緣膜用的第1絶緣膜的步驟； (c) 在該(b)步驟之後，將該第1區域的該第1絶緣膜除去，並留下該第2以及第3區域的該第1絶緣膜的步驟； (d) 在該(c)步驟之後，在該第1區域的該半導體基板上，與該第2以及第3區域的該第1絶緣膜上，形成該記憶體元件的閘極絶緣膜用的第2絶緣膜的步驟； (e) 在該(d)步驟之後，將該第2以及第3區域的該第2絶緣膜除去，並留下該第1區域的該第2絶緣膜的步驟； (f) 在該(e)步驟之後，將該第3區域的該第1絶緣膜除去，並留下該第1區域的該第2絶緣膜以及該第2區域的該第1絶緣膜的步驟； (g) 在該(f)步驟之後，在該第3區域的該半導體基板上，形成該第2電晶體的閘極絶緣膜用的第3絶緣膜的步驟； (h) 在該(g)步驟之後，在該第1區域的該第2絶緣膜上、該第2區域的該第1絶緣膜上以及該第3區域的該第3絶緣膜上，形成第1膜層的步驟；以及 (i) 在該(h)步驟之後，令該第1膜層形成圖案，以形成該記憶體元件用的第1閘極電極、該第1電晶體用的第2閘極電極以及該第2電晶體用的第3閘極電極的步驟； 該第1閘極電極，隔著該第2絶緣膜形成在該第1區域的該半導體基板上； 該第2閘極電極，隔著該第1絶緣膜形成在該第2區域的該半導體基板上； 該第3閘極電極，隔著該第3絶緣膜形成在該第3區域的該半導體基板上； 隔設在該第2閘極電極與該半導體基板之間的該第1絶緣膜的厚度，比隔設在該第3閘極電極與該半導體基板之間的該第3絶緣膜的厚度更厚； 隔設在該第1閘極電極與該半導體基板之間的該第2絶緣膜，係由包含第4絶緣膜、該第4絶緣膜上的第5絶緣膜以及該第5絶緣膜上的第6絶緣膜在內的疊層膜所構成； 該第5絶緣膜，係具有電荷累積功能的絶緣膜。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1絶緣膜，係由氧化矽膜所構成； 該第3絶緣膜，係由氧化矽膜所構成。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該第1絶緣膜以及該第3絶緣膜，各自係由熱氧化法所形成。
  4. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該第4絶緣膜，係由氧化矽膜或氮氧化矽膜所構成； 該第5絶緣膜，係由氮化矽膜所構成； 該第6絶緣膜，係由氧化矽膜所構成。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第4絶緣膜以及該第6絶緣膜的各自的能帶間隙，比該第5絶緣膜的能帶間隙更大。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1膜層，係由矽膜所構成。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該(e)步驟中，該第2以及第3區域的該第2絶緣膜，係藉由濕蝕刻除去之。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該(i)步驟之後，更包含： (j) 於該第1區域的該半導體基板形成該記憶體元件的源極或汲極用的第1半導體區域，於該第2區域的該半導體基板形成該第1電晶體的源極或汲極用的第2半導體區域，並於該第3區域的該半導體基板形成該第2電晶體的源極或汲極用的第3半導體區域的步驟。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該(a)步驟所準備之該半導體基板中，該第1以及第3區域的該半導體基板，具有包含支持基板、該支持基板上的絶緣層以及該絶緣層上的半導體層在內的SOI構造，該第2區域的該半導體基板，並未包含該絶緣層以及該半導體層，而係由該支持基板所構成； 於該(b)步驟，在該第1以及第3區域的該半導體層上，與該第2區域的該支持基板上，形成該第1絶緣膜； 於該(d)步驟，在該第1區域的該半導體層上，與該第2以及第3區域的該第1絶緣膜上，形成該第2絶緣膜； 於該(g)步驟，在該第3區域的該半導體層上，形成該第3絶緣膜； 該第1閘極電極，隔著該第2絶緣膜形成在該第1區域的該半導體層上； 該第2閘極電極，隔著該第1絶緣膜形成在該第2區域的該支持基板上； 該第3閘極電極，隔著該第3絶緣膜形成在該第3區域的該半導體層上。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該(a)步驟所準備之該半導體基板中，該第3區域的該半導體基板，具有包含支持基板、該支持基板上的絶緣層以及該絶緣層上的半導體層在內的SOI構造，該第1以及第2區域的該半導體基板，並未包含該絶緣層以及該半導體層，而係由該支持基板所構成； 於該(b)步驟，在該第3區域的該半導體層上，與該第1以及第2區域的該支持基板上，形成該第1絶緣膜； 於該(d)步驟，在該第1區域的該支持基板上，與該第2以及第3區域的該第1絶緣膜上，形成該第2絶緣膜； 於該(g)步驟，在該第3區域的該半導體層上，形成該第3絶緣膜； 該第1閘極電極，隔著該第2絶緣膜形成在該第1區域的該支持基板上； 該第2閘極電極，隔著該第1絶緣膜形成在該第2區域的該支持基板上； 該第3閘極電極，隔著該第3絶緣膜形成在該第3區域的該半導體層上。
  11. 一種半導體裝置的製造方法，其特徵為包含： (a) 準備包含用來形成非揮發性的記憶體元件的第1區域、用來形成第1電晶體的第2區域、用來形成第2電晶體的第3區域以及用來形成第3電晶體的第4區域在內的半導體基板的步驟； (b) 在該第1、第2、第3以及第4區域的該半導體基板上，形成該第1電晶體的閘極絶緣膜用的第1絶緣膜的步驟； (c) 在該(b)步驟之後，將該第3區域的該第1絶緣膜除去，並留下該第1、第2以及第4區域的該第1絶緣膜的步驟； (d) 在該(c)步驟之後，於該第3區域的該半導體基板上，形成該第2電晶體的閘極絶緣膜用的第2絶緣膜的步驟； (e) 在該(d)步驟之後，將該第1區域的該第1絶緣膜除去，並留下該第2以及第4區域的該第1絶緣膜還有該第3區域的該第2絶緣膜的步驟； (f) 在該(e)步驟之後，於該第1區域的該半導體基板上、該第2以及第4區域的該第1絶緣膜上，還有該第3區域的該第2絶緣膜上，形成該記憶體元件的閘極絶緣膜用的第3絶緣膜的步驟； (g) 在該(f)步驟之後，將該第2、第3以及第4區域的該第3絶緣膜除去，並留下該第1區域的該第3絶緣膜的步驟； (h) 在該(g)步驟之後，將該第4區域的該第1絶緣膜除去，並留下該第1區域的該第3絶緣膜、該第2區域的該第1絶緣膜以及該第3區域的該第2絶緣膜的步驟； (i) 在該(h)步驟之後，於該第4區域的該半導體基板上，形成該第3電晶體的閘極絶緣膜用的第4絶緣膜的步驟； (j) 在該(i)步驟之後，於該第1區域的該第3絶緣膜上、該第2區域的該第1絶緣膜上、該第3區域的該第2絶緣膜上，以及該第4區域的該第4絶緣膜上，形成第1膜層的步驟；以及 (k) 在該(j)步驟之後，令該第1膜層形成圖案，以形成該記憶體元件用的第1閘極電極、該第1電晶體用的第2閘極電極、該第2電晶體用的第3閘極電極以及該第3電晶體用的第4閘極電極的步驟； 該第1閘極電極，隔著該第3絶緣膜形成在該第1區域的該半導體基板上； 該第2閘極電極，隔著該第1絶緣膜形成在該第2區域的該半導體基板上； 該第3閘極電極，隔著該第2絶緣膜形成在該第3區域的該半導體基板上； 該第4閘極電極，隔著該第4絶緣膜形成在該第4區域的該半導體基板上； 隔設在該第2閘極電極與該半導體基板之間的該第1絶緣膜的厚度，比隔設在該第3閘極電極與該半導體基板之間的該第2絶緣膜的厚度更厚； 隔設在該第3閘極電極與該半導體基板之間的該第2絶緣膜的厚度，比隔設在該第4閘極電極與該半導體基板之間的該第4絶緣膜的厚度更厚； 隔設在該第1閘極電極與該半導體基板之間的該第3絶緣膜，係由包含第5絶緣膜、該第5絶緣膜上的第6絶緣膜以及該第6絶緣膜上的第7絶緣膜在內的疊層膜所構成； 該第6絶緣膜，係具有電荷累積功能的絶緣膜。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該第1絶緣膜，係由氧化矽膜所構成； 該第2絶緣膜，係由氧化矽膜所構成； 該第4絶緣膜，係由氧化矽膜所構成。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第1絶緣膜、該第2絶緣膜以及該第3絶緣膜，各自係由熱氧化法所形成。
  14. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第5絶緣膜，係由氧化矽膜或氮氧化矽膜所構成； 該第6絶緣膜，係由氮化矽膜所構成； 該第7絶緣膜，係由氧化矽膜所構成。
  15. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該第5絶緣膜以及該第7絶緣膜的各自的能帶間隙，比該第6絶緣膜的能帶間隙更大。
  16. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該第1膜層，係由矽膜所構成。
  17. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該(g)步驟中，該第2、第3以及第4區域的該第3絶緣膜，係藉由濕蝕刻除去之。
  18. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該(k)步驟之後，更包含： (l) 於該第1區域的該半導體基板形成該記憶體元件的源極或汲極用的第1半導體區域，於該第2區域的該半導體基板形成該第1電晶體的源極或汲極用的第2半導體區域，於該第3區域的該半導體基板形成該第2電晶體的源極或汲極用的第3半導體區域，並於該第4區域的該半導體基板形成該第3電晶體的源極或汲極用的第4半導體區域的步驟。
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