TWI321275B - - Google Patents

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1321275 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種電源啟動重置電路（p〇wer 〇n reset),尤指一種適用於積體電路中低功率消耗之電源啟 5 動重置電路。 【先前技街】 . 習知邏輯電路（CPU、記憶體）中經常會使用暫存器、 及記憶電路，但在一開機時，通常内部資料都是隨機資料， 10而這些隨機資料通常都是無意義的，為避免系統讀取此隨 機資料而造成誤動作，因此，傳統上都會利用電源開啟重 置（Power on reset)電路予以重置，將其内部資料重置 (reset)為 〇。 另外，如美國專利$259284號，請參照圖1係習知之系 15 統示意圖、及圖2係圖1之特性曲線圖。習知是以一電阻8 j、 丨及一電容82構成電源開啟重置電路。當電源開啟時，可避 免電路立即進入動作模式。如圖2所示，a為理想電源開啟 曲線，B為實際電路之曲線，此種電路最大的缺點在於電阻 值過鬲，而積體電路佈局時，過高的電阻值並不容易實現， 20同時也將耗費極大的佈局空間《另外，電源電壓83施加於 電阻81、及電容82 ’將產生較大之功率消耗。 請再參照圖3係另一習知之系統示意圖、及圖4係圖3 之特性曲線圖。此電路是利用電晶體9丨取代電阻，而電晶 體9〗在積體電路佈局時雖較易實現，用以改進大電阻之問 5 1321275 題，但圖4中’特性曲線D無法接近理想狀態。另外，電源 電壓93施加於電晶體91、及電容92，亦將產生功率消耗。 創作人緣因於此，本於積極創作之精神，丞思一種可 以解決上述問題之低功率消耗之電源啟動重置電路，幾經 5 研究實驗終至完成此項嘉惠世人之本創作。 【發明内容】 本發明之主要目的係在提供一種低功率消耗之電源啟 動重置電路，俾能以互補式金屬氧化物電晶體（CM〇s)所 10 組成，以提供較低的功率消耗、及較高的雜訊邊限❶ 為達成上述目的，本發明係關於一種低功率消耗之電 源啟動重置電路，包括有一反閘元件、一時間延遲元件、 一波形整形元件、以及一反或閘元件。 * i 反閘元件係包括有一輸入端、及一輸出端，該反閘元 15件之輸入端係輸入一電源電壓《時間延遲元件係包括有一 輸入端、及一輸出端，時間延遲元件之輸入端係電性連接 至反閘70件之輸出端。波形整形元件係包括有一輸入端、 及輸出端’波形整形元件之輸入端係電性連接至時間延 遲兀件之輸出端。反或閘元件係包括有一第一輸入端、一 2〇第一輸入端、以及一輸出端，第一輸入端係電性連接至波 形整开/元件之輸出端，第二輸入端係電性連接至反閘元件 &輸出端’且輸出端輸出—電源啟動重置信號。 【實施方式】 1321275 本發明是一種低功率消耗之電源啟動重置電路，首 先，請先參照圖5係本發明一較佳實施例之系統示意圖。本 發明包括有一反閘元件1、一時間延遲元件2、一波形整形 元件3、以及一反或閘元件4。 5 反閘元件1係包括有一輸入端10卜及一輸出端102,反 閘元件1之輸入端101係輸入一輸入電壓Vin。 時間延遲元件2係包括有一輸入端2〇1、及一輸出端 202，時間延遲元件2之輸入端201係電性連接至反閘元件1 丨之輸出端102。時間延遲元件2係包括有一第一反閘元件 10 21、一第二反閘元件22、以及一第一電容元件23，該第一 反閘元件21之輸入端211電性連接至時間延遲元件2之輸入 端201，第一反閘元件21之輸出端212分別電性連接至第一 電容元件23之一端231、及第二反閘元件μ之輸入端221， 且第一電容元件23之另一端232係電性連接至接地點 15 ( GND)。 波形整形元件3係包括有一輸入端301、及一輸出端 302，波形整形元件3之輸入端301係電性連接至時間延遲元 件2之輸出端202。藉此，可使時間延遲元件2之輸出訊號之 邏輯準位更加明破。 20 反或閘元件4係包括有一第一輸入端401、一第二輸入 端402、以及一輸出端4〇3，第一輸入端401係電性連接至波 形整形元件3之輸出端302，第二輸入端402係電性連接至反 閘元件1之輸出端102，且反或閘元件4之輸出端403輸出一 電源啟動重置信號POR。 7 1321275 本發明之主要目的係在提供一種低功率消耗之電源啟 動重置電路，俾能以互補式金屬氧化物電晶體（CMOS )所 組成。俾可提供極低的電源消耗’由於採用互補式的M0S 所組成，故會有極低的靜態電流’且會有極低的電源消耗’ 5 因此，可容許較差的電源品質，較不用考慮散熱的問題， 集積密度也可因此提高。另外’可提高電路的雜訊邊限： CMOS的輸出電壓擺盪幾乎是在高、低電壓峰值，而不會 有中間電壓值，因此其雜訊邊限會比雙極性電晶體 (Bipolar)高。再者，本發明中電源電壓並未經由電阻、 10 電容放電，故可降低功率消耗。 在本實施例中，反閘元件1、時間延遲元件2、波形整 形元件3、以及反或閘元件4皆是採用積體電路佈局方式予 以實現，而反閘元件1、時間延遲元件2之第一反閘元件21 i 與第二反閘元件22、以及反或閘元件4皆為互補式金屬氧化 15 物電晶體（Complementary Metal Oxide Semiconductor， CMOS )，因此，N型金屬氧化物半導體場效應電晶體（Metal Oxide Semiconductor Field Effect Transistor > MOSFET)、 及P型金屬氧化物半導體場效應電晶體皆是以互補 (symmetry )形式成對出現。N型MOSFET係包括有一閘極 20 (gate)、一 源極（soiirce)、以及一汲極（drain)，卩型 MOSFET係包括有一閘極、一源極、以及一汲極。 另外，請再一併參照圖6係本發明一較佳實施例之電路 圖。圖6即為圖5之電路圖，反閘元件1包括n型MOSFET11、 及P型MOSFET12。輸入電壓Vin輸入至N型MOSFET11之閘 8 1321275 極111、及P型M0SFET12之閘極121 ’並經由N型MOSFETl 1 之汲極112、及P型MOSFET12之汲極122輸出，N型 MOSFETl 1之源極113係搞接至接地點，P型]V10SFET12之源 極123係耦接至電源電壓《而第一反閘元件21、第二反閘元 5 件22與波形整形元件3皆與反閘元件1相同係由N型 MOSFET、及P型MOSFET所構成，故不在詳述。 另外，反或閘元件4包括有一第一N型MOSFET41、一 第二：^型 MOSFET42、一第一卩型 MOSFET43、以及一第二P 型MOSFET44。輸入信號分別耦接至第一N型M0SFET41之 10 閘極411、及第一P型MOSFET43之閘極431，另一輸入信號 則耦接至第二N型MOSFET42之閘極421、及第二P型 MOSFET44之閘極441，輸出信號則是經由第一 N型 M0SFET41之汲極412、及第二N型MOSFET42之汲極422輸 出。第一N型MOSFET41之源極413、及第二>1型1^03?£丁42 15 之源極423係耦接至接地點。第一PSMOSFET43之源極433 係耦接至電源電壓。第一 PSMOSFET43之汲極432係耦接 至第二P型MOSFET44之源極443。第二P型MOSFET44之汲 極442係耦接至反或閘元件4之輸出端。 有關前述電路之運作，請再一併參照圖5、圖7係本發 20 明一較佳實施例之部分放大波形圖、以及圖8係本發明一較 佳實施例之波形圖。其中，於圖7之短時間波形圖中，A圖 為輸入電壓Vin之波形，B圖為反閘元件1之輸出端102之波 形，C圖為時間延遲元件2之輸出端202之波形，D圖為波形 整形元件3之輸出端302之波形，E圖為反或閘元件4之輸出 9 1321275 端403之波形。由圖中可知，在l〇#s前，A圖之電源電壓 Vin緩慢上升，電源電壓Vin並不足以使反閘元件1動作，在 l〇g S後，電源電壓Vin上升至正邏輯準位（Hi)，因此，B 圖維持一負邏輯準位（Low)。且C圖中電容23隨著電源電 5 壓Vin充電到正邏輯準位，e圖為一反或閘元件4之輸出，其 中’在27//S時’ B圖維持負邏輯準位，d圖上升至正邏輯 準位’因此’ E圖之波形保持一負邏輯準位。在5〇仁S時， 當電源電壓Vin驟降時，仍不影響其輸出電壓，另外在60 μ _ S時’電源電壓Vin上升時，仍不影響其輸出電壓，因而達 10 成理想之電源啟動重置運作。而圖8係為一長時間波形圖， 可明顯看出本實施例在約1 〇〇m秒後即進入重置階段，而電 源變化或瞬間脈衝並不造成影響。 另，在圖5之低功率消耗之電源啟動重置電路中，時間 延遲元件2係由第一反閘元件21、第二反閘元件22、以及第 15 一電容元件23所構成，以提供時間延遲之作用，而在實際 之應用中’為提供不同之延遲時間’低功率消耗之電源啟 籲 動重置電路係可包括多數個串接之時間延遲元件2。又，波 形整形元件3係由一反閘元件3構成以反相輸入之波形，其 亦可由奇數（三、五、七…）個反閘元件串接所構成。 2〇 此外，請再參照圖9係本發明另一較佳實施例之系統示 意圖。本實施例與前一實施例的差異在於時間延遲元件2之 内部元件，本實施例之時間延遲元件2是包括有一第一反閘 元件21、及一第一電容元件23，並將其串接一第二反閘元 件22、及一第二電容元件24 ,亦即，該第一反閘元件之 10 1321275 輸入端211電性連接至該時間延遲元件2之輸入端2〇1，該第 一反閘元件21之輸出端212分別電性連接至該第一電容元 23件之一端、及該第二反閘元件之輸入端221，該第二反閉 元件22之輸出端222分別電性連接至該時間延遲元件2之輸 5 出端202、及該第二電容24之一端，且該第一電容元件23、 及該第二電容元件24之另一端係電性連接至接地點，藉由 對第一電容元件23、及一第二電容元件24之充電而提供時 間延遲之作用。藉此，本實施例之電路亦可達到與前一實 施例相同的目的。 10 上述實施例僅係為了方便說明而舉例而已，本發明所 主張之權利範圍自應以申請專利範圍所述為準，而非僅阳 於上述實施例。 又 【圖式簡單說明】 15 圖1係習知之系統示意圖。 圖2係圖1之特性曲線圖。 # 圖3係習知之系統示意圖。 圖4係圖3之特性曲線圖。 圖5係本發明一較佳實施例之系統示意圖。 20 圖6係本發明一較佳實施例之電路圖。 圖7係本發明一較佳實施例之部分放大波形圖。 圖8係本發明一較佳實施例之波形圖。 圖9係本發明另一較佳實施例之系統示意圖。 11 1321275 【主要元件符號說明】

1 反閘元件 2 時間延遲元件 3 波形整形元件 4 反或閘元件 11 N 型 MOSFET 12 P 型 MOSFET 21 第一反閘元件 22 第二反閘元件 23 第一電容元件 24 第二電容元件 41 第一 N型 MOSFET 42 第二N 型 MOSFET 43 第一 P型 MOSFET 44 第二P 型 MOSFET 101 輸入端 102 輸出端 111 閘極 112 沒極 113 源極 121 閘極 122 汲極 123 源極 201 輸入端 202 輸出端 211 輸入端 212 輸出端 221 輸入端 222 輸出端 231 第一端 232 第二端 301 輸入端 302 輸出端 401 第一輸入端 402 第二輸入端 403 輸出端 411 閘極 412 汲極 413 源極 421 閘極 422 汲極 423 源極 431 閘極 432 汲極 433 源極 12 1321275 汲極 441 閘極 442 443 源極

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Claims (1)

1. 反閘元件之輸入端係輸入—電源電壓； V時間延遲凡件，其係包括有一輸入端、及一輸 2 ’該時間㈣元件之輸入料電性連接至該反閉元件 之輪出端； ;皮形整形7L件，其係包括有一輸入端、及一輸出端， 10 =波形整形Μ之輸人端係電性連接至該時間延遲元件之 輸出端；以及 15 -反或閘元件，其係包括有一第一輸入端、一第二輸 入端、以及-輸出端，該第一輸入端係電性連接至該波形 整形元件之輸出端，該第二輸入端係電性連接至該反間元 件之輸出端’且該輸出端輸出-電源啟動重置信號。 20 申請專利範圍： -種低功率消耗之電源啟動重置電路，包括: :反閘7G件’其係包括有—輸入端、及一輸出端 該 2. 如申請專利範圍第丨項所述之低功率祕之電源啟 動重置電路中’該時間延遲元件係包括有一第一反開 70件、-第二反閘元件、及一第—電容元件，豸第一反閘 凡件之輸人端電性連接至該時間延遲元件之輸人端，該第 一反閘元件之輸出端分別電性連接至該第—電容元件之一 端、及該第二反閘元件之輸入端，且該第一電容元件之另 -端係電性連接至接地點，該第二反閘元件之輸出端電性 連接至該時間延遲元件之輸出端。 3. 如申請專鄉圍第i項所述之低㈣消耗之電源啟 動重置電路’其中，該反閘元件包括有一_金屬氧化物半 14 1321275 導體場效應電晶體（MOSFET)、及一P型金屬氧化物半導 體場效應電晶體。 4. 如申請專利範圍第3項所述之低功率消耗之電源啟 動重置電路，其中，該N型MOSFET係包括有一閘極（gate)、 5 一源極（source)、以及一汲極（drain)，該 P型 MOSFET 係包括有一閘極、一源極、以及一汲極。 5. 如申請專利範圍第4項所述之低功率消耗之電源啟 動重置電路，其中，該反閘元件之輸入端係耦接至該N型 MOSFET之閘極、及該P型MOSFET之閘極。 10 6.如申請專利範圍第4項所述之低功率消耗之電源啟 動重置電路，其中，該反閘元件之輸出端係耦接至該N型 MOSFET之汲極、及該P型MOSFET之汲極。 7. 如申請專利範圍第4項所述之低功率消耗之電源啟 i 動重置電路，其中，該N型MOSFET之源極係耦接至接地 15 點，該P型MOSFET之源極係耦接至電源電壓。 8. 如申請專利範圍第1項所述之低功率消耗之電源啟 動重置電路，其中，該反或閘元件包括有一第一 N型 MOSFET、一第二N型 MOSFET、一第一 P型 MOSFET、以及 一第二 P型 MOSFET。 20 9.如申請專利範圍第8項所述之低功率消耗之電源啟 動重置電路，其中’該第一 N型MOSFET係包括有一閘極、 一源極、以及一汲極，該第一 P型MOSFET係包括有一閘 極、一源極、以及一；及極。 15 1321275 10. 如申請專利範圍第9項所述之低功率消耗之電源啟 動重置電路，其中，該反或閘元件之第一輸入端係耦接至 該第一 N型MOSFET之閘極、及該第一 P型MOSFET之閘極。 11. 如申請專利範圍第9項所述之低功率消耗之電源 5 啟動重置電路，其中，該反或閘元件之第二輸入端係耦接 至該第二N型MOSFET之閘極、及該第二P型MOSFET之閘 極。 12. 如申請專利範圍第9項所述之低功率消耗之電源 啟動重置電路，其中，該反或閘元件之輸出端係耦接至該 10 第一 N型MOSFET之汲極、及該第二N型MOSFET之汲極。 13. 如申請專利範圍第9項所述之低功率消耗之電源 啟動重置電路，其中，該第一 N型MOSFET之源極、及該第 二N型MOSFET之源極係耦接至接地點。 14. 如申請專利範圍第9項所述之低功率消耗之電源 15 啟動重置電路，其中，該第一P型MOSFET之源極係耦接至 電源電壓。 15. 如申請專利範圍第9項所述之低功率消耗之電源 啟動重置電路，其中，該第一P型MOSFET之汲極係耦接至 該第二卩型MOSFET之之源極。 2〇 16.如申請專利範圍第9項所述之低功率消耗之電源 啟動重置電路，其中，該第二P型MOSFET之汲極係耦接至 該反或閘元件之輸出端。 17.如申請專利範圍第1項所述之低功率消耗之電源啟 動重置電路，其中，該時間延遲元件係包括有一第一反閘 16 1^21275 電容元件、以及一第二電 元件、一第二反閘元件、一第一 各7L件，該第反閘元件之輸入端電性連接至該時間延遲 反閘元件之輸出端分別電性連接至 、及該第二反閘元件之輸入端，該 兀*件之輸入端’該第一 該第一電容元件之一端 第二反閘元件之輸出端分別電性連接至該時間延遲元件之 輸出端、及該第二電容之一媸，B —^ _ 谷（鈿且該第一電容元件、及該 一電容元件之另一端係電性連接至接地點。 ίο 18. 如中請專利範圍第丨項所述之低功率消耗之電源啟 重置電路’其中，該波形整形元件係為一反閘元件。 19. 如申請專利範圍第18項所述之低功率消耗之電源 ^動重置電路’其中’該波形整形元件之反閘元件係為奇

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