TWI314349B - Method for forming spacers with different widths - Google Patents

Description

1314349 ㈣ ---Ά 92101177_年月 日修正 , 五、發明說明（1) 發明所屬之技術領域 本發明是有關於一種形成間隙壁之方法，且特別是有關於 一種形成多種寬度間隙壁之方法。 先前技術 間隙壁係半導體製程中不可或缺的一部份，舉例來說，在 閘極結構中為了處理短通道效應’便需要形成間隙壁的結 構。除了在間極結構，在各種半導體的不同部分亦可常見 到間隙壁的蹤影，舉例來說，在溝渠（Trench)亦為了滿足 電性或物性而有使用間隙壁的情形。 =隙壁的寬度會影響其產生的性質，而對於曰益精細的半

，體工業而言，能否製作所需規格的間隙壁因此變 非常重要的事。 A IT 隨著電子技術的進步，晶片中能夠存放的電路元件 不斷增加。隨著其應用越來越廣泛與多樣化，晶片内 路構造也越來越複雜。 ' 舉例來說，在系統整合晶片（soc)或其他曰益常見的應用 中’往往需要在不同區域使用不同性質的電路元件，而當 這些電路元件又往往需要不同寬度的間隙壁之需求規格: 一種習知的做法’是分區域分別製作間隙壁。然而如此做 的問題在於反覆的動作需要多次的光罩數目，同時非作 . 區域往往會有摻雜區域遭到蝕刻污染的問題。 、 因此’在今日及可見的未來，由於多種寬度的間隙壁的需

1314349 _案號92101177_年月曰 修正_ 五、發明說明（2) 求增加的情況下，如果能夠找出一個有效且具有彈性，又 能夠保護非作業區域的間隙壁之製作方法，將對日益複雜 的半導體工業帶來重大的貢獻。 發明内容 因此本發明的目的就是在提供一種能夠形成多種寬度的間 隙壁之有效方法。 依照本發明一較佳實施例包括下列步驟。首先，提供一基 材，而此基材上具有多數個需要在其侧面形成間隙壁的結 構，這些結構分布在多個區域中。換句話說，需要不同寬 度間隙壁的結構位於在不同的作業區域中。 接著，將多層蝕刻選擇比不同的介電層，以堆疊式沉積於 一基材上，其中相鄰介電層具有不同钱刻選擇比，並且此 介電層之物質係用來作為間隙壁的材料。 然後，基於不同的間隙壁寬度需要，選擇性的使用一次以 上的微影蝕刻作業。此處所謂的微影蝕刻作業包括下列步 驟。第一步在介電層上形成圖案化光阻，以曝露若干作業 區域。第二步在此曝露出之作業區域中進行選擇性蝕刻， 例如利用鄰近介電層不同的蝕刻選擇比，以達成所需的介 電層層數。第三步則是將光阻移除，以進行後續的步驟。 藉由至少一次的微影蝕刻作業，使得不同作業區域的介電 層保留不同的層數或形狀。最後，再透過一次非等向蝕 刻，將不必要的介電層物質去除，如此便能使不同作業區 域的間隙壁具有不同的寬度。

第9頁 1314349 _案號92101177_年月曰 修正_ 五、發明說明（3) 因此，本發明不但提供了一個容易規劃的製作方法，且此 製作方法可使用於一整個晶片或晶片的局部區域，具有相 當大的彈性。此外，預先形成的介電層亦可作為對基材及 其上結構的保護，以避免間隙壁形成過程出現不必要的污 染。 所以，本發明確實提出有效的方法解決了目前的問題，因 此對日趨複雜的半導體製造提出了重大的貢獻。 實施方式 本發明係提供一種能夠形成多種間隙壁寬度的方法，以下 將提供一具體實施例以說明此方法。 首先，請參看第1圖，此圖為一個積體電路晶片1 〇的示意 圖。晶片1 0由計算模組1卜控制模組1 2、第一記憶體1 3、 第二記憶體1 4，以及通訊模組1 5幾個部分組成。此圖為一 個系統單晶片（SoC)，在此僅作為例示以說明本發明而非 用以限制本發明之範圍。 晶片1 0的各模組間電路往往具有不同的特性，舉例來說， 即使同樣是CMOS邏輯閘，但因為其作為通訊、記憶體、或 計算等不同用途，其所需的間隙壁的寬度將有不同的要 求，藉此以達成不同特性的電路元件。 因此，在此晶片10製造的過程中，對於不同的區域内電路 元件，便產生不同寬度的間隙壁的需求。在此例子中，因 為電路元件需要具有不同寬度之間隙壁，我們將晶片1 〇分 為計算模組11、控制模組1 2、第一記憶體1 3、第二記憶體

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五、發明說明 1 4，以及 域劃分僅 法，在實 不同的作 以下，請 施例。首 個結構， 分布於超 實施例包 皇號 92101177 (4) 通訊模組1 5數個作業區域。當 為便於說明之用…丄；業、區 =業t，即使是通訊模組内也可能需要多數 參看第2圖，此流程圖說明製作間隙壁方法 $，提供一基材（步驟202)，此基材上具有 這些結構之側壁需要形成間隙壁，並且這些戶構 過兩個以上的作業區域。舉例來說，這些$ ^的 括閘極（gate)、溝渠（Trench)等類型。^ 接著，在此基材上形成至少二層以上之介電層（步輝 204)，這些介電層一層一層的堆疊在基材上方。這些介電 層提供用來形成間隙壁的材料，而形成這些介電層的方法 之例子包括各種半導體製程習知的沉積方式。在這些介電 層中相鄰之二者具有不同之蝕刻選擇比，用以作為控制後 續的選擇性蝕刻之條件》 接著，依據最後要形成的間隙壁構造，選擇（步驟2〇6)微 影蝕刻作業（步驟2 0 8 )或是直接對前述的介電層進行選擇 性蝕刻（步驟2 1 0 )，此處所述的選擇性蝕刻可依需要選用 乾式餘刻、澡式钱刻、等向触刻或非等向触刻，並利用前 述介電層鄰接二層的蝕刻選擇比不同，以連成不同間隙壁 寬度的需要。此種不利用光阻而利用蝕刻選擇比之不同介 電層進行蝕刻者，又稱為自行對準蝕刻（self a 1 igned etching)β 其中，選擇微影蝕刻作業（步驟208)時包括下列步驟。首 先，在前述的介電層上形成圖案化光陴（Patterned photo

第11頁 1314349 1 號 92101177 Λ.Ά Β 修正 五、發明說明（5) 二esist) ’藉以曝露一部份的作業區域（步驟2〇82)。接 著’對於曝露出來的作業區域部分，就介電層進行選擇性 的蝕刻（步驟2084)，此選擇性蝕刻可依需要選用乾式蝕 、濕式蝕刻、等向蝕刻或非等向蝕刻，並利用前述介電 層鄰接二層的蝕刻選擇比不同，以達成不同間隙壁寬度的 需要1然後:進行光阻的移除（步驟2086)。 必須晶出的疋’整個餘刻程序必須包括至少一次之微影飿 刻作業2 〇 8 ’至於選擇性蝕刻21 0則可依需要進行一次或多 次’與微影钱刻作業208交錯進行。例如，可在形成至少 =介電^ 204後，即進行一次或多次選擇性蝕刻21〇，然後 父錯進打至少—次微影蝕刻作業208及一次或多次選擇性 蝕刻210’此類方法皆屬於本發明之範圍 然 的間隙壁皆形成完畢始結束（步驟21 4 )。 其中’本發明的特徵至少包括下列幾點。首先 需的介電層全部形成完畢。若欲形成N種不預先將所 壁，則至少需要形成N層以上的介電層。其次間隙 區域間隙壁形成的過程中，至少採取一次以上在作業 作業。藉由在不同作業區域進行微影蝕刻作業時=蝕刻 的選擇性蝕刻，使得不同作業區域的間隙壁具不同 或層數的介電層，也因此達成在不同作業區^ ^形狀 有不同的寬度。 間隙壁具 為了更清楚的說明本發明之概念，以下另外用 子來說明本發明之方法。 泮細的例 首先，請參看第3圖（a)到第3圖（h)，這些圖說明如、 何透過

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五、發明說明（6) _____ 先形成介電層’再選擇性地透過微 或形狀的間隙壁的例子。 攻表蝕刻以達成不同寬度 在第3圖（a)中，基材32上的第一作 ，，而在第二作業區域312具==2有= f ^隙壁，首先在基材32上沉積三層介電層“卜332、 „. 以具有不同蝕刻選擇比， 且介電層332與介電層333具有不同的蝕刻選擇比。接 在介電層331、332及333上方形成光阻341。 然後如第3圖（b)所示，對光阻341所曝露出°之第一作業區 域311進行等向或非等向餘刻，以移除介電層333。由於 電層333與介電層332具有不同的蝕刻選擇比，因此可順 移除介電層333。至於第一作業區域312因為有光阻341保 護，因此不受到蝕刻的影響。 保 然後，對於第一作業區域311的介電層33 2繼續進行非等向 姓刻之處理’就可以得到第3圖（c)所示的結構。此時將^ 二作業區域31 2之光阻341移除，並且對於第一作業區域 311藉由圖案化（pattern)程序加上光阻342，如此可得到 第3圖（d)的結構。 然後，對於光阻342所曝露出的第二作業區域3丨2進行二次 非等向蝕刻可依序得到第3圖（e )及第3圖（f )的結構。 接著，移除光阻342得到第3圖（g)的結構。並且在最後對 所有作業區域進行一次非等向蝕刻，以移除所有非作為間 隙壁的介電層的材料，而得到第3圖（h)的結構。在上述的 程序後，我們得到第一作業區域311的閘極結構321具有與 第二作業區域31 2的閘極結構322不同的間隙壁寬度。此^

1314349 _案號92101177 _年月日 修正 _ 五、發明說明（7) 隙壁寬度的不同係由其組成介電層之材料的層數與厚度來 決定。必須指出的是，在整個間隙壁形成的過程中，由於 到最後才統一進行非等向蝕刻，以移除不必要的介電層材 料，因此基材3 2—直受到介電層3 3 1、3 3 2、3 3 3所保護， 使閘極結構3 2 1、3 2 2下方的摻雜區不會受到多次蝕刻的污 染。 以上是利用三層介電層形成二種作業區域二種寬度形狀間 隙壁之例子，當然，習知技藝者當能利用此說明將之拓展 為各種二層以上之任何數目介電層，以形成二種以上之任 何數目作業區域之二種以上任何寬度形狀之間隙壁。 以下再說明如何形成三種寬度的間隙壁的另一例子。關於 此例子，請醉合參看第4圖（a)到第4圖（i)的各階段結構 圖。在第4圖（a)中，基材42具有第一作業區域411、第二 作業區域412，以及第三作業區域413，在此三作業區威上 分別有閘極結構421、422與423。首先，在基材42上形成 四層介電層431、432、433、434，其中此四層介電唐 431、432、433、43 4之相鄰二層具有不同的蝕刻選擇比。 然後，在此四層介電層431、432、433、434上方形成光$ 441，以曝露第一作業區域411，如第4圖（a)所示。 接著，對於曝露之第一作業區域411進行兩次非等向蝕 刻，以依序得到第4圖（b)、第4圖（c)所示結構。接著’存 進行一次等向蝕刻，移除所曝露出之第一作業區域411的 介電層434之物質以得到第4圖（d)所示結構。 然後，將第二作業區域412、第三作業區域41 3之光阻441 去除，並接著在第一作業區域411上形成光阻442，以曝露

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曰 五、發明說明（8) 第二作業區域4丨2 之第二作業區域彳及第三作業區域413。接著，對曝露出 以移除該曝露區域2及第二作業區域41 3進行選擇性姓刻’ 後’我們得到^ ^ ;1電層434之物質。在經由這些步驟 修」 之第二作業區域41 2及第三作業區域 以得到第4圖（f )所示的結構。然 接著，進一步對(e)所示的結構 413進行非等向蝕刻 後，去除第4圖 第二作業區域4 ?中的光阻442,並在第一作業區域411 ,,Q ^ ^上形成光阻443，以曝露第三作業區域 413’並進行一笪&、 tf向或非等向餘刻’以得到第4圖（g)所示 的結稱。 接^ ’ 走*阻443 ’便得到第4圖（h)的結構。在第4圖 (h)的 '结構中’閘極結構42卜422與423分別覆蓋不同形狀 的介電層H ’進行一次非等向蝕刻，把不需要的介電 層物質移除’至此’便得到第4圖（i)。在第4圖（i)中，我 們可以發現’閘極結構421、422、423具有不同形狀與寬 度的間隙壁’因而可滿足閘極結構421、422與423所需要 的不同寬度間隙壁特性。 接著’請參看第5圖，此圖說明間隙不同的形狀。雖然上 述的兩個例子中，皆以類似第5圖中間隙壁51的形狀作為 說明之用，然而如果有設計的需要，習知技藝者當可利用 上述之技術以形成間隙壁52的形狀》 此外，請參看第6圖，此圖說明本發明適用於溝渠 (Trench)的例子。與前述的閘極不同，有時在溝渠形狀的 結構也需要間隙壁’此時，我們便能利用本發明所接式的 技術在不同作業區域形成不同寬度或形狀之間隙壁。

第15頁 1314349 - -案號咖 ”77___主 ^^~ - 五、發明說明（9) 此外’除了上述兩種在閘極以及溝渠的應用’其他需要間 隙壁的結構亦可適用本發明之技術。舉例來說’在平坦化 製程後需要產生導線或溝渠等需要間隙壁的結構’亦可適 用本發明之技術，以在不同作業區域形成不同寬度或形狀 的間隙壁。 由上述本發明較佳實施例讦知’應用本發明至少具有下列 優點。 首先，由於在間隙壁製作的過程中’基材受到介電層的保 護，因此可避免因為製程，例如蝕刻，所帶來的污染β舉 例來說，本方法可避免對於不同作業區域的閘極下方之換 雜區產生污染。 其次，本發明將作為間隙壁材質的介電層一次先全部沉積 形成出來，接著再透過選擇性的微影餘刻，以不同介電層 形狀的組合以得到不同的間隙壁形狀，此對電路之設計者 而言具有容易規劃的特性，也因此本發明對於日益複雜的 電路’亦有重要的之效用。 因此，本發明確實提供了一個有效的方法，以在不同作業 區域形成不同寬度或形狀的間隙壁，於是本發明對於今後 半導體製程需要用到更複雜的電路積集，難謂不具有重要 的貢獻。 雖然本發明已以一較佳實施例揭露如上，然其並非用以限 定本發明’任何熟習此技藝者，在不脫離本發明之精神和 範圍内’當可作各種之更動與潤飾，因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。

第16頁 1314349 案號 92101177 曰 修正 圖式簡單說明 圖式簡單說明 第1圖例示一積體電路晶片的示意圖； 第2圖例示實施例方法之流程圖； 第3圖（a)到（h)例示形成二種寬度間隙壁之例子 第4圖（a)到（i )例示形成三種寬度間隙壁之例子 第5圖例示不同間隙壁形狀之例子；以及 第6圖例示另一結構間隙壁應用之例子。 圖式之標記說明 1 0晶片 1 2控制模組 1 4第二記憶體 202〜214流程圖步驟 3 11第一作業區域 3 2基材 3 2 1閘極結構 3 3 1介電層 3 3 3介電層 342光阻 4 1 2第二作業區域 4 2 1閘極結構 423閘極結構 11計算模組 1 3第一記憶體 1 5通訊模組 2082〜2086流程圖步驟 312第二作業區域 42基材 3 2 2閘極結構 3 3 2介電層 341光阻 411第一作業區域 413第三作業區域 422閘極結構 43 1介電層

1314349 案號 92101177 年月曰 修正 圖式簡單說明 432介電層 434介電層 442光阻 5 1間隙壁 4 3 3介電層 441光阻 443光阻 5 2間隙壁

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Claims (1)

1314349 _案號92101177_年月日 修正_ 六、申請專利範圍 1. 一種形成多種寬度之間隙壁的方法，該方法至少包 含： 形成一第一介電層於複數結構上，其中該些結構分布於一 基材上之至少一第一作業區域與一第二作業區域； 形成一第二介電層於該複數結構上，該第二介電層之材質 與該第一介電層之材質不同； 形成一第一光阻於該第二作業區域上； 選擇性地蝕刻位於該第一作業區域上之該第二介電層，以 完全移除暴露出之該第二介電層； 非等向蝕刻暴露出之該第一介電層，以於該第一作業區域 内之複數結構之側壁上形成第一間隙壁； 移除該第一光阻； 形成一第二光阻於該第一作業區域上；以及 依序蝕刻該第二作業區域之該第二介電層與該第一介電 層，以於該第二作業區域内之複數結構側壁上形成第二間 隙壁，藉此該些第二間隙壁之寬度大於該些第一間隙壁之 寬度。 2. 如申請專利範圍第1項所述之方法，其中在形成該第一 光阻與該第二光阻的步驟之間，更至少包含一半導體製 程。 3. 如申請專利範圍第1項所述之方法，其中該些結構包含 閘極結構。

第19頁 1314349 _案號92101177_年月日_修正 _ 六、申請專利範圍 4. 如申請專利範圍第1項所述之方法，其中該些結構結構 包含溝渠結構。 5. 如申請專利範圍第1項所述之方法，其中該些第一間隙 壁與該些第二間隙壁之組成之介電層數目不同，使得該些 第一間隙壁與該些第二間隙壁之寬度不同。 6. —種形成多種寬度之間隙壁的方法，該方法至少包 含： 形成一第一介電層於複數結構上，其中該些結構分布於一 基材上之至少第一作業區域與至少第二作業區域； 形成一第二介電層於該複數結構上，該第二介電層之材質 與該第一介電層之材質不同； 形成一第三介電層於該複數結構上，該第三介電層之材質 與該第二介電層之材質不同； 形成一第一光阻於一第二作業區域上； 選擇性地蝕刻位於該第一作業區域之第三介電層，以完全 移除暴露之該第三介電層； 非等向蝕刻暴露出之該第二介電層，以於該第一作業區域 内之該些結構上之該第一介電層之侧壁上形成第一間隙 壁； 移除該第一光阻； 形成一第二光阻於該第一作業區域上；

第20頁 1314349 _案號92101177_年月日__ 六、申請專利範圍 依序蝕刻該第二作業區域之該第三介電層與該第二介電 層，以於該第二作業區域内之複數結構侧壁上形成第二間 隙壁； 移除該第二光阻；以及 蝕刻暴露出之該第一介電層，以同時在該第一作業區域之 該些結構上之該第一介電層之側壁上與該些第一間隙壁一 起形成第三間隙壁，以及在該第二作業區域之該些結構之 側壁上與該些第二間隙壁一起形成第四間隙壁，藉此該些 第四間隙壁之寬度大於該些第三間隙壁之寬度。 7. 如申請專利範圍第6項所述之方法，其中在形成該第一 光阻與該第二光阻的步驟之間，更至少包含一半導體製 程。 8. 如申請專利範圍第6項所述之方法，其中該些結構包含 閘極結構。 9. 如申請專利範圍第6項所述之方法，其十該些結構包含 溝渠結構。 1 0. —種半導體結構，包含： 一基材，該基材包含一第一作業區域以及一第二作業區 域； 複數個電路結構，位於該第一作業區域以及該第二作業區

第21頁 1314349 _案號92101177_年月曰 修正_ 六、申請專利範圍 域； 一第一介電層，位於該第一作業區域以及該第二作業區域 之該些電路結構之側壁； 一第二介電層，位於該第二作業區域之該些電路結構之側 壁， 其中，該第二介電層之材質與該第一介電層之材質不同， 該第一作業區域之一第一間隙壁包含該第一介電層，該第 二作業區域之一第二間隙壁包含該第一介電層以及該第二 介電層，藉以該第二間隙壁之寬度大於該第一間隙壁之寬 度。 11.如申請專利範圍第10項所述之半導體結構，更包含一 第三介電層，位於該第一作業區域以及該第二作業區域之 該些電路結構之側壁，其中，該第一作業區域之該第一間 隙壁包含該第一介電層以及該第三介電層，該第二作業區 域之該第二間隙壁則包含該第一介電層、該第二介電層以 及該第三介電層，藉以使該第二間隙壁之寬度大於該第一 間隙壁之寬度。 1 2.如申請專利範圍第1 0項所述之半導體結構，更包含一 第三介電層，位於該第二作業區域之該些電路結構之側 壁，其中，該第一作業區域之該第一間隙壁包含該第一介 電層，該第二作業區域之該第二間隙壁則包含該第一介電 層、該第二介電層以及該第三介電層，藉以使該第二間隙

第22頁 1314349 _案號92101177_年月曰 修正_ 六、申請專利範圍 壁之寬度大於該第一間隙壁之寬度。 1 3 .如申請專利範圍第1 1或第1 2項所述之半導體結構，其 中該第三介電層之材質與該第二介電層之材質不同。 1 4.如申請專利範圍第1 0項所述之半導體結構，其中該些 電路結構包含閘極結構。 1 5 .如申請專利範圍第1 0項所述之半導體結構，其中該些 電路結構包含溝渠結構。

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