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TW201802879A - 積體電路製造方法 - Google Patents

積體電路製造方法 Download PDF

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TW201802879A
TW201802879A TW106107742A TW106107742A TW201802879A TW 201802879 A TW201802879 A TW 201802879A TW 106107742 A TW106107742 A TW 106107742A TW 106107742 A TW106107742 A TW 106107742A TW 201802879 A TW201802879 A TW 201802879A
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TW106107742A
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江嘉評
張雅婷
鄭文立
鄭年富
池明輝
黃文俊
劉如淦
高蔡勝
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種積體電路製造方法，包括：接收具有兩個鄰接區塊之一目標積體電路設計佈局，兩個鄰接區塊中之每一者具有根據一圖案間距間隔開之目標圖案，兩個鄰接區塊具有不同之圖案間距；於目標圖案之間之間隔中填充芯軸圖案化候選區；以一第一顏色以及一第二顏色著色芯軸圖案化候選區，包括：將芯軸圖案化候選區中之第一個著上第一顏色；以及將任意兩個相鄰之芯軸圖案化候選區著上不同顏色；移除以第二顏色著色之芯軸圖案化候選區；以及輸出用於遮罩製造之計算機可讀取格式之一芯軸圖案，芯軸圖案包括以第一顏色著色之芯軸圖案化候選區。

Description

積體電路製造方法
本發明實施例係有關於用於製造積體電路(IC)之方法，以及特別係有關於用於包括具有變化之圖案間距之鄰接區塊之積體電路佈局之芯軸以及間隔技術。
半導體積體電路(IC)工業係經歷了快速成長。積體電路材料以及設計之技術進步產生了數代之積體電路，其中每一代具有比前一代更小以及更複雜之電路。這種縮小過程通常透過提高生產效率以及降低相關成本以提供利益。這種縮小過程亦增加積體電路處理以及製造之複雜性。
舉例來說，當製造鰭式場效電晶體(FinFET)裝置時，通常係使用間隔技術以加倍曝光之圖案。即最終圖案之間距係減小至僅為第一曝光圖案之一半。典型之間隔技術係使用兩個遮罩。第一個定義第一次曝光中之芯軸圖案，以及第二個定義第二次曝光中之切割圖案。切割圖案係移除芯軸圖案不需要之部份、衍生物或者兩者。接著，於剩餘之芯軸圖案之側壁上係形成間隔物圖案(spacer pattern)。間隔物圖案之間距減小至僅為芯軸圖案之間距之一半。間隔物圖案係用於半導體基板中或者半導體基板上之圖案化層，例如於形成用於鰭式場效電晶體之閘極電極之製程中。
隨著裝置集成度之增加，通常期望將多個區塊或 巨集封裝至一個積體電路晶圓中，並進一步地將其配置為鄰接於佈局上以節省晶圓之面積。這些區或巨集具有各自之圖案間距，其可隨著區塊變化。這些鄰接區塊或者巨集可包括邏輯區塊、靜態隨機存取記憶體(Static Random Access Memory,SRAM)區塊以及其它巨集。這些鄰接區塊中之圖案可透過使用上述間隔技術形成。然而，如何有效地且高效地設計用於這些鄰接區塊之芯軸圖案仍具有挑戰性，因為當跨越區塊之邊界時，芯軸圖案需要符合不同之圖案間距。
本發明一實施例提供一種積體電路製造方法，步驟包括：接收具有兩個鄰接區塊之一目標積體電路設計佈局，兩個鄰接區塊中之每一者具有根據一圖案間距間隔開之目標圖案，兩個鄰接區塊具有不同之圖案間距；於目標圖案之間之間隔中填充芯軸圖案化候選區；以一第一顏色以及一第二顏色著色芯軸圖案化候選區，包括：將芯軸圖案化候選區中之第一個著上第一顏色；以及將任意兩個相鄰之芯軸圖案化候選區著上不同顏色；移除以第二顏色著色之芯軸圖案化候選區；以及輸出用於遮罩製造之計算機可讀取格式之一芯軸圖案，芯軸圖案包括以第一顏色著色之芯軸圖案化候選區。
本發明另一實施例提供一種積體電路製造之方法，步驟包括：接收具有鄰接區塊之一積體電路設計佈局，每個鄰接區塊具有沿著一第一方向根據一圖案間距間隔開之目標圖案，目標圖案具有沿著垂直於第一方向之一第二方向延伸之一細長形狀；產生填充介於目標圖案之間之間隔之芯軸圖案 化候選區；將芯軸圖案化候選區中之第一個著上一第一顏色；將其它芯軸圖案化候選區著上第一顏色以及一第二顏色，使得任意兩個相鄰之芯軸圖案化候選區以不同之顏色著色；移除以第二顏色著色之芯軸圖案化候選區；以及以計算機可讀取格式輸出用於遮罩製造之一芯軸圖案，芯軸圖案具有以第一顏色著色之芯軸圖案化候選區。
本發明另一實施例提供一種積體電路製造之方法，步驟包括：接收具有多個區塊之一積體電路設計佈局，每個區塊具有沿著一第一方向縱向延伸以及沿著垂直於第一方向之一第二方向根據一圖案間距間隔開之目標圖案，至少兩個區塊具有不同之圖案間距，區塊之一者為一靜態隨機存取記憶體區塊；產生填充目標圖案之間之間隔之芯軸圖案化候選區，其中芯軸圖案化候選區中之第一個係填充於介於靜態隨機存取記憶體區塊以及一相鄰區塊之間之一邊界處之一間隔中；將芯軸圖案化候選區中之第一個著上一第一顏色；將其它芯軸圖案化候選區著上第一顏色以及一第二顏色，使得任何兩個相鄰之芯軸圖案化候選區具有不同之顏色；移除以第二顏色著色之芯軸圖案化候選區；以及以計算機可讀取格式輸出用於遮罩製造之一芯軸圖案，芯軸圖案具有以第一顏色著色之芯軸圖案化候選區。
100‧‧‧積體電路製造系統
102‧‧‧設計公司
104‧‧‧積體電路設計佈局
110‧‧‧光罩製造端
112‧‧‧遮罩資料準備程序
114‧‧‧芯軸圖案準備程序
118‧‧‧遮罩製造程序
120‧‧‧積體電路製造廠
124‧‧‧芯軸間格圖案化
130‧‧‧積體電路裝置
140‧‧‧遮罩設計系統
142‧‧‧處理器
144‧‧‧系統記憶體
146‧‧‧大容量儲存裝置
148‧‧‧通信模組
160‧‧‧芯軸圖案形成方法
162-174‧‧‧操作步驟
202‧‧‧目標圖案
204‧‧‧芯軸圖案化候選區
204-A‧‧‧芯軸圖案
204-C‧‧‧芯軸圖案化候選區
204-L‧‧‧芯軸圖案化候選區
204-MC‧‧‧芯軸切割圖案
204-SC‧‧‧間隔切割圖案
302‧‧‧設計區塊
304‧‧‧設計區塊
306‧‧‧設計區塊
308‧‧‧設計區塊
402‧‧‧靜態隨機存取記憶體區塊
403‧‧‧邏輯區塊
404‧‧‧芯軸圖案化候選區
406‧‧‧目標圖案
406‧‧‧目標圖案
408‧‧‧目標圖案
552‧‧‧目標圖案
554‧‧‧靜態隨機存取記憶體區塊
555‧‧‧邏輯區塊
556‧‧‧芯軸圖案化候選區
556-1‧‧‧芯軸圖案化候選區
602‧‧‧基板
604‧‧‧圖案化層
606‧‧‧硬遮罩層
608‧‧‧底層
610‧‧‧中間層
612‧‧‧光阻特徵
614‧‧‧間隔件
A‧‧‧第一顏色
B‧‧‧第二顏色
P3‧‧‧目標圖案間距
P4‧‧‧目標圖案間距
P5‧‧‧目標圖案間距
P6‧‧‧目標圖案間距
本發明實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要強調之是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於 說明之目之。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。
第1A圖係顯示根據本發明一實施例所述之積體電路(IC)製造系統以及相關之積體電路製造流程之簡化方塊圖。
第1B圖係顯示根據本發明第1A圖實施例所示之遮罩室之更詳細之方塊圖。
第1C圖係顯示根據本發明實施例之設計芯軸圖案之方法之流程圖。
第2A、2B、2C以及2D圖係顯示根據本發明一些實施例所述之使用第1圖之方法所設計用於目標積體電路佈局之芯軸圖案之示例。
第3A圖係顯示包括多個具有變化之圖案間距之鄰接區塊之示例性積體電路佈局。
第3B圖係顯示根據本發明一實施例所述之利用第1C圖之方法設計用於第3A圖中之目標積體電路佈局之芯軸圖案之示例。
第4圖係顯示根據本發明一實施例所述之使用第1C圖之方法設計用於目標積體電路佈局之芯軸圖案之示例。
第5圖係顯示根據本發明一實施例所述之使用第1C圖之方法設計用於示例性積體電路佈局之芯軸圖案之步驟。
第6A、6B、6C、6D以及6E圖係顯示使用芯軸以及間隔技術於基板中或者基板上形成目標圖案之俯視圖以及剖面圖。
本發明接下來將會提供許多不同之實施例以實施 本發明中不同之特徵。各特定實施例中之組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。此外，一第一元件形成於一第二元件“之下”或“上”可包含實施例中之該第一元件與第二元件直接接觸，或也可包含該第一元件與第二元件之間更有其它額外元件使該第一元件與第二元件無直接接觸。此外，在本說明書之各種例子中可能會出現重複之元件符號以便簡化描述，但這不代表在各個實施例及/或圖示之間有何特定之關連。
此外，空間相關術語，例如“下面(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等空間相關術語在此被用於描述圖中例示之一個元件或特徵部件與另一元件或特徵部件之關係。空間相關術語可包括設備於使用或操作中除了圖中描繪之方位以外之不同方位。設備可以其它方式被定向(旋轉90度或處於其它方位)，並且在此使用之空間相關描述詞應可被相應地理解。
第1A圖係顯示積體電路(IC)製造系統100以及與積體電路製造系統相關之積體電路製造流程之實施例之簡單方塊圖。積體電路製造系統100包括複數個實體(entity)，例如一設計公司(design house)102、一光罩製造端(mask house)110、以及一積體電路製造廠(IC manufacturer or fab)120。這些實體於設計、發展、以及製造週期(manufacturing cycle)和/或與積體電路裝置130之生產相關之服務(service)上互相影響(interact)。這些實體可透過通訊網路(communication network)連接，通訊網路可為單一網路或是多種不同之網路， 例如內部網路(intranet)以及網際網路，並可包括有線或者無線之通訊通道(communication channel)。每個實體可與其它實體互動，並可提供其它實體服務或者自其它實體接收服務。設計公司102、光罩製造端(mask house)110、以及積體電路製造廠120可為一較大之企業實體所擁有，甚至可與公共設施共存並使用共同資源。
設計公司(或者設計團隊)102係產生一積體電路設計佈局(或者積體電路佈局)104。積體電路設計佈局104包括多種用於積體電路130之幾何圖案。幾何圖案係對應於組成積體電路130之各種元件之金屬層、氧化層或者半導體層之圖案。上述各種層係結合以形成各種積體電路之特徵部件(亦或簡為積體電路特徵)。舉例來說，一部份之積體電路佈局104包括各種積體電路特徵，例如即將被形成於一半導體基板(例如矽晶圓)上以及設置於半導體基板上各種金屬層之一主動區、閘極、源極以及汲極、一層間內連接之金屬線或介層窗接點、以及接合墊(bonding pad)之開孔。設計公司102係執行一合適之設計程序以形成積體電路佈局104。設計程序可包括邏輯設計、實體設計、和/或電路佈局與繞線(place and route)。
於現今之先進製程中，積體電路佈局104通常需要符合一組製造規則以提供下游廠商根據製造規則執行製程。僅以鰭式電晶體製程為例，鰭式主動區係設計為矩形特徵(rectangular feature)並於一方向上縱向取向(oriented lengthwise)，以及閘極電極係設計為矩形特徵並以垂直於鰭主動區之方向縱向取向。值得注意的是，積體電路設計佈局具 有以一定間距間隔開且每個具有特定長度以及寬度之平行矩形片(parallel rectangular piece)。
同時，通常會希望將各種設計區塊(design block)封裝至積體電路佈局104中以增加裝置之集成度。各種設計區塊可具有不同之性能目標，並因此被設計為具有不同之電路特徵。舉例來說，兩個設計區塊可具有不同之閘極長度並且具有不同之閘極間距。於另一示例中，邏輯區塊可放置鄰接於靜態隨機存取記憶體區塊以節省面積。邏輯區塊係設計為用於電路性能(例如開關速度、驅動電流等)，而靜態隨機存取記憶體區塊則設計為用於電路密度。因此，邏輯區塊中之閘極間距係與靜態隨機存取記憶體區塊之閘極間距不同。本發明之實施例用以有效地製造具有圖案間距彼此不同之多個鄰接區塊之積體電路。這一方面將於後續提出進一步之討論。
積體電路設計佈局104以具有幾何圖案之資訊之一個或多個資料檔案呈現。舉例來說，積體電路設計佈局104可以GDSII檔案格式或者DFII檔案格式表示。
光罩製造端110使用積體電路佈局104以製造用於製造積體電路裝置130之各個層之一個或多個遮罩。光罩製造端110執行遮罩資料準備程序112，其中積體電路佈局104被轉換為可透過光罩曝寫機實質寫入(physically written)之格式，並且在遮罩製造程序118時，遮罩資料準備程序112所準備之資料被修改為符合特定光罩曝寫機和/或遮罩製造商，並接著進行編造。於本實施例中，遮罩資料準備程序112以及遮罩製造程序118係為分開之部份(element)。然而，遮罩資料準備程 序112以及遮罩製造程序118可統稱為遮罩資料準備程序。
於本實施例中，遮罩資料準備程序112包括稱作芯軸圖案準備程序114之模組。遮罩資料準備程序112可以包括附加模組，例如光學鄰近效應修正(OPC)、遮罩規則檢查器、光微影製程檢查器以及其它解析度增強技術(resolution enhancement technique,RET)(未顯示)。隨著使用深紫外光(例如193nm)之光微影曝光接近其解析度極限，係設計各種技術以延長現有微影工具之可用壽命。其中一個技術為芯軸間格圖案化(mandrel spacer patterning)。於該技術中，使用第一曝光製程以形成芯軸圖案，並且於芯軸圖案之側壁上形成間隔物圖案。然後，移除芯軸圖案，並利用間隔物圖案執行更進一步之圖案化步驟，以形成最終圖案。間隔物圖案之間距減小至僅為芯軸圖案之間距之一半，藉此以增加圖案化程序之解析度。於該技術中，根據積體電路佈局104中所定義之目標最終圖案以準備芯軸圖案。當積體電路佈局104包括上述具有變化之間距的鄰接區塊時，芯軸圖案被設計為適應不同之間距，特別是跨越區塊邊界，其可能具有挑戰性且為耗時的。於本實施例中，芯軸圖案準備程序114係設計為可有效地滿足這種設計需要，將配合第1C圖進行解釋。
於遮罩資料準備程序112修改積體電路佈局104後，於遮罩製造程序118期間係根據修改之積體電路佈局製造遮罩或遮罩組。舉例來說，電子束(e-beam)或者多個電子束之機構係用以根據修改後之積體電路佈局於遮罩(光罩(photomask)或者光罩(reticle))上形成圖案。遮罩可以各 種技術形成。舉例來說，遮罩可使用二元技術形成以包括不透明區域以及透明區域。用以將晶片上所塗佈之圖像敏感材料層(例如光阻)曝光的輻射束(例如紫外光(UV)束)係被不透明區域所阻擋並透射穿過透明區域。於一實施例中，二元遮罩包括透明基板(例如熔凝石英(fused quartz))以及塗佈於遮罩之不透明區域中之不透明材料(例如鉻)。於另一示例中，遮罩係使用相位偏移技術所形成。於相位偏移遮罩(PSM)中，形成於遮罩上之圖案中之各種特徵係配置為具有適當之相位差以增強解析度以及成像質量。於各個示例中，相位偏移遮罩可為本領域已知之衰減相位偏移遮罩或交替相位偏移遮罩。於本實施例中，由芯軸圖案準備程序114所準備之芯軸圖案(芯軸圖案亦可經過光學鄰近效應修正或者其它解析度增強技術之處理)形成於遮罩上。
積體電路製造廠120(例如半導體製造廠)係使用透過遮罩室110所製造之遮罩(或多個遮罩)以製造積體電路裝置130。積體電路製造廠120為積體電路製造企業，其可包括無數之製造設施以製造各種不同之積體電路產品。舉例來說，可存在用於積體電路產品之前端製造(即前段製程(FEOL))之第一製造設施，而第二製造設施可為提供用於積體電路產品之互連以及包裝之後端製造(即後段製程(BEOL))，以及第三製造設施可為製造業務提供其它服務。於本實施例中，係使用遮罩(或多個遮罩)製造半導體晶片以形成積體電路裝置130。半導體晶片包括矽基板或者具有材料層形成於上之其它合適之基板。其它合適之基板材料包括另一種合適之元素半導 體，例如金剛石或鍺；合適之化合物半導體，例如碳化矽、砷化銦或者磷化銦；或者合適之合金半導體，例如碳化矽鍺、磷化鎵砷或者磷化鎵銦。半導體晶片更可包括各種摻雜區域，介電質特徵以及多層連接(形成於後續之製造步驟中)。遮罩可用於各種製程中。舉例來說，具有芯軸圖案之遮罩可用於芯軸間隔物圖案化124之程序中以形成鰭式主動區、閘極電極和/或其它積體電路特徵。芯軸間隔物圖案化124之程序將於後續提出更進一步之討論。
第1B圖係顯示第1A圖中所示實施例之光罩製造端110的更詳細方塊圖。於所示之實施例中，光罩製造端110包括遮罩設計系統140，其可用以執行包含第1A圖之遮罩資料準備程序112所述之相關功能。遮罩設計系統140係為資訊處理系統，例如電腦、伺服器、工作站或者其它合適之設備。遮罩設計系統140包括通信耦接至系統記憶體144、大容量儲存裝置146以及通信模組148之處理器142。系統記憶體144係提供處理器142非暫態計算機可讀取儲存器以透過處理器執行計算機指令。系統記憶體可包括例如動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)、固態記憶體裝置、和/或本領域已知之各種其它記憶體裝置之隨機存取記憶體(RAM)裝置。計算機程式、指令以及資料係儲存於大容量儲存裝置146上。大容量儲存裝置設備可包括硬盤、光盤、磁碟、固態儲存裝置和/或本領域中已知之各種其它大容量儲存裝置。通信模組148可用以與例如設計公司102之積體電路製造系統100中之其它組件傳送例如積體電路設計佈局檔案之資訊。通信模組可包括乙 太網卡、802.11 WiFi裝置、蜂窩數據無線電設備、和/或本領域已知之其它合適之裝置。
於操作步驟中，遮罩設計系統140用以控制(manipulate)積體電路佈局104，包括產生用於各個鄰接區塊之芯軸圖案，其中各個鄰接區塊之圖案間距並不相同。舉例來說，於一實施例中，芯軸圖案準備程序114可以於遮罩設計系統140上所執行之軟體指令實現。於上述實施例中，遮罩設計系統140自設計公司102接收包括積體電路佈局104之第一GDSII檔案132。於完成遮罩資料準備程序112後，遮罩設計系統140將包括具有芯軸圖案之設計佈局之第二GDSII檔案150傳輸至遮罩製造程序118。於替代之實施例中，積體電路佈局104可以例如DFII、CIF、OASIS或任何其它合適之檔案類型之替代檔案格式於積體電路製造系統100之元件之間傳遞。除此之外，於替代之實施例中，遮罩設計系統140以及光罩製造端110可包括附加及/或不同之元件。
請參閱第1C圖，第1C圖係顯示用以形成芯軸圖案之方法160之流程圖。芯軸圖案形成方法160可全部或部份地由芯軸圖案準備程序114(第1A圖)實現。必須理解的是，可於方法160之前、期間以及之後提供額外之操作步驟，並可於方法之其它實施例中替換、移除或移動所描述之操作步驟。芯軸圖案形成方法160僅為一示例，並非用以限制本發明之範圍。芯軸圖案形成方法160包括操作步驟162、164、166、168、170、172以及174。上述操作步驟將於下面提出更進一步之討論。
於操作步驟162，芯軸圖案形成方法160接收一目 標積體電路設計佈局104。積體電路設計佈局104具有目標圖案，例如表示鰭式主動區、閘極電極或其它積體電路特徵之細長件(elongated piece)。這些目標圖案屬於彼此鄰接之不同設計區塊。區塊中之圖案具有固定(相同)之圖案間距，且不同區塊中之圖案可具有不同之圖案間距。除此之外，這些圖案係使用芯軸間隔技術形成。更具體地，這些圖案對應於芯軸間隔技術中之間隔物圖案。
於操作步驟164，芯軸圖案形成方法160產生芯軸圖案化候選區。這些芯軸圖案化候選區係填充於相鄰目標圖案之間的間隔中。於一實施例中，若所有區塊皆為邏輯區塊(即沒有靜態隨機存取記憶體區塊或其它類型之特殊巨集(macro))，則芯軸圖案化候選區可自積體電路設計佈局104之具有最高優先級之一邊緣(例如最左側之邊緣)開始，並且朝向積體電路設計佈局104之相對邊緣(例如最右邊緣)填充間隔。上述步驟將持續直到每個目標圖案於其右側皆具有芯軸圖案化候選區。如後續所討論之，此一配置之益處將為顯而易見的。除此之外，於本實施例中，芯軸圖案化候選區具有與緊鄰其左側之目標圖案相同之長度。於一些實施例中，芯軸圖案化候選區之長度可比其左側上之目標圖案之長度長。為了進一步實施這些實施例，可產生一個或多個切割圖案以於光微影製程中切割最終芯軸圖案。舉例來說，上述之狀況之一為當目標圖案中之一者比相鄰目標圖案其左側以及右側短時。
於另一實施例中，若積體電路設計佈局104包括鄰接邏輯區塊之靜態隨機存取記憶體區塊(或者其它類型之特殊 巨集)，則芯軸圖案化候選區可自靜態隨機存取記憶體區塊之邊界開始，並朝向積體電路設計佈局104之相對邊緣(最左側以及最右側邊緣)填充間隔。上述步驟將持續直到每個目標圖案之右側皆具有芯軸圖案化候選區以及其左側皆具有另一芯軸圖案。如後續所討論之，此一配置之益處將為顯而易見的。於各種實施例中，由於芯軸圖案化候選區係填充不同區塊中之間隔，因此其可具有變化之寬度以及變化之間距。僅芯軸圖案化候選區之子集將呈現於遮罩製造程序118(第1A圖)。
於操作步驟166，芯軸圖案形成方法160係對芯軸圖案化候選區分配優先級。於一實施例中，積體電路設計佈局104中所有區塊係為邏輯區塊，位於積體電路設計佈局104之邊緣(例如最左側之芯軸圖案化候選區)之芯軸圖案化候選區被分配為具有最高優先級。於另一實施例中，積體電路設計佈局104包括鄰接邏輯區塊之一個或者多個靜態隨機存取記憶體區塊(或者其它類型之特殊巨集)，位於靜態隨機存取記憶體區塊以及邏輯區塊之邊界上之芯軸圖案化候選區被分配具有最高優先級。
於操作步驟168，芯軸圖案形成方法160對芯軸圖案化候選區進行著色(或者分配顏色)。於一實施例中，方法160將兩種顏色(第一顏色(或顏色A)以及第二顏色(或顏色B))分配給芯軸圖案化候選區。具有最高優先級之芯軸圖案化候選區係以顏色A著色。除此之外，任何兩個相鄰之芯軸圖案化候選區係以不同之顏色著色。換言之，緊鄰以A色著色之芯軸圖案化候選區右側之芯軸圖案化候選區係用顏色B著色， 以及緊鄰以B色著色之芯軸圖案化候選區右側之芯軸圖案化候選區則用顏色A著色。持續該交替著色之過程直到最高優先級芯軸圖案化候選區右側之所有芯軸圖案化候選區皆已著色。對位於最高優先級之芯軸圖案化候選區左側之芯軸圖案化候選區則施加相同之著色過程。
於操作步驟170，芯軸圖案形成方法160保存具有第一顏色(顏色A)之芯軸圖案化候選區，並移除具有第二顏色(顏色B)之芯軸圖案化候選區。著色為A色的芯軸圖案化候選區成為用於後續過程(包括遮罩製造)之芯軸圖案。
於操作步驟172，芯軸圖案形成方法160可選擇性地建立用以切割(或者移除)間隔物圖案之圖案。這些圖案亦稱為間隔切割圖案。其適用於當芯軸圖案僅於其一側上具有目標圖案時之情況。由於間隔物圖案將形成於該芯軸圖案之兩側上，所以間隔物圖案之一者並不會對應至目標圖案並需要被移除。間隔切割圖案可用以於光微影製程中移除上述額外之間隔物圖案。於操作步驟172，方法160可選擇性地建立用以部份地切割(或者移除)芯軸圖案之圖案。上述圖案係稱為芯軸切割圖案。上述狀況係發生於當芯軸圖案之長度大於相關之目標圖案時。於光微影製程中，芯軸圖案之額外部份係透過芯軸切割圖案所切割。
於操作步驟174，芯軸圖案形成方法160輸出用於遮罩製造之芯軸圖案(以A色著色之芯軸圖案化候選區)，如先前第1A圖中所討論。除此之外，方法160更可輸出用於遮罩製造之芯軸切割圖案和/或間隔切割圖案。芯軸圖案以及可選 的芯軸切割圖案以及間隔切割圖案係以計算機可讀取格式輸出，如前述之GDII檔案。芯軸圖案、芯軸切割圖案以及間隔切割圖案可使用於製造積體電路特徵中之個別的(separate)光微影製程中，以下將結合第6A~6E圖進行討論。
以下將結合第2A~5圖對芯軸圖案形成方法160進行更進一步之描述。參閱第2A圖，於操作步驟162，方法160接收具有目標圖案202之目標積體電路佈局104。目標圖案202具有細長形狀，並沿著第一方向”y”縱向取向，以及沿著垂直於第一方向之第二方向”x”進行配置。目標圖案202於第二方向上具有圖案間距P1。於該實施例中，間距P1於目標積體電路佈局104中為固定的，即其自一目標圖案202至下一目標圖案202係維持相同。目標圖案202可對應至鰭式主動區、閘極電極或其它積體電路特徵。於本實施例中，係具有偶數(於本示例中為6)之目標圖案。
於操作步驟164，芯軸圖案形成方法160係以芯軸圖案化候選區204填充介於目標圖案202之間的間隔。於本實施例中，目標積體電路佈局104僅具有邏輯區塊，且芯軸圖案化候選區204係自左至右填充間隔(最左邊之間隔係分配最高優先級)。於一實施例中，操作步驟164係以芯軸圖案化候選區填充間隔直到每個目標圖案202之右側皆具有芯軸圖案化候選區。這確保於操作步驟170中移除一些芯軸圖案化候選區後，每個目標圖案仍被至少一芯軸圖案所覆蓋，而不管是否存在偶數或者奇數個目標圖案。如第2A圖所示，於操作步驟164，第一芯軸圖案化候選區204係填充介於兩個最左側之目標圖案 202之間之間隔，以及其它芯軸圖案化候選區204係自左至右填充介於目標圖案202之間之間隔。於另一實施例中，第一芯軸圖案化候選區204係填充介於兩個最右側之目標圖案202之間之間隔，以及其它芯軸圖案化候選區204係自右至左填充介於目標圖案202之間之間隔。
於操作步驟166，芯軸圖案形成方法160對芯軸圖案化候選區204分配優先級。於該實施例中，最左側之芯軸圖案化候選區204被分配為具有最高優先級。於操作步驟168，方法160自具有最高優先級之最左側芯軸圖案化候選區開始對芯軸圖案化候選區204著色。如圖所示，最左側之芯軸圖案化候選區204係以顏色A著色，以及其它芯軸圖案化候選區則自左到右交替地以顏色B、顏色A、顏色B、顏色A等著色。於該示例中，最右側之芯軸圖案化候選區係以顏色B著色。
於操作步驟170，芯軸圖案形成方法160移除具有顏色B之芯軸圖案化候選區，並保存具有顏色A(標記為204-A)之芯軸圖案化候選區以作為後續製程之芯軸圖案。舉例來說，芯軸圖案204-A會被製造於曝光晶圓之遮罩上。值得注意的是，於本實施例中，目標圖案202並未製造於遮罩上。反之，其係使用芯軸間隔技術形成作為間隔件(spacer feature)。芯軸圖案204-A具有為P1之兩倍之間距P2。芯軸圖案204-A中較大之間距使其比目標圖案202更容易使用光微影製程(例如具有較大之處理窗口(process window)等)製造。於該實施例中，芯軸圖案形成方法160並不執行操作步驟172，因為每個間隔件係對應至一目標圖案202。於操作步驟174，方法160輸出用於 遮罩製造之芯軸圖案204-A。
參閱第2B圖，其顯示於積體電路設計佈局104上執行芯軸圖案形成方法160之另一實施例的圖示。積體電路設計佈局104之該實施例與第2A圖類似，除了其具有奇數(於該示例中為5)之目標圖案。操作步驟164、166、168以及170與第2圖中所討論之相同。於操作步驟170結束時，係產生三個芯軸圖案204-A，且其每一個將用以於其兩側形成間隔件。然而，最右側之間隔件並未對應至目標圖案202。於操作步驟172，芯軸圖案形成方法160係產生間隔切割圖案204-SC，其用以於光微影製程中移除最右側之間隔件。間隔切割圖案204-SC係與芯軸圖案204-A之一側重疊(或覆蓋)。於操作步驟174，芯軸圖案形成方法160係輸出用於遮罩製造之芯軸圖案204-A以及間隔切割圖案204-SC。
參閱第2C圖，圖中係顯示於積體電路設計佈局104之另一實施例上執行之芯軸圖案形成方法160之圖示。積體電路設計佈局104之該實施例與第2圖類似，除了所有目標圖案並不具有相同之長度。於該示例中，最右側之目標圖案係比其它目標圖案短。於操作步驟164，方法160以芯軸圖案化候選區204填充介於目標圖案202之間之間隔。於該示例中，最右側之芯軸圖案化候選區204具有與其左側之目標圖案202相同之長度。因此，其長度比其它芯軸圖案化候選區204短。操作步驟166、168以及170係以與第2圖所討論之相同方式執行。於操作步驟170結束時，係產生三個芯軸圖案204-A，以及每個芯軸圖案204-A將用以於其兩側形成間隔件。然而，最右側之間隔件 僅部份地對應至目標圖案202。於操作步驟172，芯軸圖案形成方法160產生間隔切割圖案204-SC，其用以於光微影製程中移除最右側之間隔件之額外部份(extra portion)。於操作步驟174，芯軸圖案形成方法160輸出用於遮罩製造之芯軸圖案204-A以及間隔切割圖案204-SC。
於實施例中，如第2C圖所示之較短之目標圖案202可對其它目標圖案202之頂部、對準其它目標圖案202之底部、或與對準其它目標圖案202之中間部份(不與頂部或底部對準)(如第2D圖中所示)。除此之外，較短之目標圖案202可為自最高優先級目標圖案開始計數之偶數編號之目標圖案或者奇數編號之目標圖案。第2C圖係顯示較短之目標圖案202為偶數編號之目標圖案(自左起第6個目標圖案)之示例。第2D圖係顯示較短之目標圖案202為奇數編號之目標圖案(自左起第5個目標圖案)之另一示例。第2D圖之操作步驟164~174係以與第2B圖所討論之相同方式執行。
如第2A~2D圖所示，芯軸圖案形成方法160能夠處理於目標圖案之數量以及目標圖案之長度上變化之積體電路設計佈局104。以下之示例將顯示可處理目標圖案間距產生變化和/或具有混合邏輯區塊以及宏塊之積體電路設計佈局之芯軸圖案形成方法160。
參閱第3A圖，其顯示目標積體電路佈局104之另一實施例。於該實施例中，目標積體電路佈局104包括多個鄰接區塊。於該特定示例中，目標積體電路佈局104包括自左至右彼此鄰接(即相鄰區塊係共用區塊邊界)之設計區塊302、304、 306以及308。除此之外，各個設計區塊之區塊與區塊之間可具有不同之圖案間距。於一實施例中，設計區塊302具有57奈米(nm)之目標圖案間距P3；設計區塊304具有60nm之目標圖案間距P4；設計區塊306具有54nm之目標圖案間距P5；而設計區塊308具有90nm之目標圖案間距P6。當然，上述例子僅為示例。於各個實施例中，目標積體電路佈局104可包括任意數量之兩個或多個鄰接區塊，並且區塊可具有相同或不同之目標圖案間距。於每個區塊302~308中，目標圖案之配置可類似於第2A~2D圖所示之實施例中之一者之配置，或者不同於第2A~2D圖所示之實施例之配置。
參閱第3B圖，其中係顯示當芯軸圖案形成方法160應用於第3A圖所示之目標積體電路佈局104時，操作步驟162~170之圖示。為了精簡說明，圖中僅顯示區塊302以及304。於操作步驟162，方法160接收目標積體電路佈局104。方塊302係與304鄰接。方塊302具有間距為P3之目標圖案202，以及區塊304具有間距為P4之目標圖案202。於操作步驟164，芯軸圖案形成方法160以芯軸圖案化候選區204填充介於目標圖案202之間之間隔。於該實施例中，區塊302以及304為邏輯區塊，以及芯軸圖案化候選區204係自左側至右側填充積體電路設計佈局104。芯軸圖案化候選區204-C中之一者係位於區塊302以及304之跨邊界處。於該實施例中，芯軸圖案化候選區具有大於目標圖案之長度。最終芯軸圖案之額外部份將透過芯軸切割圖案移除，如以下所示。
繼續參閱第3B圖，於操作步驟166，芯軸圖案形成 方法160對芯軸圖案化候選區204分配優先級。於一實施例中，芯軸圖案形成方法160將最高優先級分配給最左側之芯軸圖案化候選區204-L。於另一實施例中，芯軸圖案形成方法160將最高優先級分配給芯軸圖案化候選區204-C。舉例來說，此情況為當區塊302以及區塊302使得介於目標圖案至邊界之左側以及至邊界之右側之間之間隔需更精確地製造且維持時。於操作步驟168，芯軸圖案形成方法160對芯軸圖案化候選區204進行著色(自具有最高優先級之芯軸圖案化候選區開始(於一實施例中為204-L，以及於另一個實施例中為204-C))。著色過程係依照前述之兩個顏色交替之方案。於操作步驟170，芯軸圖案形成方法160移除具有顏色B之芯軸圖案化候選區，如前所述。於操作步驟172，芯軸圖案形成方法160產生用於部份地切割(或者移除)芯軸圖案204-A之芯軸切割圖案204-MC，使芯軸圖案之側壁上之間隔件將符合目標圖案202。於操作步驟174，芯軸圖案形成方法160輸出用於遮罩製造之芯軸圖案204-A以及芯軸切割圖案204-MC。
參閱第4圖，其顯示積體電路佈局104之芯軸圖案之一實施例。積體電路佈局104包括具有一邏輯區塊403鄰接於左側之靜態隨機存取記憶體區塊402。於一個示例中，邏輯區塊403可包括用以讀取以及寫入靜態隨機存取記憶體區塊402之靜態隨機存取記憶體單元之電路。儘管未顯示，邏輯區塊亦可鄰接於靜態隨機存取記憶體區塊402之右側。於本實施例中，邏輯區塊403以及靜態隨機存取記憶體區塊402中之圖案間距可為相同或者不同。於特定之實施例中，邏輯區塊403中之 圖案間距係大於靜態隨機存取記憶體區塊402中之圖案間距。當靜態隨機存取記憶體區塊與邏輯區塊鄰接時，將依照某些設計規則。舉例來說，設計規則之一者係指示介於邏輯區塊403以及靜態隨機存取記憶體區塊402之間之邊界可具有一公差範圍(margin)。換言之，目標圖案406或408不應恰好出現於兩個區塊之邊界處。反之，目標圖案406以及408應以一定間隙製造位於邊界之左側以及右側。如第4圖所示，作為邏輯區塊403中最右側之目標圖案406以及作為靜態隨機存取記憶體區塊402中最左側之目標圖案408係位於區塊邊界之左側以及右側。芯軸圖案化候選區404係填充介於目標圖案406以及408之間之間隔。於該實施例中，芯軸圖案形成方法160將最高優先級分配給芯軸圖案化候選區404，並可將第二高之優先級分配給最左側芯軸圖案化候選區410。第4圖更顯示於操作步驟170結束時之結果，其中芯軸圖案化候選區404以及其它芯軸圖案將被保存以用於遮罩製造。
參閱第5圖，其顯示當芯軸圖案形成方法160應用於具有至少一邏輯區塊鄰接之靜態隨機存取記憶體區塊之目標積體電路佈局104時操作步驟162~170之圖示。於操作步驟162，芯軸圖案形成方法160接收包括鄰接邏輯區塊555之靜態隨機存取記憶體區塊554之目標積體電路佈局104。目標圖案552係為分佈橫跨於靜態隨機存取記憶體區塊554以及邏輯區塊555上之細長件。於一實施例中，目標圖案552於靜態隨機存取記憶體區塊554以及邏輯區塊555中具有不同之間距。儘管未顯示，但靜態隨機存取記憶體區塊554可於其左側鄰接另一邏 輯區塊，例如第4圖中之邏輯區塊403。除此之外，目標圖案552可於靜態隨機存取記憶體區塊554、邏輯區塊555以及另一邏輯區塊中具有不同之間距。兩個目標圖案係以一定之間隙包夾區塊554以及555之邊界。
於操作步驟164，芯軸圖案形成方法160以芯軸圖案化候選區556填充介於目標圖案552之間之間隔。芯軸圖案化候選區556-1中之一者係位於塊554以及555之邊界處。於一實施例中，芯軸圖案形成方法160產生芯軸圖案化候選區556，使每個目標圖案552具有緊鄰於其左側之芯軸圖案化候選區以及緊鄰其右側之另一芯軸圖案化候選區。換言之，每個目標圖案552夾於兩個芯軸圖案化候選區556之間。這確保無論哪個芯軸圖案化候選區被分配為最高優先級，所有目標圖案將被至少一個芯軸圖案化候選區覆蓋。於操作步驟166，芯軸圖案形成方法160對芯軸圖案化候選區556分配優先級。於本實施例中，芯軸圖案形成方法160將最高優先級分配給芯軸圖案化候選區556-1。於操作步驟168，芯軸圖案形成方法160自芯軸圖案化候選區556-1開始對芯軸圖案化候選區556著色。換言之，芯軸圖案化候選區556-1以顏色A著色，以及其它芯軸圖案化候選區則以顏色A或者顏色B以前述以及如第5圖中標記為操作步驟168之交替方式著色。於操作步驟170，芯軸圖案形成方法160移除具有顏色B之芯軸圖案化候選區，如前所述。於該實施例中，芯軸圖案形成方法160並不會執行操作步驟172。於操作步驟174，芯軸圖案形成方法160輸出用於遮罩製造之具有顏色A之芯軸圖案556。
第6A圖係顯示由光罩製造端110所產生之芯軸圖案556之俯視圖。第6B~6E圖係顯示經歷包括使用芯軸圖案556之芯軸間隔物圖案化124(第1A圖)之一個或者多個圖案化製程之裝置(例如晶圓)之剖面圖。
參閱第6B圖，芯軸圖案556以光阻圖案(或者光阻特徵或者芯軸特徵)612的形式形成於基板602上所設置的多個層之上。基板602可為半導體基板，例如矽晶片。基板602亦可包括其它半導體，例如鍺、化合物半導體(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)、合金半導體(例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)、或其組合。除此之外，基板602可選擇性地包括磊晶層，以增強其性能，包括絕緣體上之矽結構和/或具有其它合適之增強特徵。基板602可包括鰭狀結構、摻雜區域、隔離特徵和/或其它積體電路特徵。
前述多個層包括圖案化層604、硬遮罩層606、底層608以及中間層610。於一實施例中，圖案化層604包括多晶矽和/或介電材料，例如ELK(extreme low-k)材料；硬遮罩層606包括氮化鈦；底層608包括底部抗反射塗層聚合物材料；以及中間層610包括含矽聚合物。於一實施例中，光阻特徵612係使用光微影製程所形成，其包括光阻塗佈、軟烘烤(soft baking)、曝光、曝光後烘烤、顯影以及硬烘烤(hard bakind)。曝光程序係使用具有如第6A圖所示之芯軸圖案556之遮罩。顯影後光阻特徵612通常於俯視圖尺寸以及間距方面符合芯軸圖案556。
如第6C圖所示，間隔件614形成於光阻特徵612之側壁上。於一實施例中，芯軸特徵可自光阻特徵612轉移至另一層(例如硬遮罩層606或者圖案化層604)，以及間隔件614係形成於芯軸特徵之側壁上。因此，如第6C圖所示，光阻特徵612可被解釋為光阻層中或者另一層中之特徵。間隔件614包括不同於光阻特徵612之一種或者多種材料。於一實施例中，間隔件614可包括介電材料，例如氮化鈦、氮化矽或者氧化鈦。間隔件614形成為具有特定之厚度(沿著”x”方向之尺寸)，例如8nm或者11nm，其係取決於目標圖案之寬度，例如第2以及3B圖中之目標圖案202以及第5圖中之目標圖案552。間隔件614可透過各種技術形成，包括沉積製程以及蝕刻製程。舉例來說，沉積製程包括化學氣相沉積(CVD)製程或者物理氣相沉積(PVD)製程。舉例來說，蝕刻製程包括例如電漿蝕刻之非等向性蝕刻(anisotropic etch)。於一實施例中，於間隔件614形成之前，係利用芯軸切割圖案(第3B圖中之例如204-MC)部份地移除光阻特徵612。其可於單一光微影製程中執行。
參閱第6D圖，光阻特徵612被移除，並留下間隔件614作為用於後續製程之蝕刻遮罩。光阻特徵612可透過電漿灰化製程(plasma ashing processing)、乾式蝕刻製程(dry ditching process)、濕式蝕刻製程(wet ditching process)或其它合適之製程移除。舉例來說，乾式蝕刻製程可透過含氧氣體、含氟氣體(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴氣體(例如HBr和/或CHBR3)、含碘氣體、其它合適之氣體和/或電漿、和/或其組 合實施。舉例來說，濕式蝕刻製程可使用具有NH4OH、HF(氫氟酸)或者稀釋之HF、去離子水、TMAH(四甲基氫氧化銨)、其它合適之濕式蝕刻溶液或其組合。於一實施例中，間隔件614會使用例如204-SC(第2B~2D圖)之間隔切割圖案被部份地移除。其可於單一光微影製程中執行。
參閱第6E圖，由間隔件614所表示之圖案係透過一個或者多個蝕刻製程轉移至圖案化層604，蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或其它合適之蝕刻製程。於一實施例中，圖案化層604包括多晶矽且用以作為鰭式場效電晶體裝置之閘極電極。為了進一步實施本實施例，圖案化層604包括於閘極替換製程(gate-replacement process)中用以作為金屬閘極堆疊之佔位件(placeholder)之多晶矽特徵。
儘管並非用以進行限制，本發明之一個或者多個實施例係為積體電路設計以及製造提供許多益處。舉例來說，本發明之實施例提供一種設計積體電路佈局之芯軸圖案之有效方法，積體電路佈局可包括具有不同圖案間距之鄰接區塊、鄰接邏輯區塊之靜態隨機存取記憶體區塊或者其組合。本發明之方法能夠針對具有不同長度之目標圖案以及針對任何數量之目標圖案產生跨越區塊邊界之芯軸圖案(以及切割圖案)。
本發明一實施例係有關於一種積體電路製造方法，包括接收具有兩個鄰接區塊之一目標積體電路設計佈局，兩個鄰接區塊中之每一者具有根據一圖案間距間隔開之目標圖案，兩個鄰接區塊具有不同之圖案間距。此積體電路製造方法更包括於目標圖案之間之間隔中填充芯軸圖案化候選區；將 第一個芯軸圖案化候選區中標示為高優先級；以及以第一顏色以及第二顏色著色芯軸圖案化候選區。著色芯軸圖案化候選區包括將芯軸圖案化候選區中之第一個著上第一顏色；以及將任意兩個相鄰之芯軸圖案化候選區著上不同顏色。此積體電路製造方法更包括移除以第二顏色著色之芯軸圖案化候選區；以及輸出用於遮罩製造之計算機可讀取格式之一芯軸圖案，芯軸圖案包括以第一顏色著色之芯軸圖案化候選區。
根據本發明另一實施例，積體電路製造方法更包括產生用以於一光微影製程中部份地移除芯軸圖案之一切割圖案。
根據本發明另一實施例，積體電路製造方法更包括利用芯軸圖案以及切割圖案於一半導體基板上形成積體電路特徵。
根據本發明另一實施例，積體電路製造方法更包括產生與芯軸圖案之一側重疊之一切割圖案。
根據本發明另一實施例，積體電路製造方法更包括於一半導體基板上形成複數芯軸特徵。其中，形成芯軸特徵之步驟包括：使用芯軸圖案執行之一光微影製程；於芯軸特徵之側壁上形成間隔件；以及部份地移除間隔。本發明一實施例中，部份地移除間隔的步驟包括使用切割圖案執行另一光微影製程。
根據本發明另一實施例，芯軸圖案化候選區中之第一個係臨近兩個鄰接區塊之一邊緣。
根據本發明另一實施例，於填充芯軸圖案化候選 區後，每個目標圖案具有緊鄰其右側之一芯軸圖案化候選區。
根據本發明另一實施例，芯軸圖案化候選區之第一個係位於兩個鄰接區塊之間之一邊界處。
根據本發明另一實施例，於填充芯軸圖案化候選區後，每個目標圖案具有緊鄰其左側之一芯軸圖案化候選區以及緊鄰其右側之另一芯軸圖案化候選區。
根據本發明另一實施例，目標圖案中之一者係比目標圖案中之另一者短。
根據本發明另一實施例，每個芯軸圖案化候選區具有等於緊鄰其左側之目標圖案之一長度。
根據本發明另一實施例，目標圖案之一總數量為一奇數。
本發明一實施例係有關於一種積體電路製造方法，包括接收具有鄰接區塊之一積體電路設計佈局，每個鄰接區塊具有沿著一第一方向根據一圖案間距間隔開之目標圖案，目標圖案具有沿著垂直於第一方向之一第二方向延伸之一細長形狀。此積體電路製造方法更包括產生填充介於目標圖案之間之間隔之芯軸圖案化候選區；將芯軸圖案化候選區中之第一個著上一第一顏色；以及將其它芯軸圖案化候選區著上第一顏色以及一第二顏色，使得任意兩個相鄰之芯軸圖案化候選區著上不同之顏色。此積體電路製造方法更包括移除以第二顏色著色之芯軸圖案化候選區；以及以計算機可讀取格式輸出用於遮罩製造之一芯軸圖案。芯軸圖案具有以第一顏色著色之芯軸圖案化候選區。
根據本發明另一實施例，芯軸圖案化候選區中之第一個係填充位於鄰接區塊中之兩個之間之一邊界處之一間隔。
根據本發明另一實施例，在產生芯軸圖案化候選區後，每個目標圖案具有緊鄰其左側之一芯軸圖案化候選區以及緊鄰其右側之另一芯軸圖案化候選區。
根據本發明另一實施例，芯軸圖案化候選區中之第一個係填充於鄰接區塊之最左側兩個目標圖案之間之一間隔。
根據本發明另一實施例，目標圖案中之一者係比一相鄰之目標圖案之一者短，並與相鄰之目標圖案之一者之一中間部份對齊。
根據本發明另一實施例，積體電路製造方法更包括：產生用以於一光微影製程中部份地移除芯軸圖案之一第一切割圖案；產生與芯軸圖案之一側重疊之一第二切割圖案；以及輸出用於遮罩製造之計算機可讀取格式的第一切割圖案以及第二切割圖案。
本發明一實施例係有關於一種積體電路製造方法，包括接收具有多個區塊之一積體電路設計佈局，每個區塊具有沿著一第一方向縱向延伸以及沿著垂直於第一方向之一第二方向根據一圖案間距間隔開之目標圖案，至少兩個區塊具有不同之圖案間距，區塊之一者為一靜態隨機存取記憶體區塊。此積體電路製造方法更包括產生填充目標圖案之間之間隔之芯軸圖案化候選區，其中芯軸圖案化候選區中之第一個係填 充介於靜態隨機存取記憶體區塊以及一相鄰區塊之間之一邊界處之一間隔。此積體電路製造方法更包括將芯軸圖案化候選區中之第一個著上一第一顏色；將其它芯軸圖案化候選區著上第一顏色以及一第二顏色，使得任何兩個相鄰之芯軸圖案化候選區具有不同之顏色；以及移除以第二顏色著色之芯軸圖案化候選區。此積體電路製造方法更包括以計算機可讀取格式輸出用於遮罩製造之一芯軸圖案，芯軸圖案具有以第一顏色著色之芯軸圖案化候選區。
根據本發明另一實施例，於產生芯軸圖案化候選區後，每個目標圖案係夾在兩個相鄰之芯軸圖案化候選區之間。
前述之實施例或者示例已概述本發明實施例之特徵，本領域技術人員可更佳地理解本發明之各個方面。本領域技術人員應當理解，他們可輕易地使用本發明實施例作為用於設計或者修改其它過程以及結構以實施相同之目之和/或實現本發明所介紹之實施例或示例之相同優點。本領域技術人員可理解之是，上述等效構造並未脫離本發明實施例之精神以及範圍，並且可於不脫離本發明之精神以及範圍進行各種改變、替換以及更改。
160‧‧‧芯軸圖案形成方法
162-174‧‧‧操作步驟

Claims (1)

  1. 一種積體電路製造方法，包括：接收具有兩個鄰接區塊之一目標積體電路設計佈局，上述兩個鄰接區塊中之每一者具有根據一圖案間距間隔開之目標圖案，上述兩個鄰接區塊具有不同之圖案間距；於上述目標圖案之間之間隔中填充複數芯軸圖案化候選區；以及以一第一顏色以及一第二顏色著色上述芯軸圖案化候選區，包括：將上述芯軸圖案化候選區中之第一個著上上述第一顏色；將任意兩個相鄰之芯軸圖案化候選區著上不同顏色；移除以上述第二顏色著色之上述芯軸圖案化候選區；以及輸出用於遮罩製造之計算機可讀取格式之一芯軸圖案，上述芯軸圖案包括以上述第一顏色著色之上述芯軸圖案化候選區。
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