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TWI704647B - 積體電路及其製程 - Google Patents

積體電路及其製程 Download PDF

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TWI704647B
TWI704647B TW104134747A TW104134747A TWI704647B TW I704647 B TWI704647 B TW I704647B TW 104134747 A TW104134747 A TW 104134747A TW 104134747 A TW104134747 A TW 104134747A TW I704647 B TWI704647 B TW I704647B
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patterns
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line patterns
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TW104134747A
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Inventor
劉恩銓
楊智偉
洪圭鈞
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聯華電子股份有限公司
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Abstract

一種形成積體電路的製程，包含有下述步驟。首先，提供一基底，包含一第一區以及一第二區。接著，形成複數個線圖案覆蓋第一區的基底，以及一犧牲線圖案覆蓋第二區的基底，其中此些線圖案間隔且垂直犧牲線圖案。本發明更提供一種積體電路由上述製程形成，其中一基底包含一第一區以及一第二區；複數個線圖案覆蓋第一區的基底；一凹槽圖案位於第二區的基底中，其中線圖案垂直凹槽圖案。或者，複數個線圖案覆蓋基底；一犧牲線圖案位於線圖案的一尾端，其中線圖案垂直且間隔犧牲線圖案。

Description

積體電路及其製程
本發明係關於一種積體電路及其製程，且特別係關於一種應用垂直方向犧牲線圖案的積體電路及其製程。
為了要在有限的晶片面積上容納最多的半導體元件以降低生產製造成本，本領域中技藝人士紛紛提出多種半導體方法，以使得元件的尺寸越來越小而晶片上的元件密度越來越大。一方面，當元件的尺寸縮小時可以得到更快的操作速度，另一方面，當元件的尺寸縮小時還可以降低元件的操作能耗。於是，縮小積體電路的佈局結構成為本領域技藝人士汲汲營營之重要課題。其中，在積體電路的製造過程中，場效電晶體(field effect transistor)是一種極重要的電子元件，而隨著半導體元件的尺寸越做越小，電晶體的製程步驟也有許多的改進，以製造出體積小而高品質的電晶體。
其中，用來產生包含場效電晶體等的微小積體電路佈局的光阻層，隨著半導體技術仍然持續地朝著更小的尺寸邁進的同時，如何維持一個理想的臨界尺寸(critical dimension；CD)，將因眾多影響因素而提升困難度。舉例來說， 在微影圖形成形製程中，光阻層容易遭受塗佈不均勻、圖形崩毀(pattern collapse)以及臨界尺寸降低的影響，而使得製程的結果並不理想。因此，如何設計一個新的微影圖形成形方法，以克服上述缺失，乃為此一業界亟待解決的問題。
本發明提出一種積體電路及其製程，其將犧牲線圖案間隔且垂直形成於線圖案的尾端，以改善光阻均勻度，進而促進線圖案密度以及線圖案尾端的輪廓。
本發明提供一種形成積體電路的製程，包含有下述步驟。首先，提供一基底，包含一第一區以及一第二區。接著，形成複數個線圖案覆蓋第一區的基底，以及一犧牲線圖案覆蓋第二區的基底，其中此些線圖案間隔犧牲線圖案，且此些線圖案垂直犧牲線圖案。
本發明提供一種積體電路，包含有一基底、複數個線圖案以及一凹槽圖案。基底包含一第一區以及一第二區。複數個線圖案覆蓋第一區的基底。凹槽圖案位於第二區的基底中，其中線圖案垂直凹槽圖案。
本發明提供一種積體電路，包含有一基底、複數個線圖案以及一犧牲線圖案。複數個線圖案覆蓋基底。犧牲線圖案位於線圖案的一尾端，其中線圖案垂直且間隔犧牲線圖案。
基於上述，本發明提出一種積體電路及其製程，其將複數個線圖案覆蓋第一區的基底以及一犧牲線圖案覆蓋第二區的基底，且犧牲線圖案間隔且 垂直形成於線圖案的尾端。如此一來，可提升製程極限的線圖案密度。並且，防止光阻等液態塗佈材料過度流入其他區域，因而促進光阻均勻度，進而改善線圖案尾端的輪廓。
10:絕緣結構
20、20’:光散射層
30、30’:含矽遮罩抗反射塗佈層
110:基底
120、120b、222、223、224、225、226、227:線圖案
120’:閘極層
122、122’、122b:電極層
124、124’、124b:蓋層
120a、130a:凹槽圖案
120e、222e、223e、224e、225e、226e、227e:尾端部分
130:犧牲線圖案
220a、220b、220c:封閉圖案
222a、223a、224a、225a、226a、227a:連接部
A:第一區
B:第二區
P1、P2:圖案切割製程
Q:圖案化光阻
第1-3圖係繪示本發明一實施例之積體電路的製程之佈局示意圖。
第4-5圖係繪示本發明另一實施例之積體電路的製程之佈局示意圖。
第6-9圖係繪示本發明一實施例之積體電路的製程之剖面示意圖。
第1-3圖係繪示本發明一實施例之積體電路的製程之佈局示意圖。首先，如第1圖所示，提供一基底110。基底110例如是一矽基底、一含矽基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)、一矽覆絕緣(silicon-on-insulator，SOI)基底或一含磊晶層之基底等半導體基底。基底110可包含第一區A以及一第二區B。在本實施例中，第一區A為一密集區，而第二區B為一空曠區，因此密集區鄰接空曠區。複數個線圖案120則覆蓋第一區A的基底110。二犧牲線圖案130則覆蓋第二區B的基底110。值得強調的是，本發明的線圖案120必然皆垂直且間隔犧牲線圖案130。意即，線圖案120皆具有同一方向，且當線圖案120皆沿x方向時，犧牲線圖案130則皆為沿y方向。本實施例係繪示六條線圖案120，及兩條犧牲線圖案130，但本發明之線圖案120及犧牲線圖案130的個數非限於此。犧牲線圖案130的一長度L1較佳在x方向上對應涵蓋六條線圖案120。
再者，線圖案120及犧牲線圖案130可例如以同一製程同時形成，例如先全面覆蓋一層或多層的材料層於基底110上，再圖案化此材料層，以同時在基底110上形成線圖案120及犧牲線圖案130，如此一來線圖案120及犧牲線圖案130則具有相同材料，但本發明不以此為限。
在此強調，礙於製程極限的限制，現今之微影暨蝕刻製程，對於一方向具有的臨界尺寸(critical dimension；CD)會大於另一方向具有的臨界尺寸(critical dimension；CD)。例如，該微影暨蝕刻製程的製程極限，可在x方向小於y方向的臨界尺寸。因此，本發明可設定為線圖案120皆為沿x方向，而犧牲線圖案130沿y方向。如此一來，即可提升線圖案120密度。犧牲線圖案130位於空曠區，且可選擇性在後續製程中移除，因而可容許小於線圖案120密度。是以，本發明較佳為犧牲線圖案130具有的最小尺寸大於線圖案120具有的最小尺寸，但本發明不以此為限。在一實施例中，單條線圖案120的一寬度W1為曝光製程的臨界尺寸，而單條犧牲線圖案130的一寬度W2大於曝光製程的臨界尺寸W1。
接著，如第2圖所示，進行一圖案切割製程P1，以移除犧牲線圖案130以及線圖案120的尾端部分120e。本實施例係完全移除犧牲線圖案130，但本發明非限於此。在其他實施例中，可僅移除部分的犧牲線圖案130。例如，僅移除二犧牲線圖案130之其中之一者。第2圖之虛線部分即為圖案切割製程P1之切割範圍。一般而言，圖案切割製程P1之切割範圍會略大於犧牲線圖案130以及線圖案120的尾端部分120e，以確保完全移除犧牲線圖案130及尾端部分120e。如此一來，如第3圖所示，由於二次蝕刻的緣故，會在線圖案120的尾端部分120e以及犧牲線圖案130的邊緣，形成凹槽圖案120a/130a(以斜線區域表示)於基底110中。意即，本發明在圖案化以形成線圖案120及犧牲線圖案130時進行一次蝕刻，之後 又再圖案切割製程P1時進行第二次蝕刻，因此當移除線圖案120的尾端部分120e以及犧牲線圖案130的同時，亦會在尾端部分120e以及犧牲線圖案130的邊緣處形成凹槽圖案120a/130a於基底110中。
在本實施例中，由於本發明的犧牲線圖案130位於空曠區，則凹槽圖案130a亦位於空曠區；由於犧牲線圖案130具有的最小尺寸大於線圖案120具有的最小尺寸，凹槽圖案130a具有的最小尺寸亦大於線圖案120具有的最小尺寸；由於線圖案120必然皆垂直且間隔犧牲線圖案130，因此本實施例剩下的線圖案120b亦皆垂直且間隔凹槽圖案130a，但本發明不以此為限。在其他實施例中，圖案切割製程P1之切割範圍可例如為自整個第二區B延伸至尾端部分120e的一全面的切割範圍，視實際需要而定。或者，圖案切割製程P1之切割範圍可例如為包含至少一犧牲線圖案130的切割範圍。
另外，第1-3圖為六條分開的線圖案120，但本發明不限於此，其可應用於側壁影像轉移製程(sidewall image transfer,SIT)、自對準雙圖案法(self-aligned double patterning,SADP)。例如第4-5圖係繪示本發明另一實施例之積體電路的製程之佈局示意圖。如第4圖所示，二相鄰的線圖案222/223/224/225/226/227可具有連接部222a/223a/224a/225a/226a/227a相連。意即，線圖案222/223以二連接部222a/223a連接，構成一封閉圖案220a；線圖案224/225以二連接部224a/225a連接，構成一封閉圖案220b；線圖案226/227以二連接部226a/227a連接，構成一封閉圖案220c。因此，如第5圖所示，進行一圖案切割製程P2，完全移除犧牲線圖案230、線圖案222/223/224/225/226/227的尾端部分222e/223e/224e/225e/226e/227e以及完全移除連接部222a/223a/224a/225a/226a/227a。圖案切割製程P2之切割範圍可如第5圖之虛線部 分，但本發明不以此為限。此時，犧牲線圖案230的一長度L2較佳在x方向上對應涵蓋三封閉圖案220a/220b/220c。在一實施例中，封閉圖案220a/220b/220c內側的一寬度W3為曝光製程的臨界尺寸(其通常為移除的犧牲圖案的寬度)，而單條犧牲線圖案230的一寬度W4大於曝光製程的臨界尺寸，但本發明不以此為限。
承上，本發明的線圖案120/222/223/224/225/226/227可包含閘極圖案、鰭狀圖案、間隙壁圖案或硬遮罩圖案，但本發明不以此為限。再者，閘極圖案可包含多晶矽圖案或非晶矽圖案，而硬遮罩圖案可包含多層圖案且此多層圖案可包含氮/氧化層圖案等，視實際需要而定。
第6-9圖係繪示本發明一實施例之積體電路的製程之剖面示意圖。第6-9圖係為第1-3圖沿CC’線段之一實施例的剖面示意圖；在本實施例中，線圖案120為閘極圖案，但本發明不以此為限。請同時參閱第1-3圖及第6-9圖。
如第6圖搭配第1圖所示，基底110可包含一絕緣結構10位於第二區B，意即位於空曠區，的基底110中。絕緣結構10可例如為一淺溝渠絕緣(shallow trench isolation,STI)結構，其例如以一淺溝渠絕緣製程形成，但本發明不以此為限。接著，全面形成一閘極層120’於基底110上，其中閘極層120’由下而上包含一電極層122’以及一蓋層124’。在本實施例中，電極層122’可例如為一多晶矽層或一非晶矽層；蓋層124’可例如為由下而上分別為氧化層以及氮化層所形成之二層結構，但本發明不以此為限。
之後，以一蝕刻暨微影製程，圖案化電極層122’以及蓋層124’，而形成複數個線圖案120，其包含一電極層122以及一蓋層124，以及二犧牲線圖 案130，其亦包含一電極層132以及一蓋層144，如第7圖搭配第1圖所示。在本實施例中，線圖案120及犧牲線圖案130皆自閘極層120’由同一製程同時形成，故線圖案120及犧牲線圖案130具有相同材料，但本發明不以此為限。線圖案120必然皆垂直且間隔犧牲線圖案130，且犧牲線圖案130具有的最小尺寸大於線圖案120具有的最小尺寸。
如第8-9圖搭配第2-3圖所示，進行一圖案切割製程P1，移除犧牲線圖案130以及線圖案120的尾端部分120e。詳細而言，可如第8圖所示，先全面覆蓋一光散射層(optical dispersive layer,ODL)20及一含矽遮罩抗反射塗佈(silicon-containing hard mask bottom anti-reflection coating,SHB)層30於線圖案120、犧牲線圖案130以及基底110上。本實施例係由下至上全面覆蓋光散射層20及含矽遮罩抗反射塗佈層30，但本發明不以此為限。本發明可選擇性形成光散射層20或/及含矽遮罩抗反射塗佈層30等。接著，全面塗佈並圖案化一光阻，以形成一圖案化光阻Q於含矽遮罩抗反射塗佈層30上。值得注意的是，由於本發明形成有犧牲線圖案130垂直線圖案120，其具有類似檔土牆的功能，可防止光散射層20、含矽遮罩抗反射塗佈層30及圖案化光阻Q因過度流入第二區B(空曠區)，而造成光散射層20、含矽遮罩抗反射塗佈層30及圖案化光阻Q厚度不均勻所導致的蝕刻不均的問題，進而能改善線圖案20尾端的輪廓。再者，由於犧牲線圖案130具有的最小尺寸大於線圖案120具有的最小尺寸，因而可配合現今離軸照明(off-axis illumination)等的微影暨蝕刻製程，對於一方向具有的臨界尺寸(critical dimension；CD)會大於另一方向具有的臨界尺寸(critical dimension；CD)的特性，進而提升線圖案120密度。
接著，經由轉移圖案化光阻Q的圖案，以移除犧牲線圖案130以及線 圖案120的尾端部分120e，如第9圖搭配第3圖所示。詳細而言，可先將圖案化光阻Q的圖案轉移至光散射層20及含矽遮罩抗反射塗佈層30；接著，轉移光散射層20及含矽遮罩抗反射塗佈層的圖案30，以移除犧牲線圖案130以及線圖案120的尾端部分120e，因而形成剩下的線圖案120b，其可包含剩下的一電極層122b以及剩下的一蓋層124b，以及剩下的光散射層20’及含矽遮罩抗反射塗佈層的圖案30’，但本發明不以此為限。隨即，可移除圖案化光阻Q、剩下的光散射層20’及含矽遮罩抗反射塗佈層的圖案30’。在此一提，在移除犧牲線圖案130以及線圖案120的尾端部分120e時，由於犧牲線圖案130以及尾端部分120e的邊緣處會被二次蝕刻，因而會在原來尾端部分120e以及犧牲線圖案130的邊緣處分別形成凹槽圖案120a於基底中，以及凹槽圖案130a於絕緣結構10中。
再者，本發明係繪示線圖案120以及犧牲線圖案130跨設於塊狀基底110中，但本發明不以此為限。在其他實施例中，基底110可包含複數個鰭狀結構位於一矽基底上，且一氧化結構位於此些鰭狀結構之間，其中線圖案120跨設鰭狀結構且位於氧化結構上，以及犧牲線圖案130位於氧化結構上或者之後遺留下的凹槽圖案位於氧化結構中，因而可形成一多閘極場效電晶體，視實際需要而定。
綜上所述，本發明提出一種積體電路及其製程，其將複數個線圖案覆蓋第一區的基底以及至少一犧牲線圖案覆蓋第二區的基底，且犧牲線圖案間隔且垂直形成於線圖案的尾端。並且，犧牲線圖案具有的最小尺寸大於線圖案具有的最小尺寸，因此可提升線圖案密度。
再者，可進行一圖案切割製程，同時移除犧牲線圖案以及線圖案的 尾端部分，其中圖案切割製程可包含形成並轉移圖案化光阻及其他塗佈材料的圖案。由於犧牲線圖案垂直線圖案，故本發明可促進光阻均勻度，進而改善線圖案尾端的輪廓。尤其當線圖案位於密集區，而犧牲線圖案位於空曠區，犧牲線圖案垂直線圖案的設置，可防止光阻等液態塗佈材料過度流入空曠區中，而影響其均勻度。
另外，在進行圖案切割製程之後，凹槽圖案則形成於犧牲線圖案以及線圖案的尾端部分邊緣處的基底中，因而形成本發明具有之特殊結構。更進一步而言，線圖案以及犧牲線圖案可由同一材料層經由同一製程圖案化而同時形成，故線圖案以及犧牲線圖案可具有相同材料。線圖案可應用為閘極圖案、鰭狀圖案、間隙壁圖案或硬遮罩圖案等，視實際結構需要而定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110:基底
120:線圖案
120e:尾端部分
130:犧牲線圖案
A:第一區
B:第二區
P1:圖案切割製程

Claims (20)

  1. 一種形成積體電路的製程，包含有：提供一基底，包含一第一區以及一第二區；形成複數個線圖案覆蓋該第一區的該基底，以及一犧牲線圖案覆蓋該第二區的該基底，其中該些線圖案間隔該犧牲線圖案，且該些線圖案垂直該犧牲線圖案；以及進行一圖案切割製程，移除該犧牲線圖案，因而形成一凹槽圖案圍繞該犧牲線圖案。
  2. 如申請專利範圍第1項所述之形成積體電路的製程，其中該第一區包含一密集區，以及該第二區包含一空曠區，且該密集區鄰接該空曠區。
  3. 如申請專利範圍第1項所述之形成積體電路的製程，其中該犧牲線圖案具有的最小尺寸大於該些線圖案具有的最小尺寸。
  4. 如申請專利範圍第1項所述之形成積體電路的製程，其中該些線圖案與該犧牲線圖案包含相同材料。
  5. 如申請專利範圍第4項所述之形成積體電路的製程，其中該些線圖案與該犧牲線圖案由同一製程同時形成。
  6. 如申請專利範圍第1項所述之形成積體電路的製程，在形成該些線圖案以及該犧牲線圖案之後，更包含：進行該圖案切割製程，移除該些線圖案的尾端部分。
  7. 如申請專利範圍第6項所述之形成積體電路的製程，其中進行該圖案切割製程的步驟包含：形成一圖案化光阻，覆蓋該些線圖案、該犧牲線圖案以及該基底；經由轉移該圖案化光阻的圖案，以移除該犧牲線圖案以及該些線圖案的該些尾端部分；以及移除該圖案化光阻。
  8. 如申請專利範圍第7項所述之形成積體電路的製程，在形成該圖案化光阻之前，更包含：全面覆蓋一光散射層(optical dispersive layer,ODL)或/及一含矽遮罩抗反射塗佈(silicon-containing hard mask bottom anti-reflection coating,SHB)層於該些線圖案、該犧牲線圖案以及該基底上。
  9. 如申請專利範圍第8項所述之形成積體電路的製程，其中進行該圖案切割製程包含：將該圖案化光阻的圖案轉移至該光散射層或/及該含矽遮罩抗反射塗佈層；以及轉移該光散射層或/及該含矽遮罩抗反射塗佈層的圖案，以移除該犧牲線圖案以及該些線圖案的該些尾端部分。
  10. 如申請專利範圍第1項所述之形成積體電路的製程，其中該些線圖案包含閘極圖案、鰭狀圖案、間隙壁圖案或硬遮罩圖案。
  11. 如申請專利範圍第10項所述之形成積體電路的製程，其中該些閘極圖案包含多晶矽圖案或非晶矽圖案。
  12. 如申請專利範圍第10項所述之形成積體電路的製程，其中該些硬遮罩圖案包含氮/氧化層圖案。
  13. 一種積體電路，包含有：一基底，包含一第一區以及一第二區；複數個線圖案覆蓋該第一區的該基底；以及一凹槽圖案位於該第二區的該基底中並具有一矩形框的俯視圖案，其中該些線圖案垂直該凹槽圖案。
  14. 如申請專利範圍第13項所述之積體電路，其中該第一區包含一密集區，以及該第二區包含一空曠區，且該密集區鄰接該空曠區。
  15. 如申請專利範圍第13項所述之積體電路，其中該凹槽圖案具有的最小尺寸大於該些線圖案具有的最小尺寸。
  16. 如申請專利範圍第13項所述之積體電路，其中該些線圖案包含閘極圖案、鰭狀圖案、間隙壁圖案或硬遮罩圖案。
  17. 一種積體電路，包含有：一基底；以及複數個線圖案覆蓋該基底；以及 一犧牲線圖案位於該些線圖案的一尾端，其中該些線圖案垂直且間隔該犧牲線圖案。
  18. 如申請專利範圍第17項所述之積體電路，其中該些線圖案具有同一方向。
  19. 如申請專利範圍第17項所述之積體電路，其中該犧牲線圖案具有的最小尺寸大於該些線圖案具有的最小尺寸。
  20. 如申請專利範圍第17項所述之積體電路，其中該些線圖案包含閘極圖案、鰭狀圖案、間隙壁圖案或硬遮罩圖案。
TW104134747A 2015-10-22 2015-10-22 積體電路及其製程 TWI704647B (zh)

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269803B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080119048A1 (en) * 2006-11-21 2008-05-22 Chandrasekhar Sarma Lithography masks and methods of manufacture thereof
US20090075485A1 (en) * 2007-09-18 2009-03-19 Hynix Semiconductor Inc Method for forming pattern of semiconductor device

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786693B2 (ja) * 1989-10-02 1998-08-13 株式会社日立製作所 マスクの製造方法
JP2710967B2 (ja) * 1988-11-22 1998-02-10 株式会社日立製作所 集積回路装置の製造方法
US5308741A (en) * 1992-07-31 1994-05-03 Motorola, Inc. Lithographic method using double exposure techniques, mask position shifting and light phase shifting
US5403682A (en) * 1992-10-30 1995-04-04 International Business Machines Corporation Alternating rim phase-shifting mask
JP3279758B2 (ja) * 1992-12-18 2002-04-30 株式会社日立製作所 半導体集積回路装置の製造方法
US5955222A (en) * 1996-12-03 1999-09-21 International Business Machines Corporation Method of making a rim-type phase-shift mask and mask manufactured thereby
JP2000124305A (ja) * 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
KR100297734B1 (ko) * 1999-07-07 2001-11-01 윤종용 반도체 집적회로의 트렌치 소자분리 방법
JP4860023B2 (ja) * 2000-01-26 2012-01-25 ルネサスエレクトロニクス株式会社 フォトマスク
US6287904B1 (en) 2000-01-27 2001-09-11 Advanced Micro Devices, Inc. Two step mask process to eliminate gate end cap shortening
US6582856B1 (en) * 2000-02-28 2003-06-24 Chartered Semiconductor Manufacturing Ltd. Simplified method of fabricating a rim phase shift mask
TW541605B (en) 2000-07-07 2003-07-11 Hitachi Ltd Fabrication method of semiconductor integrated circuit device
KR100564171B1 (ko) * 2000-11-14 2006-03-27 인피네온 테크놀로지스 아게 포토리소그래피 마스크 및 프로젝션 장치에서의 웨이퍼노출 방법
US6492073B1 (en) * 2001-04-23 2002-12-10 Taiwan Semiconductor Manufacturing Company Removal of line end shortening in microlithography and mask set for removal
JP4748343B2 (ja) * 2001-04-26 2011-08-17 大日本印刷株式会社 ウエーハ転写検証方法
US6605394B2 (en) * 2001-05-03 2003-08-12 Applied Materials, Inc. Organic bottom antireflective coating for high performance mask making using optical imaging
US6841310B2 (en) * 2002-02-05 2005-01-11 Micron Technology, Inc. Radiation patterning tools, and methods of forming radiation patterning tools
KR100476924B1 (ko) * 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6803291B1 (en) * 2003-03-20 2004-10-12 Taiwan Semiconductor Manufacturing Co., Ltd Method to preserve alignment mark optical integrity
KR100756120B1 (ko) * 2003-03-26 2007-09-05 제이에스알 가부시끼가이샤 이방 도전성 커넥터 및 도전성 페이스트 조성물, 프로브부재 및 웨이퍼 검사 장치 및 웨이퍼 검사 방법
JP4535243B2 (ja) * 2004-05-11 2010-09-01 ルネサスエレクトロニクス株式会社 位相シフトマスクの製造方法
US20050286052A1 (en) * 2004-06-23 2005-12-29 Kevin Huggins Elongated features for improved alignment process integration
KR100663347B1 (ko) * 2004-12-21 2007-01-02 삼성전자주식회사 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법
US7384849B2 (en) * 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US20060286754A1 (en) * 2005-06-16 2006-12-21 Eiichi Hosomi Semiconductor device with interface circuit and method of configuring semiconductor devices
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
US20070210449A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US20080001233A1 (en) * 2006-05-11 2008-01-03 Ashok Kumar Kapoor Semiconductor device with circuits formed with essentially uniform pattern density
US7537866B2 (en) * 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
JP4171032B2 (ja) * 2006-06-16 2008-10-22 株式会社東芝 半導体装置及びその製造方法
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7776494B2 (en) * 2006-12-28 2010-08-17 Global Foundries Inc. Lithographic mask and methods for fabricating a semiconductor device
US7651950B2 (en) * 2007-09-28 2010-01-26 Hynix Semiconductor Inc. Method for forming a pattern of a semiconductor device
KR100932334B1 (ko) 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
US7666800B2 (en) 2008-02-13 2010-02-23 Infineon Technologies Ag Feature patterning methods
JP4897006B2 (ja) * 2008-03-04 2012-03-14 エーエスエムエル ネザーランズ ビー．ブイ． アラインメントマークを設ける方法、デバイス製造方法及びリソグラフィ装置
US7598174B1 (en) 2008-05-27 2009-10-06 Infineon Technologies Ag Feature patterning methods
KR101540083B1 (ko) * 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US7939384B2 (en) 2008-12-19 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating poly uni-direction line-end shortening using second cut
KR101618749B1 (ko) 2009-02-27 2016-05-09 삼성전자주식회사 반도체 소자의 패턴 형성 방법
TWI403520B (zh) * 2009-05-25 2013-08-01 信越化學工業股份有限公司 光阻改質用組成物及圖案形成方法
KR20100126998A (ko) * 2009-05-25 2010-12-03 삼성전자주식회사 라인 및 스페이스 패턴의 형성 방법
KR101645720B1 (ko) * 2009-09-15 2016-08-05 삼성전자주식회사 패턴 구조물 및 이의 형성 방법.
KR20110057600A (ko) 2009-11-24 2011-06-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP2011176150A (ja) 2010-02-24 2011-09-08 Elpida Memory Inc 半導体装置の製造方法
FR2960657B1 (fr) * 2010-06-01 2013-02-22 Commissariat Energie Atomique Procede de lithographie a dedoublement de pas
US8730473B2 (en) 2010-09-28 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple edge enabled patterning
KR101150586B1 (ko) 2010-10-05 2012-06-08 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR101195267B1 (ko) * 2010-12-29 2012-11-14 에스케이하이닉스 주식회사 미세 패턴 형성 방법
US8941166B2 (en) * 2010-12-29 2015-01-27 Macronix International Co., Ltd. Multiple patterning method
JP2012199439A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
US9117775B2 (en) * 2011-05-25 2015-08-25 Texas Instruments Incorporated Alignment to multiple layers
US8298943B1 (en) 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
US8584053B2 (en) 2011-06-22 2013-11-12 Texas Intruments Incorporated Manufacturability enhancements for gate patterning process using polysilicon sub layer
JP2013065772A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置の製造方法
KR101936393B1 (ko) * 2011-12-21 2019-01-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2013143398A (ja) * 2012-01-06 2013-07-22 Toshiba Corp 半導体装置の製造方法
KR20130117410A (ko) * 2012-04-17 2013-10-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US8637982B2 (en) 2012-04-18 2014-01-28 Sandisk Technologies Inc. Split loop cut pattern for spacer process
KR101908980B1 (ko) * 2012-04-23 2018-10-17 삼성전자주식회사 전계 효과 트랜지스터
US8885382B2 (en) * 2012-06-29 2014-11-11 Intel Corporation Compact socket connection to cross-point array
KR20140020149A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조방법
JP2014072226A (ja) 2012-09-27 2014-04-21 Tokyo Electron Ltd パターン形成方法
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
JP6193163B2 (ja) * 2014-03-25 2017-09-06 トヨタ自動車株式会社 絶縁ゲート型半導体装置
US9136327B1 (en) * 2014-08-21 2015-09-15 Freescale Semiconductor, Inc. Deep trench isolation structures and systems and methods including the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080119048A1 (en) * 2006-11-21 2008-05-22 Chandrasekhar Sarma Lithography masks and methods of manufacture thereof
US20090075485A1 (en) * 2007-09-18 2009-03-19 Hynix Semiconductor Inc Method for forming pattern of semiconductor device

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