TWI312155B - Last-first mode, method and apparatus for programming of non-volatile memory with reduced program disturb - Google Patents

Description

1312155 九、發明說明： 【發明所屬之技術領域】 本發明係關於程式化非揮發性記憶體。 【先前技術】 半導體記憶體愈來愈普遍地用於各種電子器件中。舉例 而言，非揮發性半導體記憶體可用於蜂巢式電話、數位攝 錄機、個人數位助理、行動計算器件、非行動計算器件及 其他器件中。電可擦除可程式化唯讀記憶體（eepr〇m)及 • 快閃記憶體即係最受歡迎之非揮發性半導體記憶體。快閃 記憶體亦係一類EEPROM，與傳統、全功能型EEpR〇M相 比，其可在一個步驟中刪除整個記憶體陣列或記憶體之一 部分中之内容。 傳統EEPROM及快閃記憶體兩者皆使用一浮動閘極，該 浮動閘極位於一半導體基板中之通道區上方並與該通道區 絕緣。該浮動閘極位於源極區域與汲極區域之間。一控制 閘極設置於該浮動閘極上方’並與該浮動閘極絕緣。如此 _ 形成之電晶體之臨限電壓係受浮動閘極上所保持之電荷量 控制。換言之’浮動閘極上之電荷位準會控制在電晶體導 通以容許其源極與汲極之間導通之前必須施加至控制閘極 之最小電壓值。 某些EEPROM及快閃記憶體器件具有一用於儲存兩個電 荷範圍之浮動閘極’因此可在兩種狀態（例如—擦除狀態 與一可程式化狀態）之間程式化/抹除該記憶體元件。有時 將此種快閃快δ己憶體窃件稱作二進製快閃記憶體器件，乃 114426.doc 1312155 因每—記憶體元件均可儲存一個資料位元。 藉由標識多個不同之所允許/有效之程式化臨限電壓範 圍來構建一多狀態（亦稱作多位準）快閃記憶體器件。每一 個不同之臨限電壓範圍均對應於在該記憶器件中所編碼之 凝料位元集合之一預定值。舉例而言，當將記憶體元件置 入四個對應於四個不同臨限電壓範圍之分立電荷帶之一 時’每一記憶體元件均可儲存兩個資料位元。 通吊，在程式作業期間，施加至控制閘極之程式電壓 鲁Vpgm係作為一系列量值隨時間增大之脈衝來施加。於一 可行方法中，脈衝之量值隨每一連續之脈衝增加一預定步 長（例如0.2-0.4 V)。可將Vpgm施加至快閃記憶體元件之控 制閘極（或於某些情況下係引導閘極）。在該等程式脈衝之 間之週期内，實施驗證作業。換言之，在各連續程式化脈 衝之間讀取一組正被並行程式化之一組元件中每一元件之 2式化位準，以確定其是否等於或大於其正程式化至之驗 鲁證位準。對於多狀態之快閃記憶體元件陣列，可針對一元 件之每一狀態實施一驗證步驟以確定該元件是否已達到其 資料相關聯之驗證位準。舉例而言，一能夠在四種狀態; 儲存資料之多狀態記憶元件可能需要針對三個比較點實施 驗證作業。 而且，當程式化一 EEPR0M或快閃記憶體器件（例如 NAND串中之_ NAND快閃記憶體器件）時，通常將v啊施 加至控制閘極，並將位元線地電位，使得電子自一單元或 -記憶體元件(例如儲存元件)之通道注入該浮動閘極中。 114426.doc I312155 當電子於浮動閘極中積聚時，該浮動閘極會變成帶負電 荷’於是記憶元件之臨限電壓升高，因而記憶體元件可被 視為處於一程式化狀態。有關程式化之更多資訊可見於名 稱為 Source Side Self Boosting Technique For 非揮發性 5己憶體」之美國專利6,859,397中及於2003年7月29曰申請 之名稱為「Detecting Over Programmed Memory」之美國 專利申請案公開案2005/0024939中，兩者之全文皆以引用 方式倂入本文中。 為將Vpgm施加於正予以程式化之記憶體元件之控制閘 極上’應將Vpgm施加於正確之字線上。然而，多個nand 串中每一串中之每一記憶體元件均使用相同之字線，並因 此均經受該程式電壓。未選擇記憶體元件（未打算程式化） 可在一稱作「程式干擾」之過程中被無意識地程式化。 需一種較佳地防止程式干擾之機制。 【發明内容】 本發明提供一種用於以一減少受抑制記憶體元件之程式 干擾發生率之方式程式化非揮發性記憶體元件之設備。一 實施例解決受抑制記憶體元件所經受程式干擾之高發生 率，該冑記憶Μ元件經歷纟通道之升壓以減少帛式干擾， 但其經受m其字線位置所導致之升壓益處減少。為達成該 結果m丨化料錢^件之字❸丨貞序。此外，可 按照字線位置設計升壓技術。此外，可預充電該等受抑制 it體元件之通道’以使當程式化較低字線上之記憶體元 件時’ β位m電荷可通過較高字線上先前已經程式化之 114426.doc 1312155 記憶體元件。 ；實&例中 種用於程式化非揮發性館存之咬備 包括-組非揮發性儲存元件中之第一非揮發性儲存元件子 集及第二非揮發性储存元件子集。字線以一種自一第一字 2至最後字線之順序延伸，並包括第一字線子集及第二 ^子集。一個或多個管理電路分別經由該第—二線子： 〃第—字線子集與該[非揮發㈣存元 非=發性儲存元件子集通訊。該一個或多個管理電路= 仏式㈣之請求’並因應該請求使㈣第—字線子集 2化該第—非揮發性儲存元件子集，並隨後使用該第I 子線子集程式化該第二非揮發性儲存S件子集。該第 ，發佳儲存7G件子集及第二非揮發性儲存元件子集係以一 目對於字線延伸順序不按順序之預定字線順序進行程式 b。=二言’可使用該集合之位元線或沒極侧 線實:程式化，其後，使用該等字線之剩 子線在該集合之-共同側或源極側開始實施程式化。 該-個或多個管理電路可進—步儲存資料，若一 2伸順序之字線順㈣式化該集合中之非揮發性儲^ 心㈣㈣確U集合中之哪些非揮發性儲 預期經歷一所界定之故障位元 件 之H 騎4 ’來標識該等不按順序 此外’可使用-第-抑制模式（例如自升壓）抑制藉由， =按順序之字絲式化之非揮發性料元件以減少料 可使用一第二抑制模式(例如擦除區域之自升塵 114426.doc 1312155 或經修改之擦除區域自升壓）抑制藉由該等剩餘字線來程 式化之非揮發性儲存元件以減少程式干擾。對於在與該第 —字線相關聯之非揮發性㈣元件之後程式化之非揮發性 儲存兀件，亦可在自升壓之前實施對該等受抑制非揮發性 儲存元件之通道的預充電。 【實施方式】 一種適於構建本發明之非揮發性記憶體系統使用其中多 個電晶體串聯佈置於一 NAND串之兩個選擇閘極之間的 I NAND f夬閃5己憶體結構。圖j係一顯示一 串之俯視 圖。圖2係其等效電路圖。圖中所繪示之NAND串包括 夾於一第一選擇閘極12〇與一第二選擇閘極122之間的四個 串聯電晶體100、102、104及106。選擇閘極120及122分 別將NAND串連接至位元線觸點126及源極線觸點128。藉 由向控制閘極120CG及122CG施加正確之電壓來控制選擇 閘極120及122。該等電晶體100、1〇2、ι〇4及1〇6中每一電 _ 晶體皆具有一控制閘極及一浮動閘極。電晶體1〇〇具有控 制閘極100CG及浮動閘極i〇〇FG。電晶體ι〇2包括控制閘極 102匚0及浮動閘極1〇2卩0。電晶體1〇4包括控制閘極1〇4匚0 及浮動閘極104FG。電晶體1 〇6包括一控制閘極1 〇6CG及浮 動閘極 106FG。控制閘極 l〇〇CG、102CG、104CG及 106CG 分別連接至字線WL3、WL2、WL1及WL0。於一可行設計 中，電晶體100、102、104及106係每一記憶體單元或元 件。於其他設計中，記憶體元件可包括多個電晶體，或者 可不同於圖1及圖2所繪示。選擇閘極120連接至一汲極選 H4426.doc •10· 1312155 擇線SGD，而選擇閘極122連接至源極選擇線SGS。 圖3提供上述NAND串之剖視圖。該等NAND串晶體形成 於一 P —阱區域140内。每一電晶體均一包括一包括控制閘 極（100CG、102CG、104CG 及 106CG)及浮動閘極（l〇〇FG、 102FG、104FG及106FG)之堆疊閘極結構。該等浮動閘極 形成於一氧化膜或其他介電膜頂部上之p_阱表面上。控制 閘極位於浮動閘極之上，其中一中間多晶矽介電層將控制 閘極與浮動閘極相隔離。記憶體元件（丨〇〇、1 〇2、1 〇4、 鲁 106)之控制閘極形成字線β N+擴散層13〇、132、134、136 及138為各相鄰元件之間所共享，藉此使該等元件相互串 聯連接形成一NAND串。該等N+擴散層形成該等元件中每 一兀件之源極及汲極。舉例而言，N+擴散層13〇用作電晶 體122之汲極及電晶體1〇6之源極，N+擴散層132用作電晶 體106之汲極及電晶體1〇4之源極，N+擴散層134用作電晶 體104之汲極及電晶體1〇2之源極，N+擴散層136用作電晶 體102之汲極及電晶體1〇〇之源極，而N+擴散層138用作電 晶體1〇〇之沒極及電晶體120之源極。N+擴散層126連接至 該NAND串之位兀線’而N+擴散層128連接至多個串 之一共用源極線。 注意，雖然圖1-3顯示从仙串中之四個記憶體元件，但 使用四個電晶體僅係作為—實例。對於本文所述技術之一 NAND串可具有少於四個之記憶體元件或多於四個之記憶 體元件。舉例而言，某些NAND串可包括8個、16個、32 個、64個或更多記憶體元件。本文中之討論並不限於一 114426.doc 1312155 NAND串中任何特定數量之記憶體元件。 每一記憶^件均可儲細類比料或數 資料。當儲存-個位元之數位轉時，將記憶體元件之可 能的：限電壓範圍劃分為兩個範圍1兩個範圍被指配給 邏輯貝料lj及「〇」。於一NAND型之快閃記憶體之實例 中’在記憶體元件被擦除之後’臨限電壓為負，將此定義 為邏輯「1」狀態。在程式化作業之後，該臨限電壓為 正’可將此&義為邏輯「〇」狀態。當臨限電壓為負並藉 由向控制閘極施加0伏來嘗試一讀取時，記憶體元件將導 通以指示正儲存邏輯1。而當臨限電壓為正且藉由向控制 閘極施加0伏來嘗試一讀取作業時，記憶體元件將不會導 通，此指示儲存邏輯0。 一記憶體元件亦可儲存多個狀態，藉此儲存多個數位資 料位元。在儲存多個資料狀態之情形下，臨限電壓窗口被 劃分成多個狀態。舉例而言，若使用四個狀態，則將四個 臨限電壓範圍指配給資料值r U」、Γ 10」、「〇1」及 「00」。於一 NAND型記憶體之實例中，於一擦除作業之後 該臨限電壓為負並被定義為「11」。正臨限電壓用於狀態 「10」、「01」及「〇〇」。於某些實施方案中，係使用一格 雷碼指配方案將該等資料值（例如邏輯狀態）指配給該等臨 限值範圍，以使若一浮動閘極之臨限電壓錯誤地偏移至其 相鄰物理狀態，則僅會影響一個位元。程式化至記憶體元 件内之資料與該元件之臨限電壓範圍之具體關係相依於該 等記憶體元件所採用之資料編碼方案。舉例而言，美國專 114426.doc -12- 1312155 利第6,2；22,762號及20〇3年6月13日提出申請之美國專利申 睛案第 10/461，244 號「Tracking Cells For A Memory

System」及2004年12月16日公佈為美國專利申請案公開案 2004/0255090闡述多種用於多狀態快閃記憶體元件之資料 編碼方案，該等申請案之全文皆以引用方式倂入本文中。 在美國專利第 5,386,422 號、5,570,315 號、5,774,397 號、6,046,935 號 6,456,528 號及 6,522,580 號中提供 ΝΑ·_ 型快閃記憶體之相關實例及其運作，該等專利之每一個之 全文均以引用方式倂入本文中。除NAND快閃記憶體外， 本發明亦可使用其他類型之非揮發性記憶體。 適用於快閃EEPROM系統的另一類儲存元件係利用一非 導電性介電材料取代導電性浮動閘極以非揮發性方式儲存 電何之電荷陷獲元件。此一單元闡述於一篇由Chan等人所 著之文章「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」（IEEE Electr〇n Device Letters)，第 EDL-8卷，Νο·3，1987年3月，第93_95頁）中。一由氧化 矽、氮化矽及氧化矽（r〇N〇」）形成的三層式電介質夾於 一導電性控制閘極與記憶體元件通道上方的一半導電性基 板的表面之間。該元件是通過將電子自元件通道注入進氮 化物内來進行程式化，其中電子陷獲並儲存於一有限的區 域中《然後，該所儲存之電荷以一可偵測方式改變元件通 道之一部分之臨限電壓。該元件係藉由將熱電洞注入氮化 物内來進行擦除。亦參見由N〇zaki等人所著之於「a卜河匕 EEPROM with MONOS Memory Cell for Semiconductor 114426.doc

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Disk Application」（IEEE Journal of Solid-State Circuits)第 26卷，No.4，1991年4月，第497-501頁），其闡述了 一種具 有分裂閘極構造的類似元件，其中一經摻雜的多晶矽閘極 延伸於記憶體元件通道之一部分上方以形成一單獨的選擇 電晶體。以上兩個文章之全文皆以引用方式倂入本文中。 在 William D. Brown及 Joe E. Brewer所編輯之「Nonvolatile Semiconductor Memory Technology」（IEEE Press, 1998)1.2 部分中所提及之程式化技術亦於彼部分中描述為適用於介 電質電荷陷獲器件，該文章以引用方式倂入本文中。本發 明亦可使用本段所描述之記憶體元件。因此，本文所描述 之技術亦適用於不同記憶體元件之介電區域之間的耦合。

Eitan等人在「NROM: A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell」（IEEE Electron Device Letters， 第21卷，11號，2000年11月，543-545頁）中描述了另一種 在每一個元件中儲存兩個位元之方法，其描述了一跨源極 擴散區與汲極擴散區之間的通道延伸之ΟΝΟ介電層《—個 資料位元的電荷集中在毗鄰汲極的介電層中，另一資料位 元的電荷則集中在毗鄰源極的介電層中。多狀態資料儲存 係藉由分別讀取介電質内空間上分離之電荷儲存區域之二進 製狀態來實現。本發明亦可使用本段所描述之記憶體元件。 圖4係一繪示三個NAND串之電路圖。一使用NAND結構 之快閃記憶體系統之典型架構將包括數個NAND串。舉例 而言，圖中顯示在一具有更多NAND串之記憶體陣列中之 三個NAND串201、203及205。該等NAND串之每一個均包 114426.doc -14- 1312155 括兩個選擇電晶體及四個記憶體元件。舉例而言，nand 串201包括選擇電晶體220及230及記憶體元件222、224、 226及228 〇 NAND串203包括選擇電晶體240及250及記憶體 元件242、244、246及248。NAND串205包括選擇電晶體 260及270及記憶體元件262、264、266及268。每一 NAND 串均藉由其選擇電晶體（例如選擇電晶體230、250或270)連 接至源極線。使用一選擇線SGS控制源極側選擇閘極。各 NAND串201、203及205藉由選擇電晶體220、240、260等 (其由汲極選擇線SGD來控制）連接至相應之位元線202、 204及206。於其他實施例中，選擇線未必需要共用。字線 WL3連接至記憶體元件222與記憶體元件242之控制閘極。 字線WL2連接至記憶體元件224與記憶體元件244之控制閘 極。字線WL1連接至記憶體元件226與記憶體元件246之控 制閘極。字線WL0連接至記憶體元件228與記憶體元件248 之控制閘極。由此可見，每一位元線及相應之NAND串均 包括該記憶元件陣列或集合之行。該等字線（WL3、 WL2、WL1及WL0)包括陣列或集合之列。每一字線均連接 該列内每一記憶體元件之控制閘極。舉例而言，字線WL2 連接至記憶體元件224、244及264之控制閘極。 每一記憶體元件均可儲存資料（類比資料或數位資料）。 當儲存一個位元之數位資料時，將記憶體元件之可能臨限 電壓範圍係劃分為兩個範圍，該兩個範圍被指配給邏輯資 料「1」及「0」。於一 NAND型快閃記憶體之實例中，在擦 除記憶體元件之後該臨限電壓為負並被定義為邏輯「1」。 114426.doc -15- I312155 :於程式作業之後該臨限電壓為正’並定義為邏輯「0」。 2限電壓為負並嘗試進行讀取時，記憶體元件將導通以 私不正儲存邏輯丨。而當該臨限電壓為正且嘗試進行讀取 作業時，圮憶體元件將不會導通，此指示儲存邏輯零。一 記憶體元件亦可儲存多個位準之資訊，舉例而言，儲存多 個位70之數位資料。於此情形下，將可能之臨限電壓範圍 劃分成多個資料位準。舉例而言，若儲存四個位準之資 訊，則將存在四個臨限電壓範圍，其被指配給資料值 「 11」1〇」、「01」及「00」。於一 NAND型記憶體之實例 中，於一擦除作業之後該臨限電壓為負並被定義為 「11」。正臨限電壓用於狀態「10」、「01」及「〇〇」。 美國專利第 5,522,580 號、5,570,315 號、5,774,397 號、 6,046,935號及6,456,528號提供NAND-型快閃記憶體之相 關實例及其運作，該等專利之每一個之全文均以引用方式 倂入本文中。 當程式化一快閃記憶體元件時，將一程式電壓施加至該 元件之控制閘極’且使與該元件相關聯之位元線地電位。 電子會自通道注入浮動閘極。當電子於浮動閘極中積聚 時，浮動閘極會變成帶負電荷，於是記憶體元件之臨限電 壓升高。為將程式電壓施加於正予以程式化之元件之控制 閘極上，應將程式電壓施加於正確之字線上。如上文所 述’該字線亦連接至其他共享該相同字線之N AND串之每 一串中之一個元件。舉例而言，當程式化圖4之元件224 時，該程式電壓亦將施加至元件244之控制閘極。當期望 114426.doc -16 - 1312155 程式化一字線上之—個元择 牛而不程式化連接至同一字線上 之其他元件（舉例而言，當 喂上 Μ I程式化兀件224，而不程式 化元件244)時，出現問題。 ^由於向連接至一字線之所有元 件施加程式電壓，因而在一 稱作耘式干擾之過程中該字線 上之一未選擇元件（不打算進行程式化之元件）尤其係贼鄰 _進行程式化之元件的元件可被無意地程式化。舉例 而言，當程式化元件224時’存在可能無意識地程式化晚 鄰元件244之憂患。

可應用若干技術來防止程式干擾。在—稱作「自升壓」 之方法中使未選擇位元線電絕緣，並在程式化期間將一 通過電壓（例如10 v)施加至該等未選擇字線。該等未選擇 字線耦合至該等未選擇位元線，使在該等未選擇位元線之 通道中存在一電壓（例如8V)，此會減少程式干擾。因此， 自升壓導致一電壓升高存在於該通道中，此往往降低跨該 随道氧化物之電壓並因此減少程式干擾。 通常（但並非無例外地）自該源極側至該汲極側（舉例而言 自S己憶體元件228至記憶體元件222)程式化一NAND串。 舉例而言’假設在NAND串201之前程式化NAND串203。 當程式化過程準備程式化NAND串201之最後一個（或接近 最後一個）記憶體元件時，若已程式化該受抑制之NAND申 (例如NAND串203)上所有或大多數先前已經程式化之記憶 體元件’則在先前已經程式化之記憶體元件之浮動閘極中 出現負電荷。結果，在NAND串203之部分中得不到足夠高 之升壓電位，且在NAND串203中與最後幾個字線相關聯之 114426.doc -17- 1312155 元件上可能仍存在程式干擾。舉例而言，當程式化NAND 串201上之元件222時，若NAND串203上之元件248、246及 244先前已經程式化，則彼等電晶體（244、246、248)之每 一個均在其浮動閘極上具有一負電壓，此將限制自升壓過 程之升壓位準，並可能引起元件242上之程式干擾。 局部自升壓（「LSB」）與擦除區域之自升壓（「EASB」） 試圖藉由使先前已經程式化之元件之通道與受抑制之元件 之通道隔離來解決習用之自升壓之缺點。舉例而言，若正 程式化圖4之元件224，LSB及EASB試圖藉由使元件224之 通道與先前經程式化之元件（246及248)隔離來抑制在元件 244中之程式化。對於LSB技術，使正進行程式化之元件 之位元線地電位，且使正受抑制之元件之NAND串之位元 線接至Vdd。在所選擇之字線上驅動程式電壓Vpgm(例如 20伏）。毗鄰該被選擇字線之字線為0伏，而剩餘未選擇字 線為Vpass。舉例而言，位元線202為0伏而位元線204為 Vdd。汲極選擇SGD為Vdd，而源極選擇SGS為0伏。所選 擇之字線WL2(對於正程式化之元件224)為Vpgm。毗鄰字 線WL1及WL3為0伏，而其他字線（例如WL0)為Vpass。 EASB類似於LSB，只是僅有源極側毗鄰字線為0伏。汲 極側®比鄰字線為Vpass。若Vpass過低，則通道中之升壓將 不足以防止程式干擾。若Vpass過高，則會程式化未選擇 字線。舉例而言，WL1將為0伏而非Vpass，而WL3將為 Vpass。於一實施例中，Vpass 為 7-10 V。 雖然LSB與EASB提供一優於自升壓之改良，但其亦存在 114426.doc -18- 1312155

:相依該源極側晚鄰元件（元件246係元件μ之源極側桃 鄰凡件）是否被程式化或擦除之問題。若源極側此鄰元件 已被程式化’則在其浮㈣極上存在—負電荷。而且，若 :該控制閑極施加〇伏電壓’則在該帶負電荷之間極下方 存在-高反偏壓接面…引起閉極所致之汲極线漏 (GIDL)，其中電子會茂漏進該被升壓之通道中。GIDL發 生時該接面内有—大偏壓且存在—低或負閘極電壓，此恰 好係程式化該源極側㈣元件且升壓該沒極接面時之情 形。GIDL使得所升高之電壓過早地洩漏光，#而導致一 程式化錯誤，謂於突變高度摻雜之接面（當按比例縮放 :件尺寸時需要該類接面)更加嚴重。若洩漏電流足夠 高，則通道區域中之升壓電位將降低，可能造成程式干 擾此外’正進行程式化之字線愈接近沒極，存在於該升 壓接面中之電荷愈少。因此’升壓接面中之電壓將迅速下 降，引起程式干擾。 若該源極側毗鄰記憶體元件被擦除，則在該浮動閘極上 存在負電荷，且該電晶體之臨限電壓可能為負。即使向該 字線施加0伏電壓’該電晶體亦可不斷開。若該記憶體元 件導通，則該NAND串不在EASB模式中運作。而是，彼 NAND串在具有上述問題之自升壓模式中運作。若其他源 極侧元件已被程式化，則更加可能出現該情況，此會限制 源極側升壓。對於較短之通道長度，該問題更成問題。 圖5係圖1之NAND串之剖視圖’其進—步績示一相依於 其中使用自升壓之未被選擇非揮發性儲存元件之通道升壓 114426.doc -19· 1312155

之字線。於該實例中，該nand串先前已經程式化，使得 已將負電荷（e-)程式化進浮動閘極1〇6FG、104FG及1〇2FG 中。當欲將一電荷程式化進與該未被選擇nand串中之具 有浮動閘極100FG之記憶體元件共享一字線之一被選擇 NAND串中之一記憶體元件時，使用電壓Vpass施加自升壓 以升高未被選擇NAND串中浮動閘極1〇〇FG附近之通道的 電壓。然而，浮動閘極106FG、104FG及102FG上之負電荷 將降低升壓電位Vboost ’使得由於該字線上之程式化電壓 籲 vPgm而在浮動閘極10〇FG上產生負電荷㈠，導致程式干 擾。Vdd表示施加至汲極側控制閘極12〇CG之電壓。該電 壓足以允許正確之控制閘極導通，使所選擇之NAND串地 電位進行程式化，但又足夠小以允許正確之控制閘極保持 斷開以使未選擇NAND串隔離。通道升壓電位與自升壓字 線之間的關係可見於圖6中。 圖6係一繪示對於較高字線通道升壓電位如何減小之圖 表。如前文所述，未打算進行程式化但與正進行程式化之 記憶體元件在同一字線上之未選擇記憶體元件將經受程式 電壓並可被無意識地程式化。為防止情況，使用自升壓使 該等未選擇位元線電隔離以在程式化期間向該等未選擇字 線施加一通過電壓Vpass，使在該等未被選擇位元線之通 道中存在一電壓Vboost。然而’對於未被選擇位元線上之 一既定記憶體元件，Vboost因存在於先前已經程式化之記 憶體元件之浮動閘極上之負電荷而減弱。該效果具漸增 性，因而對於與較高字線相關聯之記憶體元件（其在與^ 114426.doc -20· 1312155 低字線相關聯之記憶體元件之後程式化），Vboost減弱更 夕、°果升壓電位可能並不足夠高，且在最後幾個字線 上可能仍發生程式干擾。較高字線之升壓電位明顯降低。 雖然所提供之資料係針對i 6字線之記憶體器件，但對於具 有額外或更少字線之器件預期亦具有類似傾向。

圖7係圖iiNAND串之剖視圖，其進一步繪示在使用擦 除區域自升壓（EASB)之情形下—其源極側晚鄰記憶體元件 被程式化之未選擇非揮發性儲存元件之GIDL。於該實例 中’該NAND串先前已經程式化’因而已將負電荷（e_)程 式化進浮動閘極106FG及104FG。當將一電荷程式化進一 與該未被選擇NAND串中具有浮動閘極1〇2F(}之記憶體元 件共享一字線之所選擇之NAND串中之一記憶體元件時， 使用電壓Vpass施加習用EASB，㈣高該未選擇财仙串 中浮動閘極102FG附近之通道的電壓。然後，如前文所述 向與浮動閘極104FG相關聯之毗鄰源極側字線施加〇 v，以 減小耦合。由於該源極側毗鄰元件已被程式化，因而在其 浮動閘極104FG上帶有一負電荷。如箭頭所示，若向該控 制閘極施加0 V，則在該帶負電荷之閘極下具有一高反偏 壓接面，此可引起GIDL。 為解決該問題，藉由將向與浮動閘極1〇6FG相關聯之字 線之電壓自Vpass改變至〇 v 104FG相關聯之字線之電壓自〇 v改 改之EASB、REASB。如上文所述， 及藉由將與該浮動閘極 源極側毗鄰元件已被程式化且向其施加〇 變至Vdd來提供—經修 對於常規EASB，若該 V電壓，則可產生 114426.doc -21· 1312155 GIDL，使得自升遷接面區域令損失電荷。而且，該正程 式化之字線愈靠近沒極，由於電容愈小，因而存在於該升 壓接面中之電荷愈少。因此，升壓接面中之電壓將迅速下 降，引起程式干擾。對於REASB，舉例而言，假設WL4係 一當前用於程式化之較低字線。REASB模式藉由向下一較 低字線（WL3)施加Vdd而非ο V及藉由向第二下一較低字線 (WL2)施加〇 .#Vpass來修改EASB。向㈣及剩餘較低 字線施加vpass。在常規及經修改之EASB模式中，向下一 較高字線WL5及剩餘較高字線施加Vpass。 REASB之程式干擾失效模式類似於easb之程式干擾失 效模式，因為如結合圖6所述，對於任一升壓模式，一受 抑制NAND串上之較早程式化之記憶體元件可降低該 NAND串上稍後程式化之記憶體元件之通道升壓電位。 圖8係一可用於構建本發明之快閃記憶體系統之一設計 之方塊圖。於該系統中，記憶體元件陣列3〇2藉由一行控 制電路304、一列控制電路3〇6、一 c_源極控制電路31〇及 一 P-阱控制電路308來控制。行控制電路3〇4連接至記憶體 元件陣列302之位元線，用於讀取儲存於該等記憶體元件 中之資料，用於在一程式作業期間確定該等記憶體元件之 狀態，及用於控制位元線（BL)之電位位準以促進或抑制程 式化。列控制電路306連接至該等字線以選擇該等字線中 之一者及施加讀取電壓、程式電壓及擦除電壓。舉例而 έ，用於EPROM及快閃記憶體電路中之程式電壓位準高 於通常用於記憶體電路中之電壓，且通常高於提供至該電 114426.doc -22- 1312155 路之電堡。可藉由列控制電路3()6(或其他處）中之一電荷幫 冑來形成該等較高之電壓’於—實财實f上將電荷轉儲 進電谷性子線中以將其充電至—較高電塵。電荷幫浦接收 一輸入電壓vin’並藉由在-系列電壓倍增器階段中逐漸 升高該輸入電塵來提供-較高之輸出電壓。該電壓輸 入被提供至一負載（舉例而言一 EPR〇M記憶體電路之字 線）。於某些實施方案+，存在一自該負载至該電荷幫浦 之回饋信號。該電荷幫浦因應一指示該負載已達到一預定 • €壓之信號而斷開。另-選擇係，使用一分流器來防止在 該負載達到該預定電壓後之過度充電。然而’此會消耗更 多功率且在較低之功率應用中不合意。關於電荷幫浦之更 多資訊可見於美國專利6,734,718中，該專利之全文皆以引 用方式倂入本文中。 C-源極控制電路310控制一連接至記憶體元件之共用源 極線（在圖9中標示為「c_源極」p p_阱控制電路3〇8控制 P-阱電壓。 * 儲存於記憶體元件中之資料係由行控制電路3〇4讀出並 經由資料輸入/輸出缓衝器312輸出至外部1/〇線。欲儲存於 記憶體元件中之程式化資料則經由該等外部1/〇線輪入至 資料輸入/輸出緩衝器312,並傳送至行控制電路3〇4。該 等外部I/O線連接至一控制器3 i 8。 用於控制快閃記憶體器件之命令資料係輸入至控制器 318。命令資料通知快閃記憶體請求何種作業。該輸入命 令傳送至狀態機316，由狀態機316來控制行控制電路 114426.doc 1312155 304、列控制電路3〇6、c_源極控制電路31〇、p_阱控制電路 308及資料輸入/輸出緩衝器312。狀態機316亦可輸出快閃 記憶體之狀態資料，例如REAdy/bUS Y(準備好/忙）或 PASS/FAIL(通過/失敗）。於某些設計中，狀態機316負責管 理程式化過程，包括下述流程圖中所描述之過程。 控制器318連接或可與一諸如個人電腦、數位照相機、 個人數位助理等主機系統連接。控制器318與該主機通訊 以自該主機接收命令及資料，並向該主機提供資料及狀態 資訊。控制器318將來自主機之命令轉換成可由與狀態機 316進行通信之命令電路314解譯及執行之命令信號。控制 器3 1 8通常包含用於寫入至記憶體陣列或自其讀取之使用 者資料之緩衝記憶體。於某些設計中，可由該控制器管理 該程式化過程。 一個實例性記憶體系統包括一個積體電路，該積體電路 包括控制器3 18、及一或多個分別包含一記憶體陣列及相 關聯控制電路、輸入/輸出電路及狀態機電路之積體電路 晶片。目前之趨勢係將一系統中之記憶體陣列及控制電路 一同整合於一或多個積體電路晶片上。記憶體系統可作為 主機系統之一部分谈於或者可包含於一以可移除方式插入 主機系統内之記憶卡（或其他封裝）中。此一可移除卡可包 括整個記憶體系統（例如包括控制器）或僅包括該（該等）記 憶體陣列及相關聯週邊電路（其中控制器嵌於主機中）。因 此’可將控制器嵌於主機中或包含於一可移除式記憶體系 統内。 114426,doc -24· 1312155 某些實施方案中’可組合圖8中之某些組件。於不同 :汁中’可將除記憶體元件3〇2以外之圖8之一個或多個組 :為—管理電路。舉例而言，-個或多個管理電路可包 括命令電路、一狀態機、一列控制電路、-行控制電 阱控制電路、一源極控制電路或一資料I/O電路中 之任一者或其一組合。

圖9提供記憶體元件陣列3〇2之一實例結構。作為一實 說月刀割成1，〇24個塊之NAND快閃EEPROM 〇於一 擦除作業中’同時擦除儲存於每一塊中之資料。在一設計 中，塊係同時受到擦除之元件之最小單位。在每一塊中， 在本實例中，皆有8,512個排，其劃分成偶數排及奇數 排。位元線亦劃分成偶數位元線（BLe)及奇數位元線 (BLo)。圖9顯示四個記憶體元件串聯連接形成一 ΝΑΝ〇 串儘管圖中顯示在每一 NAND串中包含四個元件，然 而，亦可使用多於或少於四個記憶體元件。該NAND串之 一終端經由一選擇電晶體SGD連接至一相應之位元線，而 另一終端經由一第二選擇電晶體Sgs連接至c-源極線。 在一讀取及程式化作業之組態期間，同時選擇4,256個 記憶體元件。所選擇之記憶體元件具有相同之字線及相同 種類之位元線（例如偶數位元線或奇數位元線）^因此，可 同時讀取及程式化532個資料位元組（其形成一邏輯頁），而 一個記憶體塊可儲存至少8個邏輯頁（四個字線，每一個均 具有奇數邏輯頁與偶數邏輯頁）。對於多狀態記憶體元 件’當每一記憶體元件儲存兩個資料位元，其中該兩個位 114426.doc -25· 1312155 元之母一個均儲存於一不同頁中，一個塊倚存16個邏輯 頁。本發明亦可使用其他尺寸之塊及頁面。此外，亦可使 用不同於圖8及9所示之架構來構建本發明。舉例而言，於 °又°十中’ s亥等位元線被劃分成奇數位元線及偶數位元 線使得可同時（或不同時）程式化及讀取所有位元線。 °己隐體元件係藉由將p_味升高至一擦除電壓（例如2〇伏 特）並將一所選塊之字線地電位而受到抹除。源極線及位 元線浮動。可在整個記憶體陣列、單獨塊或該記憶體器件 之σ卩分之δ己憶體元件之另一單元上實施擦除。於一可行 方法中，電子會自浮動閘極遷移至Ρ-阱區，從而使臨限電 壓變為負值。 在讀取及驗證作業中，選擇閘極（SGD及SGS)及未選字 線（例如WL0，WL2及WL3，當WL1係該所選字線時）升高 至一讀取通過電壓（例如4.5伏特），以使該等電晶體作為通 過閘極運作。所選字線WL1連接至一電壓，該電壓之位準 係針對每-讀取及仙作業而規定，讀確定㈣記憶體 疋件之臨限電壓是否高於或低於此位準。舉例而言，於一 對兩位準記憶體元件之讀取作業中，可將所選擇之字線 WL1地電位，以偵測出該臨限電壓是否高於〇 ν。於—對 兩位準記憶體元件之驗證作業中，可將所選擇之字線 連接至（舉例而言）0.8 v，以偵測該臨限電壓是否已達到至 少UV。源極及P，為G v。將所選擇之位元線（假設為偶 數位元線（BLe))預充電至一（舉例而言）〇 7 v之位準。若談 臨限電屢高於該字線上之讀|或驗證位$，與該相關元件 114426.doc -26- 1312155 相關聯之位元線（BLe)之潛在位準由於該不傳導元件而保 持面位準。另一方面，若該臨限電壓低於讀取或驗證位 準，則所關心位元線（BLe)之潛在位準會因該傳導記憶體 元件放電該位元線而降至一例如低於〇. 5伏特之低位準。 因此，記憶體元件之狀態係由一連接至位元線之電壓比較 感測放大器來偵測。 W根據此項技術中之習知之技術實施上述擦除、讀取及驗 €作業。因此，熟習此項技術者可改變所闡釋之許多細 節。亦可使用此項技術中習知之其他擦除、讀取及驗證技 術。 如上文所述，每一塊可劃分成多個頁。於一方法中，一 T頁係-個程式化單元。於某些實施方案中，可將個別頁 劃分成多個段，且該等段可含有作為一基本程式化運作一 人寫入之最少數量之元件。在一列記憶體元 :或多個資料頁面。一頁面可赌存一個或多個區：常= 段包括使用者資料及訊務資料（例如根據該區段之使用者 資料計算出之錯誤糾正碼（ECC))。當將資料程式化進該陣 列時’該控制器之-部分計算該ECC，且t自該陣列中讀 取該資料時’亦使賴Ecc檢查該資料4者，將Ecc及/ 或其他訊務資料儲存在與其所從屬之使用者資料不同之頁 ::至不同之塊中。於其他設計中，諸如狀態機等記憶體 。件之其他部分可計算該ECC。 —使用者資料區段通常為512個字節，相#於磁碟驅動 。内-區段之以"訊務資料通常為—附加之Μ侧立元 114426.doc

S -27- 1312155 組。大量頁面即構成一個塊’例如自8個頁面（舉例而言）至 多達32個、64個或更多個頁面不等。 圖10圖解說明當每一記憶體元件儲存兩個資料位元時， 該記憶體元件陣列之臨限電壓分佈。E繪示被擦除記憶體 元件之一第一臨限電壓分佈。A、B及C繪示被程式化之記 憶體元件之三個臨限電壓分佈》於一設計中，£分佈中之 臨限電壓為負’而A、Β及C分佈中之臨限電壓為正。 每一不同臨限電壓範圍均對應於該組資料位元之預定 值。經程式化於s己憶體元件内之資料與該元件之臨限電壓 位準之間的具體關係相依於由記憶體元件所採用之資料編 碼方案。一個實例指配「丨丨」給臨限電壓範圍Ε(狀態Ε)， 才曰配「10」給臨限電壓範圍Α(狀態A)，指配Γ 〇〇」給臨限 電壓範圍B(狀態B)，並指配「〇 1」給臨限電壓範圍c(狀態 C)。然而，於其他設計中可使用其他方案。 使用二個讀取參考電壓Vra、Vrb及Vrc自記憶體元件中 φ "賣取資料。藉由測試一既定記憶體元件之臨限電壓是否高 於或低於Vra、Vrb及Vrc，該系統可確定該記憶體元件之 狀態。圖中亦顯示三個驗證參考電壓Vya、Vvb及Vvc。當 將記憶體元件程式化至狀態A、時，㈣統將分別測 試彼等記憶體元件是否具有—大於或等於Vva、Vvb或Vvc 之臨限電壓。 於-被稱作完全順序程式化之方法中，可將記憶體元件 抵除狀態E直接程式化至經程式化狀態a、b或c之任一 者（如彎箭頭所繪示）。舉例而言，可首錢除-組欲進行 114426.doc -28- 1312155 程式化之S己憶體70件’以使該組中之所有記憶體元件皆處 於被擦除狀態E。同時將某些記憶體元件自狀態』程式化至 狀態A，將其他記憶體元件自狀態E程式化至狀態b及/或自 狀態E程式化至狀態C。 圖U圖解說明程式化一多狀態記憶體元件之兩遍技術之 Λ例，該多狀態記憶體元件餘存有兩個不同頁面（一下頁 面及一上頁面）之資料。所繪示之四個狀態係：狀態 E(ll)、狀態Α(10)、狀態Β(00)、狀態c(〇1)。對於狀態£ , 兩個頁面均儲存一「丨」。對於狀態A，下頁面儲存一 「〇」，而上頁面儲存一「1」。對於狀態B，兩頁面均儲存 〇」。對於狀態C，下頁面儲存「丨」而上頁面儲存「〇」。 /主意，雖然給該等狀態之每一個指配具體之位元圖案，但 亦可指配不同之位元圖案。於一第一遍程式化中，根據欲 程式化進下邏輯頁面内之位元來設定該元件之臨限電壓位 準。若彼位元係邏輯「1」，則該臨限電壓由於其處於因先 月1J受到擦除而得到之合適狀態下而不會發生改變。然而， 若欲將該位元程式化為一邏輯「〇」，則該元件之臨限位準 増加至狀態A，如箭頭430所示。彼終止該第一遍程式化。 於一第二遍程式化中，根據正程式化入上邏輯頁面内之 位兀來設定該元件之臨限電壓位準。若上邏輯頁面位元欲 儲存一邏輯「1」，則不會發生程式化，此乃因該元件相依 於下頁面位元之邏輯化而處於狀態£或a(兩者皆攜帶一上 頁面位元1)之一中。若上邏輯頁面位元欲係一邏輯「〇」， 則該臨限電壓移位。若該第一遍使該元件保持在擦除狀態 114426.doc -29- 1312155 E’則於該第二階段中，該元件被程式化，以使該臨限電 壓增加處於狀態c，如箭頭434料示。若作為該第一遍程 式化之結果該元件已被程式化為狀態A，則該記憶體元件 在該第二遍中被進—步程式化，使得該臨限電壓增加以處 :狀態B中，如箭頭432所繪示。第二遍之結果係將該元件 程式化為經指派在上頁面儲存一邏輯「Ο」而不改變下頁 面資料之狀態。 於方法中，若要寫入足以填滿兩個頁面之資料，則可 設置一系統來實施完全順序寫入，若無足夠之資料寫入兩 個頁面，則該程式化過程可以所接收之資料程式化下頁 面。當接收到隨後之資料時，系統將再程式化上頁面。於 再一方法中，該系統可起初以程式化下頁面之模式寫入且 若隨後接收到足以填滿一字線之記憶體元件之全部或大部 之資料時，則轉換成完全順序程式化模式。此方法之更多 細節揭示於發明者Sergy A、Gorobets及Yan Li於2004年12 月14日提出申請之序號為11/〇13，125且名稱為「pipelined

Programming of Non-Volatile Memories Using Early Data」 之美國專利申請案中，該申請案之全文以引用方式倂入本 文中。 圖12 A-C繪示另一用於程式化非揮發性記憶體之過程， 對於任一特定記憶體元件，其藉由在針對先前頁面寫入毗 鄰之記憶體元件後相關於一特定頁面寫入彼特定記憶體元 件來減小浮動閘極至浮動閘極之搞合。於一實例性實施方 案中’每一非揮發性記憶體元件之均使用四個資料狀態來 114426.doc •30· 1312155 儲存兩個資料位亓。 叶^ 舉例而言，假設狀態E係擦除狀態， aA B及C係已程式化之狀態。狀態E儲存資料11、 狀心A儲存身料01 ’狀態則諸存資料10及狀態C儲存資料 A盘此係—非格雷編碼實例，乃目兩個位元皆在晚鄰狀態 /、B之間變化。亦可使用資料狀態至物理資料狀態之其 編馬每一 s己憶體元件均儲存來自兩個資料頁面之位 ^出於標記之目@ ’將該等資料頁面稱作上頁面及下頁 面而亦可賦予其其他稱謂。對於狀態A，_L頁面儲存 位兀0而下頁面儲存位元丨。對於狀態B，上頁面儲存位元1 而下頁面儲存位元〇。對於狀態c，兩個頁面皆儲存位元資 料〇 '該％式化過程具有兩個步驟。於該第一步驟中，程 式化該下頁面。若該下頁面欲保持資料1，則該記憶體元 件狀態保持處於狀態E。若該資料欲被程式化至0,則該記 隐體元件之臨限電壓Vth升高，以將該記憶體元件程式化 至狀態B’。因此圖12A顯示記憶體元件自狀態E至狀態b，之 程式化。圖12A中所緣示之狀||B，表示一中間狀態B，因此 該驗證點繪示為Vvbi，其低於圖12C中所繪示之Vvb。 於一設計中，在將一記憶體元件自狀態E程式化至狀態 B’之後，關於其下頁面程式化其在一毗鄰字線上之毗鄰記 憶體7G件。在程式化該毗鄰記憶體元件之後，該浮動閘極 至浮動閉極耗合效應將增加所考量之處於狀態B，中之記憶 體元件之視在臨限電壓。此將具有將狀態B，之臨限電壓分 佈加寬至圖12B中臨限電壓分佈450所繪示之臨限電壓分佈 之效果。當程式化該上頁面時’該臨限電壓分佈之視在加 114426.doc β . -·· ^ 1312155 寬將得以糾正。 圖12C繪示程式化該上頁面之過程。若該記憶體元件處 於擦除狀態E且上頁面保持處於1，則該記憶體元件將保持 處於狀態E。若該記憶體元件處於狀態e，且其上頁面資料 欲被程式化至0 ’則該記憶體元件之臨限電壓將升高，以 使該記憶體元件處於狀態A。若該記憶體元件處於具有中 間臨限電壓分佈450之狀態B，，且上頁面資料欲保持處於 1，則該記憶體元件將被程式化至最終狀態B。若該記憶體 元件處於具有中間臨限電壓分佈45〇之狀態B，，且上頁面 資料欲變為資料0，則該記憶體元件之臨限電壓將升高， 以使該記憶體元件處於狀態c。圖12A_C所繪示之過程減 小了浮動閘極至浮動閘極耦合之效應，乃因僅有毗鄰記憶 體元件之上頁面程式化將對一既定記憶體元件之視在臨限 電壓有衫響。交替狀態編碼之一實例係當上頁面資料係^ 時’狀態自分佈45〇移動至狀態c，且當上頁面資料為〇時 移至HB SI然、圖12α·(：提供—關於四個資料狀態及兩 個資料頁面之實例，但亦可將所教示之概念用於具有多於 或少於四個狀態及不同於兩個頁面之其他實施方案。關於 各種程式化方案及浮動閘極至浮動閘極_合之間的更多細 郎可見於在2〇〇5年4月5日申請且名稱為「c〇mpensating

For Coupling During Read Operations Of Non-Volatile Mem°ry」之美國專利中請案第U/_，133號。 μ為減y未選擇記憶體元件之程式干擾之發生率，建議調 即&式化z It體70件之字線順序，以依據字線位置定製升 114426.doc -32 - 1312155 壓技術並提供通道預充電。 圖13提供一描述一用於程式化非 程式干擾之發生率之過程之流程圖/ 生儲存器同時減少 _ 程圖。在步驟460處，藉由 古如Alt體0件之-個或多個管理電路接收—對程 料之請求。於步驟462處，標識用於儲存該資料之一個二 多個可用塊、頁面、區段及/或苴 及 m 又，、他早兀*。於步驟464處， 使用一相應之第一字線子集（例 雄 項專較鬲之字線）程式化 一第一記憶體元件子集。於一可杆 ea 了仃方法中，在該程式化期 間，使用自升壓抑制該等未選擇記憶體元件（步驟466)。如 前文所述，自升壓增加未選擇記憶體元件之通道升慶電位 以使該等記憶體元件不易受到程式干擾之影響。當首先程 式化該最後一個或多個字線時，不擔心與該等字線相關聯 之未選擇記憶體元件之通道電位將減小至可能發生程式干 擾之程度。該所提議之技術避免了其中因負電荷在該受抑 制NAND串上較低字線之已程式化元件浮_極上之積聚 效應所致之與較高字線相關聯之記憶體元件之通道電位降 低之傳統問題。於—實施例中’當程式化與較高字線相關 聯之記憶體元件時’由於無與較低字線㈣聯之記憶體元 件已被程式化，因而不存在積聚效應。對於該等其中在與 較南字線相關聯之記憶體元件之前程式化部分與較低字線 相關聯之記憶體元件之實施例，應限制彼等較低字線之數 K以避免在與較高字線相關聯之記憶體元件上引起程式干 擾。 此外，在步驟468處，在使用該第一字線（例如在一組字 114426.doc -33- 1312155 線之所有其他字線之前應用之字線）進行程式化之後應用 預充電（如下文結合圖18所述）。當使用該第—字線進行程 式化時，無需預充電，此乃因在受抑制之NAND串中不存 在可切斷通道與位元線電位之先前已被帛式化之没極側田比 鄰記憶體元件。當使用剩餘之字線進行程式化時，可使用 對受抑制之NAND串之預充電。 隨後，開始一程式化剩餘記憶體元件之過程，例如在一 第二記憶體元件子集中使用一相應之第二字線子集程式化 之過程。❹驟470中’使用一第二字線子集(例：較：之 字線）來程式化第二記憶體元件子集。在步驟472處，於一 可行方法中，使用EASB或1^八卯抑制未選擇儲存元件。 相應地，於再一實施例中，可將自升壓用於第—字線子 集，而將EASB或REASB用於剩餘之字線。而且，easb& Reasb可用於剩餘字線之不同元件。此外，下文結合圖η 所論述之預充電可與EASB及/或REASB-起使用。在步驟 474處應用預充電。 圖14繪示一用於以一種減少程式干擾發生率之方式程式 化第一及第二非揮發性儲存元件子集之字線順序。該圖式 圖解說明一組儲存元件及字線48〇，例如一記憶體器件塊 (類似於圖9所示之塊）。「^」個字線自該集合之一端（字線 WL0處）延伸至該集合之另—端（字線處卜於—實施 例中，可將WLG視為在該組記憶體元件之源極或共用端， 而將WLn·!視為在該組記憶體元件之没極或位元線端。’ 於一實施财，首先程式化與較高字線相關聯之記憶體 114426.d〇i

S -34. 1312155 元件。舉例而言，可使用一「最終起始」模式（LF模式）， 其中在較低或第一字線程式化之前，使用一個或多個較高 或最後之字線進行程式化。舉例而言，較高之字線可係最 罪近一組S己憶體元件之汲極或位元線側之字線，而較低之 字線可係最靠近該集合之源極或共用侧之字線。通常，在 源極侧0處開始編號字線。舉例而言，對於自WL〇編號至 WLn-1之η條字線，自該源極側之一第一字線（WL〇)開始， 並以一種經由大量中間字線至汲極測之一最後字線（w L η _ 籲 U之順序繼續，該程式化之預定順序可係：WLn_i、WLn_ 2、WLO、WL1…WLn_4、WLn_3e舉例而言，對於32條字 線，該順序可係：…WL31、WL3〇、WL〇 WL29。於該情 形下，該最後兩條字線相對於字線在該集合中延伸之順序 (例如順序WL0至WLn-Ι)不按順序程式化。與貿。」及 WLn-2相關聯之記憶體元件構成被程式化之一第一記憶體 元件子集，而字線WLn-Ι及WLn-2構成用於進行程式化之 一第一字線子集，如虛線框482所指示。同樣，與wl〇至 WLn-3相關聯之記憶體元件構成被程式化之一第二記憶體 元件子集，而字線WL0至WLn-3構成用於進行程式化之第 二字線子集，如虛線框484所示。 於另一方法中，在較高字線之前程式化與該等較高字線 刀離之較低之子線子集，而在位於較低字線與較高字線之 間的中間字線子集之前程式化該等較高字線，如如下順序 所例示：對於32個字線為WL0_15、WL31、WL3〇、机16_ 29,其中較低字線子集係WL0-15,較高字線子集係贾1^1 114426.doc •35· 1312155

WL30,而中間字線子集係WL16_29。因此，無需首先使 用較高字線進行程式化’但其應在近得足以引起程式干擾 之此鄰字線之前程式化較高字線。於—實施例中，字線順 序之選擇旨在使首先被程式化之字線係彼等#按傳統順序 程式化字線時具有最易受到程式干擾影響之記憶體元件之 彼等字線，自始至終。亦注意，在首先用於進行程式化之 -個或多個字線中，程式化順序可首先始於最靠近一组非 揮發性元件之位元線侧（例如一财_串之沒極側）並繼續 進行至該、组非揮發性元件之共用側⑼如_ΝΑ·㈠之源 極側），#如下順序所例示：机“、Μ"或则、 WL30。已發現此會減小在不同時間進行程式化之视鄰記 憶體元件之間的電容性耦接。 若欲按照一字線順序（即字線在記憶體器件中延伸之順 :)程式化非揮發性儲存元件’則可依據每一字 •:歷—所界定之㈣干擾位準之非揮發性儲存元件之數量 (曰列如依據故障位讀量）來界定不按順序程式化之字線數 而言’對於某些當前器件，最後兩條字線較其他 明顯更多之故障位元。而且，如下文所述，可量 按^體器件之效能以確定哪些字線應包括 :::Γ線子集内。在做出該決定之後，-個或多個 ^里電路可儲存界定相應之字線程式化順序之資料。 件之使5=一流程圖’其描述一用於依據非揮發性健存元 程。舉例ΐ式化非揮發性儲存元件而調節字線順序之過 ,σ可依據記憶體器件所經歷之程式化循環數 114426.doc -36- 1312155 量來調節該不按順 數量。舉例而a 帛—字線子集中被程式化之字線的 字線，而在’在—新器件之第一子集中可程式化兩個 使用循環計數（參見 〃程式化二個字線。可 可開發—與程式化\二日步驟504)來確定何時進行調節。 該不按順序第-子夏相關之表格或方程式或其他與 量來構建該技術。、式化之字線數量相關之使用度 於—實例過程中，产Im 所經歷之程式二之數驟/:6:，藉由—^ 用。該使用亦可考量進二 組記憶體元件之使 件之年齡等因辛。若達到7作溫度及濕度及該記憶體器 右達到一使用臨限值（步驟488)，則在步 =时調節（例如增加）第—字線子集中之字線數量。舉例 子線，對於3，GG1_6，GGG個程式循環為3個字線； 且對於6,00!-!〇，_個程式循環為4個字線。於該實例中， 用於„周即字線數篁之臨限值係3，咖及6，_。於步驟々μ 中’使用按當前依據該使用所界定之該第一字線子集程式 化第―記憶體元件子集’且於步驟例中’使用剩餘之字 線程式化剩餘之記憶體元件。當跟縱到後繼之程式化循環 時重複該過程。雖然除程式干擾外其他因素亦可引起故 障位元’但可制所歧障位元中_式干擾所致之部分。 圖16提供A述一用於程式化非揮發性儲存器同時減少 程式干擾發生率之過程之流程圖。該過程一般性地提供圖 13之程式化步驟464及47〇之細節，並可因應接收到一對程 114426.doc •37- 1312155 式資料之請求而實施，如步驟460所說明。而且，如步驟 462所說明，該系統選擇記憶體之正確部分進行程式化。 參考圖16,於步驟5〇4中，增加一循環計數。該循料數 (即程式化循環之計數）可儲存於快閃記憶體陣列、狀態 機、控制器或另一位置中以跟蹤該等記憶體元件之使用， 如結合圖15所述（步驟486)。於一實施例中，將該循環計數 儲存於一與該狀態機相關聯之暫存器中。於步驟5〇6中， 視需要預先程式化記憶體之選擇部分，此會提供快閃記憶 #冑之均勾磨耗。將所選區段或頁面内之所有記憶體元件程 式化至相同之臨限電壓範圍。然後於步驟5〇8中刪除所有 欲進行程式化之記憶體元件。舉例而言，步驟5〇8可包括 將所有記憶體元件移至狀態E(參見圖1()_12)。於步驟51〇 中’一軟程式化過程解決在該擦除過程期間某些記憶體元 件可能使其臨限電壓降至一低於分(參見圖ι〇叫之值 的問題。該軟程式化過程向該等記憶體元件施加程式電壓 •以使其臨限電壓增加至界於臨限電壓分佈£中。於步驟 中’該系統藉由例如正確地程式化充電幫浦來設定初始程 式脈衝之S值。於步驟514中，最初將程式計數Μ設定 0 ° 於步驟516中’將程式脈衝施加至正確之字線。於步驟 518中’驗證彼（等）字線上之記憶體元件以觀察其是否已達 到該目標臨限電壓位準。若所有記憶體元件皆已達到該目 標臨限電堡位準（步驟520)，則該程式化過程完全成功（狀 態=通過）（步驟522中）。若並非所有之記憶體元件均已被 114426.doc -38- ^

L 1312155 驗證，則在步驟524中確定該程式計數PC是否小於一限定 值（例如20)。若該程式計數不小於2〇，則該程式化過程已 失敗（步驟526)。若該程式計數小於2〇，則於步驟528中， 對於下一脈衝，程式電壓信號Vpgm之量值增加步長大小 (例如0.3 V)且程式計數pc增加。注意，彼等已達到其目標 臨限電壓之記憶體元件在當前程式化循環之剩餘時間被鎖 閉於程式化外。在步驟528之後，該過程在步驟516處繼續 並施加下一程式脈衝。重複該過程，直至針對該記憶體元 件之每一個顯示—通過狀態或失敗狀態。 圖17係一圖表，其顯示對於較高字線使用最終起始模式 較使用習用程式化模式之故障位元數量之減少。該資料係 根據一 90-nm多狀態記憶體器件之約十億個記憶體元件獲 得。在X軸上標示字線，其中該第一字線最靠近一組儲存 元件之源極側，而最後一個字線最靠近該集合之汲極側。 在y軸上以對數標度標識故障位元數量。X表示使用一傳統 字線程式化順序及經修改之EASB升壓所獲得之資料，而〇 表示使用一按順序WL31、WL30、WL0-29之最終起始模式 (LF)字線程式化順序所獲得之資料。將傳統之自升壓用於 不按順序之字線（WL30及WL31)，而將經修改之EASB用於 剩餘之字線。在該第一字線之後對所有之字線使用預充 電。根據習用模式及LF模式之最差情況可見，本文所提供 之LF模式較佳地將故障位元之數量減少一約1〇之因數。此 外’ β亥等故障位元相對均勻地分佈於該等字線中。 圖1 8繪示一時間線，其顯示其中使用預充電之未受抑制 114426.doc -39- 1312155 之NAND串之電壓波形，本文所提供之最終—起始模式之 一問題係：在一 NAND串中，當程式化較低字線上之記憶 體元件寺位元線電壓不能通過較尚字線上先前已經程式 化之§己憶體元件。為通過該位元線電壓，可使用上文結合 圖13之步驟468及474所述之視需要之預充電技術。該技術 可（舉例而言）作為程式子順序設計進記憶體晶片中。預充 電涉及在升壓之前自源極及/或汲極充電該通道，以使當 文到抑制時，該通道以一高於地電位之電位開始。 一般而言，可在程式化與該第一字線相關聯之記憶體元 件後應用預充電。在該時間線中，χ軸表示時間，而y軸表 示波形電壓位準。該等x軸在不同部分擴張及收縮以顯示 相關細節。在10與。之間的時間段中發生預充電。該源極 選擇閘極接收零或恒穩態電壓Vss，以使其保持斷開。在 該預充電期間，該汲極選擇閘極在1〇與（3之間接收一第一 升高電壓。升高之電壓足夠高以導通該閘㉟，允許在(丨與 h之間給相應之NAND争施加該位元線電壓（v位元線），在 ^與。之間形成一為Vdd之NAND串電壓（v nand)。該汲 極選擇間極電壓在處降至Vdd，使該選擇閘極閉合倂使 該NAND串通道與該位元線分離，以使該升壓通道不會消 散進該位元線中。在h與U之間在該NAND串中保持介於 Wd與〇 v之間的中間„。由於在在t々t6之間施加程式 化脈衝Vpgm之前，該汲極側所選擇之玫1與未選擇賈[之 電位已升高至Vread’ 0而當程式化較低字線上之記憶體 元件時，該位元線電荷可通過較高字線上先前已經程式化 114426.doc • 40- 1312155 之記憶體元件。 在gt7之間，向該源極側上之未選擇字線施加外咖。 該電壓耦合至該NAND串通道，在該NAND串通道中產生 一升高電壓Vboost。在h與u之間’向所選擇之字線施加 程式電壓vPgm以程式化該經程式化之nand串中該相關聯 之記憶體元件。在驢，當自該源極側未選擇字線上除去 電壓Vpass時，該NAND串中之升壓位準降至約Vdd。

圖I9繪示一顯示一經程式化之NAND串之電壓波形之時 間線°該等時間點與圖18中之時間點相同。於該經程式化 之NAND串中，該位元線接地（v位元線=〇)且因此v NAND=〇。具體而言，施加至該汲極選擇閘極之電壓㈣ 現在足以導通該沒極選擇閘極’以使該串與該位元線通 訊。而且’由於該串不受抑制’目而在咖之間所施加 之VPg峰式化該經程式化之NAND串巾與當前字線相關聯 之記憶體元件。 出於例證及說明之目的，上文已對本發日月進行了詳細說 明。本文不意欲包羅無遺或將本發明限制於所揭示之精確 形式。根據上文之教示亦可作出許多種修改及改變。所述 實施例之選擇旨在最佳地解釋本發明之原理及其實際應 用’藉以使其他熟習此項技術者能夠以適合於所構想具體 應用之各種實施例形式及使用各種修改來最佳_用本發 月本發明之範疇意欲由隨附申請專利範圍來界定。 【圖式簡單說明】 圖1係一 NAND串之俯視圖。 114426.doc -41 - 1312155 圖2係圖1中NAND串之一等效電路圖。 圖3係圖1之NAND串之剖視圖。 圖4係一緣示三個NAND串之電路圖。 圖5係圖1之财膽串之剖視圖，其進一步繪示一相依於 其中使用自升壓之未被選擇非揮發性儲存元件之通道升壓 之字線。 圖6係-顯示相依於-通道升壓電位之字線之圖表。 圖7係圖1之_〇串之剖視圖，其進-步緣示在使用擦 除區域自升壓（EASB)之情形下一其源極側她鄰記憶體元件 被程式化之未選擇非揮發性儲存元件之閘極所致沒極茂 漏。 圖8係一非揮發性記憶體系統之方塊圖。 圖9係一非揮發性記憶體陣列之方塊圖。 圖、，曰示在直接自擦除狀態程式化至一已程式化狀態 之夕狀態器件中一實例性臨限電壓分佈集合。 圖11繪示在-自該擦除狀態至一已程式化狀態之兩遍程 式化之多狀態器件中一實例性臨限電壓分佈集合。 圖12A—C顯示不同之臨限電壓分佈並描述一用於程式化 非揮發性記憶體之過程。 圖13提供—描述—用於程式化非揮發性儲存器同時減少 程式干擾發生率之流程圖。 圖14繪不一用於以—種減少程式干擾發生率之方式程式 化第一及第二非揮發性儲存元件子集之字線順序。 圖15提供一流程圖，其描述一用於依據非揮發性儲存元 J 14426.doc -42· 1312155 件之使用為程式化非揮發性儲存元件而調節字線順序之過 程。 圖1 6提供一描述一用於程式化與一字線相關聯之非揮發 性儲存元件之過程之流程圖。 圖17係一圖表，其顯示對於較高字線使用最終起始模式 較使用習用程式化模式之故障位元數量之減少。 圖1 8繪示一時間線，其顯示其中使用預充電之未受抑制 之NAND串之電壓波形。 圖19繪示一顯示一經程式化之NAND串之電壓波形之時 間線。 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 選擇閘極 114426.doc •43 - 1312155

120CG 控制閘極 122 選擇閘極 122CG 控制閘'極 126 位元線觸點 128 源極線觸點 130 N+擴散層 132 N+擴散層 134 N+擴散層 136 N+擴散層 138 N+擴散層 140 p-牌區域 201 NAND 串 202 位元線 203 NAND 串 204 位元線 205 NAND 串 206 位元線 220 選擇電晶體 222 記憶體元件 224 記憶體元件 226 記憶體元件 228 記憶體元件 230 記憶體元件 240 選擇電晶體 -44- 114426.doc 1312155

242 記憶體元件 244 記憶體元件 246 記憶體元件 248 記憶體元件 250 記憶體元件 260 選擇電晶體 262 記憶體元件 264 記憶體元件 266 記憶體元件 268 記憶體元件 270 記憶體元件 302 記憶體元件陣列 304 行控制電路 306 列控制電路 308 P-阱控制電路 310 C-源極控制電路 312 資料輸入/輸出緩衝器 314 命令電路 316 狀態機 318 控制器 430 箭頭 432 箭頭 434 箭頭 450 臨限電壓分佈 114426.doc •45-

Claims (1)

1312Λ®513316ΐ號專利申請案 !»> - 中文申請專利範圍替換本(98年3月） '十、申請專利範圍： 1. 一種用於程式化非揮發性儲存器之方法，其包括： 使用複數個字線中之一第一子集來程式化一非揮發性 :存：件集σ ’之一第一非揮發性儲存元件子集，該複 數個子線自一第一字線至—最後字線之順序延伸；及 在，式化该第—非揮發性儲存元件子集之後使用該複 個子線中之-第二子集來程式化該集合中之一第二非 揮發1·生儲存π件子集，該第—及第二非揮發性儲存元件 子集以-預定字線順序而程式化，該預定字線順序係不 相對於該複數個字線延伸之順序。 2. 如請求項1之方法’其中： 該第非揮發性儲存S件子集t之至少__部分係藉由 該最後字線來程式化。 3. 如4求項1之方法，其中： 4. J第-非揮發性儲存元件子集中之至少一部分係藉由 该取後字線並隨後藉由一與其田比鄰之字線來程式化。 如請求項1之方法，其中： 該第二非揮發性儲存元件子集中之至少一部分係藉由 該第—字線來程式化。 5. 如請求項1之方法，其中： 該第二非揮發性儲存元件子集之程式化係自該第一字 線開始並根據如下順序繼續：該複數個字線延伸至一毗 15 用於私式化該第一非揮發性儲存元件子集之至少 一部分之字線的字線。 114426-980311.doc 1312155 6.

8. 如請求項1之方法，其進一步包括： 在4程式化該第二非揮發性儲存元件子集之後，程式 k集合中之一第三非揮發性儲存元件子集； 其中藉由該複數個字線中界於該第一子集與該第二子 '〗的子線來程式化該第三非揮發性儲存元件子集。 汝°月求項1之方法，其進一步包括： :儲存貝料，若欲㈣複數個字線延伸之順序來程式化 2合中之多個非揮發性儲存元件，則該資料基於確定 ==中被預期經歷-經以之故障位元位準之非揮發 子凡件，來標識該複數個字線中之該第一子 如凊求項1之方法，其中： ’、 9. 該非揮發性儲存元件集 如請求項1之方法，其中： 合係佈置成複數個NAND串 f跟係佈置於該集合 線係佈置於該集合之一沒極側 1 〇 ·如請求項1，士、上 喟之方法，其進—步包括： 子Γ中用之 抑制模式來抑制該第一非揮發性儲存元件 使用-不同牛以減少程式干擾；及 门於该第一抑制模式之第二抑制槿 該第二非揮發性儲存元件子集，式來抑制 存元件以減少程式干擾。〃 的非揮發性錯 如請求項10之方法，其中 該第一抑制模式係一自升壓模式，·及 該第—抑制模式係—擦除區域自升麼模式。 114426-980311.doc 1312155 u·如請求項u之方法，其中 向一個或多個未選擇字線施加一 在該自升壓模式中 通過電壓Vpass，·及

於該擦除區域自升壓模式中，向一選擇字線之—位元 、=側及。亥所選擇 < 字線之一共用㈣之一個或多個未選擇 予線（該共用侧一毗鄰於該所選擇字線之字線除外）上施 加一通過電壓Vpass，在該共用側該毗鄰於該所選擇字 線之字線接收一恒穩態電壓Vss，且向一正受抑制之= 揮發I·生儲存元件之—位元線施加—抑制電壓，其中 該正受抑制之非揮發性儲存元件與一正被程式化之非揮 發性儲存元件係位於相同之字線上。 13.如請求項11之方法，其進一步包括： —預充電一正受抑制且與一正被程式化之非揮發性儲存 π件處於相同字線±之非揮發性儲存元件之—通道，以 使當使用該自升壓模式或該擦除區域自升壓模式時，該 通道係開始於一高於地電位之電位。 14 ·如請求項10之方法，其中 該第一抑制模式係一自升壓模式；及 该第二抑制模式係一經修改之擦除區域自升壓模式 Μ·如請求項14之方法，其中 向一個或多個未選擇字線施加— 在該自升壓模式中 通過電壓Vpass ;及 式中，向一選擇字線 共用側之一個或多個 在該經修改之擦除區域自升壓模 之一位元線側及該所選擇字線之一 114426-980311.doc 1312155 未選擇字線（該共用側一毗鄰於該所選擇字線之第一字線 及該共用側-田比鄰於該第一字線之第二字線除外）上施加 通過電壓Vpass，於該共用侧該毗鄰於該所選擇字線 之=一字線接收一電壓Vdd，在該共用側該毗鄰於該第 —字線之第二字線接收一恒穩電壓Vss，且向該集合中 -正受抑制之非揮發性儲存㈣之—位元線施加一抑制 電M Vdd ’其中該正受抑制之非揮發性儲存元件與一正 被程式化之非揮發性儲存元件位於相同之字線上。 16.如請求項14之方法，其進一步包括： 預充電-正受抑制且與一正被程式化之非揮發性儲存 凡件處於相同字線上之非揮發性儲存元件之—通道，以 使當使用該自升壓模式或該經修改之擦除區域自升壓模 式時，該通道係開始於一高於地電位之電位。 17· 一種非揮發性儲存系統，其包括： 處於一組非揮發性健存元件中之第一及第二非揮發性 儲存元件之子集； 複數個以-自一第一字線至一最後字線之順序而延伸 之字線，該複數個字線包括第一及第二字線子集；及 -個或多個分別經由該第—字線子集及第二字線子集 與该第-及第二非揮發性儲存元件子集通訊之管理電 路’該-個或多個管理電路接收—對程式資料之請求， :因應該請求而使用該第—字線子集來程式化該第一非 T發性儲存元件子集’並隨後使用該第二字線子集來程 式化該第二非揮發性儲存元件子集，該第一非揮發性儲 H4426-980311.doc 1312155 第一非揮發性儲存元件子集係 對於該複數個字綠证麻，ls + 相 化。 子線延伸順序之預定字線順序來進行程式 18. 如請求項17之非揮發性儲存系統，其令： 該非揮發性儲存元件包括快閃記憶體元件。 19. 如請求項17之非揮發性錯存系統，其中·· ，：:：？揮發性館存元件子集中之至少-部分係藉由 該最後子線來程式化。 20.如請求項17之非揮發性館存系統，其中·· ，第-非揮發性儲存元件子集中之至少 2〗字線並隨後藉由-編鄰之字線來程式化 明求項17之非揮發性儲存系統，其中： :::非揮發性儲存元件子集之程式化係自該第一字 據如下順序進行：該複數個字線係延伸至-进鄰於—用於程式㈣第—_發性 少一部分之字線的字線。 ？于杲之至 22_如請求項17之麵發性儲存系統，其中： 該一個或多個管理電路於該程式化該第二非揮發性儲 二二I:，’程式化該組非揮發性儲存元件中一第三 非揮&性儲存元件子集；及 子==揮Γ性館存元件子集係藉由界於該第一字線 子集與該第二字線子集之間的字線進行程式化。 23·如請求項”之非揮發性儲存系統，其中： 該一個或多個管理電路用以儲存資料，若欲以該複數 114426-980311.doc 1312155 個予線延伸之順序來程式 夕 外评|性儲存元件中的 夕個非揮魏料元件，縣於 =存元件中被預期經歷一經界定之故障位元位= 揮^性儲存凡件，來標識該第一字線子集。 24.如請求項17之非揮發性儲存系統，其中·· 該組詩發性料元❹佈置成複數個ν伽串。 .如請求項17之非揮發性儲存系統，其中·· 遠第-字線係佈置於該組非揮發性儲存元件之 側’而該最❹線係佈置於额非揮發 ^ 汲極側。 ％甘TL仟之一 26.如請求項17之非揮發性儲存系統，其中·· 該一個或多個管理電路傕 第-非捏❹針 Ρ制模式來抑制該 :非揮發性儲存元件子集中之未選 件以減少程式干擾；& f4#7G 該一個或多個營理雷，女# m ”固“里電路使用一不同於該第 之第二抑制模式來抑制 - 、方 夕车❹ 水㈣該苐-非揮發性儲存元件子隼中 之未選擇非揮發性儲存元件以減少 27·如請求項26之特發㈣存“，其中： 及第抑制模式係一自升壓模式；及 該第二抑制模式係-擦除區域自升壓模式。 28·如請求項27之非揮發性儲存“，其中.、 在該自升壓模式中，向—個或多 通過電壓Vpass ;及 ^ ^ ^ - 於該擦除區域自升壓槿 目幵壓模式中’向一選擇字線之—位元 114426-980311.doc 1312155 始势及4所選擇字線之—共㈣之—個或多個未選擇字 ^ (該共用側—眺鄰於該所選擇字線之字線除外）上施加 $過電a vpass，在該共用側該批鄰於該所選擇字線 之予線接收—传穩能蕾厭X/ 叵穩I電壓vss，且向該組中一正受抑制 之非揮發性料元件之-位元線施加-抑制電壓Vdd， 其中該正受抑Μ非揮發性料元件與—正被程式化之 非揮發性儲存元件位於相同之字線上。 29.如請求項27之非揮發性儲存系統，其中：

該一個或多個管理電路充電一正受抑制且與一正被程 式化之非揮發性儲存元件處於相同字線上之非揮發性儲 存元件之H以使t使用該自升_式或該擦除區 域自升塵模式時，該通道係開始於—高於地電位之電 位。 30.如請求項26之非揮發性儲存系統，其中： 該第一抑制模式係一自升壓模式；及 該第二抑制模式係一經修改之擦除區域自升壓模式。 3 1.如請求項30之非揮發性儲存系統，其中： 在該自升壓模式中，向-個或多個未選擇字線施加— 通過電壓Vpass;及 在該經修改之擦除區域自升壓模式中，向一選擇字線 之一位元線側及該所選擇字線之一共用側之一個或多個 未選擇字線（該共用側一此鄰於該所選擇字線之第一—線 及該共用側一毗鄰於該第一字線之第二字線除外）上施加 一通過電壓Vpass，在該共用側該毗鄰於該所選擇字線 114426-980311.doc 1312155 H線接收一電壓Vdd，在該共 -字線之第二字線接收一恒穩_s，且向一鄰::第 制之非揮發性儲存元件之一 p v 位凡線把加一抑制電壓 其中該正受抑制之非揮發性儲存元件與 式化之非揮發性儲存元件位於相狀字線上。 32·如請求項30之非揮發性儲存系統，其中： 該一個或多個管理電路充電一正受抑制且與一正被程 式化之非揮發性儲存元件處於相同字線上之非揮發性儲 存件之一通道，以使當使用該自升壓模式或該經修改 之擦除區域自彳壓模心夺，該通道係開肖於-高於地電 位之電位。

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