CN101317235B - 用于具有定时信息的反向耦合效应的方法和系统 - Google Patents

Abstract

非易失性存储器单元的浮动栅极(或其它电荷存储元件)上存储的表观电荷的移位可因基于邻近浮动栅极(或其它邻近电荷存储元件)中存储的电荷的电场耦合而发生。所述问题最显著发生于已在不同时间编程的相邻存储器单元组之间。为了补偿所述耦合，如果邻近存储器单元是继给定存储器单元之后予以编程，则对所述给定存储器单元的读取过程将考虑所述邻近存储器单元的经编程状态。本发明揭示用于确定所述邻近存储器单元是在所述给定存储器单元之前还是之后予以编程的技术。

Description

用于具有定时信息的反向耦合效应的方法和系统

技术领域

本文描述的技术涉及非易失性存储器。 

背景技术

半导体存储器已变得越来越普遍运用在各种电子装置中。举例来说，蜂窝式电话、数字相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中均使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)及快闪存储器是最普遍的非易失性半导体存储器。 

EEPROM及快闪存储器两者均利用半导体衬底中定位在沟道区上方且绝缘于沟道区的浮动栅极。所述浮动栅极定位在源极区与漏极区之间。控制栅极提供在浮动栅极上方且绝缘于浮动栅极。晶体管的阈值电压受控于浮动栅极上所保留的电荷量。即，在接通晶体管之前为允许其源极与漏极之间的导电而必须施加到控制栅极的最小电压量受控于浮动栅极上的电荷电平。 

当编程EEPROM或快闪存储器装置(例如NAND型快闪存储器装置)时，通常编程电压被施加到控制栅极且位线被接地。来自沟道的电子被注入到浮动栅极。当电子累积在浮动栅极中时，浮动栅极变成带负电，并且存储器单元的阈值电压上升，使得存储器单元处于经编程状态。关于编程的更多信息，可参看美国专利案第6,859,397号及2003年7月29日申请的美国专利申请案第10/629,068号标题为“对经编程存储器进行检测(Detecting Over Programmed Memory)”，所述两个申请案全文以引用方式并入本文中。 

一些EEPROM及快闪存储器装置具有用于存储两种范围电荷的浮动栅极，并且因此可在两种状态(经擦除状态与经编程状态)之间编程/擦除存储器单元。所述快闪存储器装置有时候称为二进制(binary)快闪存储器装置。 

一种多状态快闪存储器装置通过识别以禁用范围相分隔的多重相异允许/有效编程阈值电压范围予以实施。每一相异阈值电压范围对应于用于存储器装置中编码的各组数据位的预定值。 

浮动栅极上存储的表观电荷(apparent charge)的移位可起因于基于相邻或附近浮动栅极中存储的电荷的电场耦合而发生。美国专利案第5,867,429号中描述此浮动栅极 到浮动栅极耦合现象，所述申请案全文以引用方式并入本文中。可引起耦合到目标浮动栅极的浮动栅极可包括：位于相同位线上的浮动栅极；位于相同字线上的浮动栅极；或从目标浮动栅极跨越的浮动栅极，因为所述浮动栅极是位于另一位线与另一字线两者上。 

浮动栅极到浮动栅极耦合现象最显著发生于在不同时间经编程的若干组存储器单元之间。举例来说，第一存储器单元经编程以将一电荷电平加到其浮动栅极，其对应于一组数据。其后，一个或一个以上邻近存储器单元经编程，以将一电荷电平加到其浮动栅极，其对应于第二组数据。所述邻近存储器单元中的一个或一个以上存储器单元经编程之后，因为所述邻近存储器单元上的电荷耦合到所述第一存储器单元的效应，所以从所述第一存储器单元读取的电荷电平似乎不同于所编程的电荷电平。来自邻近存储器单元的耦合可使正在读取的表观电荷电平移位，其移位量足以导致错误读取所存储的数据。 

因为在多状态装置中所允许的阈值电压范围与禁用范围窄于二进制装置，所以对于多状态装置更关心浮动栅极到浮动栅极耦合的效应。 

随着存储器单元尺寸持续缩小，预期自然阈值电压编程与擦除分布归因于短沟道效应、较大的氧化物厚度/耦合比率变化及更大的沟道掺杂物波动而增大，因而减小介于相邻状态之间的可用分隔。与仅使用两种状态的存储器(二进制存储器)相比，多状态存储器的此效应更加显著。另外，介于字线之间的空间及介于位线之间的空间的减小还将增大介于相邻浮动栅极之间的耦合。 

发明内容

为了补偿介于相邻浮动栅极之间的耦合，如果邻近存储器单元继给定存储器单元之后予以编程，则对所述给定存储器单元的读取过程将考虑所述邻近存储器单元的经编程状态。本发明揭示用于确定所述邻近存储器单元是在所述给定存储器单元之前或之后予以编程的技术。 

一个实施例包括：存取针对一组数据所定制的经存储定时信息，所述组数据存储在一个或一个以上非易失性存储元件中；及从所述一个或一个以上非易失性存储元件读取所述组数据。读取所述数据包括基于所述定时信息来选择性补偿所述组数据中的一个或一个以上电位错误。 

一个示范性实施方案包括：多个非易失性存储元件；一组字线，其连接到所述非易失性存储元件；及一个或一个以上管理电路，其与所述非易失性存储元件通信。所述一 个或一个以上管理电路以一非预定义的字线顺序，将数据编程到所述非易失性存储元件中。所述编程包括存储所述数据的定时信息。所述一个或一个以上管理电路从非易失性存储系统读取所述数据包括：如果所述经存储的定时信息指示邻近非易失性存储元件的编程时间可能晚于存储所述数据的非易失性存储元件，则补偿介于非易失性存储元件之间的耦合。 

附图说明

图1为NAND串的俯视图。 

图2为NAND串的等效电路图。 

图3为NAND串的横截面图。 

图4为非易失性存储器系统的框图。 

图5为非易失性存储器阵列的框图。 

图6绘示一组示范性阈值电压分布。 

图7绘示一组示范性阈值电压分布。 

图8A-C展示各种阈值电压分布且描述用于编程非易失性存储器的过程。 

图9为描述用于编程非易失性存储器过程的一个实施例的流程图。 

图10为描述用于读取非易失性存储器过程的一个实施例的流程图。 

图11为绘示一页(或其它单位)数据的框图。 

图12为描述用于编程非易失性存储器过程的一个实施例的流程图。 

图13为描述用于读取非易失性存储器过程的一个实施例的流程图。 

图14为描述用于读取字线上存储器单元过程的一个实施例的流程图，其未使用偏移量来补偿耦合。 

图15A为描述用于读取字线上存储器单元过程的一个实施例的流程图，其使用偏移量来补偿耦合。 

图15B为描述用于读取字线上存储器单元过程的一个实施例的流程图，其使用偏移量来补偿耦合。 

图16为绘示一页(或其它单位)数据的框图。 

图17为描述历史数据的图表。 

图18为描述用于编程非易失性存储器过程的一个实施例的流程图。 

图19为描述用于确定历史数据过程的一个实施例的流程图。 

图20为描述用于读取非易失性存储器过程的一个实施例的流程图。 

图21为描述用于执行读取操作过程的一个实施例的流程图，其考虑到来自邻近存储器单元的耦合。 

图22为描述用于执行读取操作过程的一个实施例的流程图，其考虑到来自邻近存储器单元的耦合。 

具体实施方式

适合实施本发明的非易失性存储器系统的一个实例使用NAND型快闪存储器结构，其包括介于两个选择栅极之间的串联排列的多个晶体管。所述串联的晶体管与所述选择栅极称为NAND串。图1为展示一NAND串的俯视图。图2为其等效电路。图1及图2所绘示的NAND串包括夹在第一选择栅极120与第二选择栅极122之间串联的四个晶体管100、102、104和106。选择栅极120连接所述NAND串到位线触点126。选择栅极122连接所述NAND串到源极线触点128。通过将适当电压施加到控制栅极120CG来控制选择栅极120。通过将适当电压施加到控制栅极122CG来控制选择栅极122。晶体管100、102、104和106中每一者均具有控制栅极及浮动栅极。晶体管100具有控制栅极100CG及浮动栅极100FG。晶体管102包括控制栅极102CG及浮动栅极102FG。晶体管104包括控制栅极104CG及浮动栅极104FG。晶体管106包括控制栅极106CG及浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，及控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每一者均为存储器单元。在其它实施例中，存储器单元可包括多个晶体管，或可能不同于图1及图2所绘示的存储器单元。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。 

图3提供上文所述的NAND串的横截面图。如图3所示，NAND串的晶体管形成在p阱区140中。每一晶体管包括一种堆叠栅极结构，其由控制栅极(100CG、102CG、104CG和106CG)与浮动栅极(100FG、102FG、104FG和106FG)组成。浮动栅极形成在氧化物或其它介电膜顶部上的p阱表面上。控制栅极在浮动栅极上方，其中多晶硅间介电层使控制栅极与浮动栅极相分隔。存储器单元(100、102、104和106)的控制栅极形成字线。邻近单元之间共享N+掺杂层130、132、134、136和138，藉此使单元互相串联连接而形成一NAND串。所述N+掺杂层形成所述单元中的每一者的源极及漏极。举例来说，N+掺杂层130充当晶体管122的漏极及晶体管106的源极；N+掺杂层132充当晶体管106的漏极及晶体管104的源极；N+掺杂层134充当晶体管104的漏极及晶体管102的源极；N+掺杂层136充当晶体管102的漏极及晶体管100的源极；及 N+掺杂层138充当晶体管100的漏极及晶体管120的源极。N+掺杂层126连接到所述NAND串的位线，而N+掺杂层128连接到多个NAND串的共同源极线。 

请注意，虽然图1-3展示所述NAND串中的四个存储器单元，但是仅提供使用四个晶体管作为实例。连同本文描述的技术一起使用的NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，一些NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元等等。本文中的论述未限定NAND串中的任何特定存储器单元数量。 

每一存储器单元可存储以模拟或数字形式表示的数据。当存储一个数字数据位时，存储器单元的可能的阈值电压范围可被划分成经指派为逻辑数据“1”及“0”的两个范围。在NAND快闪存储器的一个实例中，存储器单元被擦除之后的电压阈值为负且被定义为逻辑“1”。编程操作之后的阈值电压为正且被定义为逻辑“0”。当阈值电压为负且尝试通过施加0伏到控制栅极来进行读取时，存储器单元将接通以指示出正在存储逻辑“1”。当阈值电压为正且尝试通过施加0伏到控制栅极来进行读取操作时，存储器单元不会接通，其指示存储逻辑“0”。 

存储器单元还可以存储多个状态，藉此存储多个数字数据位。在存储多个状态的数据时，阈值电压窗口被划分成若干状态。举例来说，如果使用四个状态，则将有指派给数据值“11”、“10”、“01”及“00”的四个阈值电压范围。在NAND型存储器的一个实例中，擦除操作之后的阈值电压为负且被定义为“11”。正阈值电压用于状态“10”、“01”及“00”。在一些实施方案中，使用格雷码(Gray code)指派，将数据值(例如，逻辑状态)指派给所述阈值范围，使得如果浮动栅极的阈值电压错误地移位到其邻近物理状态，则仅一个位将受到影响。介于编程于存储器单元中的数据与所述单元的阈值电压范围之间的特定关系取决于存储器单元所采用的数据编码方案。举例来说，美国专利案第6,222,762号及2003年6月13日申请的美国专利申请案第10/461,244号“存储器系统的跟踪单元(Tracking Cells For A Memory System)”描述用于多状态快闪存储器单元的各种数据编码方案，所述申请案全文以引用方式并入本文中。 

以下美国专利案/专利申请案中提供NAND型快闪存储器及其操作的相关实例：美国专利案第5,570,315号：美国专利案第5,774,397号；美国专利案第6,046,935号；美国专利案第5,386,422号；美国专利案第6,456,528号及美国专利申请案序号第09/893,277号(公告第US2003/0002348号)，所有所述申请案全文均以引用方式并入本文中。除了NAND快闪存储器以外的其它类型非易失性存储器也可用于本发明。 

对快闪EEPROM系统有用的另一类型存储器单元利用非导电介电材料来取代导电 浮动栅极，以用非易失性方式来存储电荷。1987年3月IEEE电子装置学刊(IEEE ElectronDevice Letters)第EDL-8卷第3号第93-95页陈(Chan)等人的“真正单晶体管氧化物-氮化物-氧化物EEPROM装置(A True Single-Transistor Oxide-Nitride-Oxide EEPROMDevice)”文章中描述此种单元。由氧化硅、氮化硅、氧化硅(“ONO”)所形成的三层电介质被夹在导电控制栅极与在存储器单元沟道上方的半导性衬底的表面之间。可通过将电子从所述单元沟道注入到氮化物(此处电子被捕获且存储在受限区域中)中，来编程所述单元。接着，此存储的电荷以可检测方式改变所述单元的沟道的一部分的阈值电压。通过将热空穴注入到氮化物中来擦除单元。还请参看IEEE固态电路期刊(IEEEJournal of Solid-State Circuits)，第26卷，第4号，1991年4月，第497-501页，野崎(Nozaki)等人的“用于半导体盘应用的具有MONOS存储器单元的1 Mb EEPROM(A 1-MbEEPROM with MONOS Memory Cell for Semiconductor Disk Application)”，其描述在一分割栅极配置中的类似元件，在此配置中一掺杂多晶硅栅极延伸于所述存储器单元沟道的一部分上以形成单独的选择晶体管。前述两个论文其全部内容以引用方式并入本文中。在威廉D布朗(William D.Brown)与乔E布鲁尔(Joe E.Brewer)所编辑的“非易失性半导体存储器技术(Nonvolatile Semiconductor Memory Technology)”(1998年IEEE出版社)的1.2章节中提到编程技术，而且还在所述章节中描述可将其应用于介电电荷捕获装置，其以引用方式并入本文中。此段落中所述的存储器单元也可经历邻近存储器单元之间的耦合。因而，本文所述的技术还应用于不同存储器单元的介电区域之间的耦合。 

IEEE电子装置学刊，第21卷，第11号，2000年11月，第543-545页，艾坦(Eitan)等人的“NROM：一种新颖的局部捕获、二位非易失性存储器单元(NROM：A NovelLocalized Trapping，2-Bit Nonvolatile Memory Cell)”中已描述在每一单元中存储两个位的另一种方法。ONO介电层延伸跨越源极与漏极扩散物之间的沟道。一个数据位的电荷在与漏极相邻的介电层中局部化，且另一数据位的电荷在与源极相邻的介电层中局部化。通过单独读取在电介质内的空间分离电荷存储区域的二进制状态来获得多状态数据存储。此段落中所述的存储器单元也可用于本发明。 

图4为快闪存储器系统的一个实施例的框图。存储器单元阵列202受控于列控制电路204、行控制电路206、c-源极控制电路210及p阱控制电路208。列控制电路204连接到存储器单元阵列202的位线，用于：读取存储器单元中存储的数据；在编程操作期间确定存储器单元的状态；及控制位线的电位电平，以促进编程或抑制编程。行控制电路206连接到字线，用以：选择所述字线中的一者；施加读取电压；施加编程电压；及 施加擦除电压。举例来说，EPROM与快闪存储器电路中使用的编程电压电平高于存储器电路正常使用的电压。其经常高于供应到电路的电压。所述较高电压优选通过行控制电路206(或在其它处)中的电荷泵而产生，在一个实例中，电荷泵实质上将电荷灌注于电容性字线中，以将其充电到较高电压。电荷泵接收输入电压V_in，并且通过在一连串电压倍增器级中使输入电压渐进地升压而输出较高电压V_out。所述电压输出被供应到负载，举例来说，EPROM存储器电路的字线。在一些实施方案中，有一从所述负载到电荷泵的反馈信号。常规现有技术泵响应于一指示所述负载已到达预定电压的信号而关闭。替代地，使用一分流器以防止一旦所述负载到达所述预定电压后发生过充电。然而，此做法更耗电且在低电力应用中不合需要。有关电荷泵的更多信息可参看美国专利案第6,734,718号，所述申请案全文以引用方式并入本文中。 

C-源极控制电路210控制连接到存储器单元的共同源极线(图5中标示为“C-源极”)。p阱控制电路208控制p阱电压。 

存储器单元中存储的数据由列控制电路204读出且经由数据输入/输出缓冲器212而输出到外部I/O线。待存储于存储器单元中的数据经由所述外部I/O线而输入到所述数据输入/输出缓冲器212，并且传送到所述列控制电路204。所述外部I/O线连接到控制器218。 

用于控制快闪存储器装置的命令数据输入到控制器218。所述命令数据将所要求的操作告知快闪存储器。输入的命令被传送到状态机216，其控制列控制电路204、行控制电路206、c-源极控制210、p阱控制电路208及数据输入/输出缓冲器212。状态机216还可输出快闪存储器的状态数据，例如“就绪/忙碌”(READY/BUSY)或“通过/失败”(PASS/FAIL)。在一些实施例中，状态机216负责管理编程过程、验证过程及读取过程，包括下文描述的流程图中绘示的过程。 

控制器218连接到或可连接于主机系统，例如个人计算机、数字相机、个人数字助理等等。控制器218与主机通信，以接收来自主机命令、接收来自主机数据、提供数据到主机及提供状态信息到主机。控制器218将来自主机的命令转换成可通过命令电路214(其与状态机216通信)解译及执行的命令信号。控制器218通常包括缓冲存储器，用于写入到存储器阵列或从存储器阵列读取的用户数据。在一些实施例中，可通过控制器来管理编程过程。 

一个示范性存储器系统包括一个集成电路(其包括控制器218)及一个或一个以上集成电路芯片(每一者包含存储器阵列及相关联的控制、输入/输出及状态机电路)。趋势是将一系统的存储器阵列及控制器电路一起集成在一个或一个以上集成电路芯片上。 存储器系统可嵌入为主机系统的一部分，或可包括于以可移除方式插入到主机系统中的存储器卡(或其它封装)中。此可移除式存储卡可包括整个存储器系统(例如，包括控制器)，或仅包括存储器阵列与相关联的外围电路(其中控制器嵌入于主机中)。因此，控制器(或控制能力)可嵌入于主机中或包括于可移除式存储器系统内。 

在一些实施方案中，可组合图4的一些组件。在各种设计中，图4的除存储器单元阵列202外的一个或一个以上组件(单独式或组合式)可视为一管理电路。举例来说，一个或一个以上管理电路可包括如下中任一者或其组合：命令电路、状态机、行控制电路、列控制电路、阱控制电路、源极控制电路或数据I/O电路。 

请参看图5，图中描述存储器单元阵列202的示范性结构。作为一实例，描述一种被分割成1,024个块的NAND快闪EEPROM。每一块中存储的数据被同时擦除。在一个实施例中，块是同时擦除的单元的最小单位。在此实例中，在每一块中有8,512列，其被划分成偶数列及奇数列。位线也被划分成偶数位线(BLe)及奇数为线(BLo)。图5展示串联连接以形成一NAND串的四个存储器单元。虽然展示每一NAND串中包括四个存储器单元，但是可以使用多于或少于四个存储器单元。NAND串的一个端子经由一选择晶体管SGD而连接到相应位线，并且另一端子经由第二选择晶体管SGS而连接到c-源极。 

在读取及编程操作的一个实施例期间，同时选择4,256个存储器单元。所述所选存储器单元具有相同的字线及同一种位线(例如，偶数位线或奇数位线)。因此，可同时读取或编程532个数据字节。所述同时读取或编程的532个数据字节形成一逻辑页。因此，一个块可存储至少八个逻辑页(四个字线，每一字线具有奇数页及偶数页)。当每一存储器单元存储两个数据位时(例如，多状态存储器单元)，其中所述两个位的每一者存储在一不同页中，一个块存储16个逻辑页。其它大小的块及页也可用于本发明。另外，还可使用除图4及图5的架构以外的架构来实施本发明。举例来说，在一个实施例中，位线未划分成奇数及偶数位线，使得同时(或不同时)编程及读取所有位线。 

通过使p阱上升到擦除电压(例如，20伏)并且使所选块的字线接地来擦除存储器单元。源极及位线处于浮动状态。可对整个存储器阵列、分隔的块或其它单元单位来执行擦除。电子从浮动栅极转移到p阱区，并且阈值电压变成负(在一个实施例中)。 

在读取与验证操作中，使选择栅极(SGD及SGS)及非所选字线(例如，WL0、WL2和WL3)上升到读取传送电压(例如，4.5伏)，以使晶体管运作为传送栅极。所选字线(例如，WL1)连接到一电压，所述电压的电平是针对每一读取与验证操作来指定的，以确定所关注的存储器单元的阈值电压是否高于或低于所述电平。举例来说，在 针对两电平存储器单元的读取操作中，所选字线WL1可接地，使得检测其阈值电压是否高于0伏。在针对两电平存储器单元的验证操作中，所选字线WL1连接到(例如)0.8伏，使得验证其阈值电压是否已达到至少0.8伏。源极及p阱处于0伏。所选位线(BLe)被预充电到(例如)0.7伏的电平。如果阈值电压高于字线上的读取或验证电平，则与所关注的单元的位线(BLe)相关联的电位电平因非导电存储器单元而维持高电平。另一方面，如果阈值电压低于读取或验证电平，则所关注的位线(BLe)的电位电平减小到低电平(例如，小于0.5伏)，原因是导电存储器单元使位线放电。藉此，通过连接到位线的电压比较器读出放大器来检测存储器单元的状态。 

上文所述的擦除、读取与验证操作根据此项技术中已知的技术来执行。因此，所属领域的技术人员可改变所解释的许多细节。还可使用此项技术中已知的其它擦除、读取与验证技术。 

如上文所述，每一块可被划分成若干页。在一个实施例中，页是编程单位。在一些实施方案中，个别页可被划分成若干段，并且段可包含作为基本编程操作而一次写入的最少数量的单元。一个或一个以上数据页通常存储于一行存储器单元中。一页可存储一个或一个以上扇区。一扇区包括用户数据及额外开销数据。额外开销数据通常包括已从所述扇区的用户数据中计算出的错误校正码(ECC)。控制器的一部分在将数据编程到阵列中时计算所述ECC，并且当从阵列读取数据时还检查所述ECC。替代地，将ECC及/或其它额外开销数据存储在不同于用户数据所属的页(或甚至不同块)中。在其它实施例中，存储器装置的其它部件(例如，状态机)可计算ECC。 

一扇区的用户数据通常为512个字节，其对应于磁盘驱动器中的一扇区的大小。额外开销数据通常是额外的16-20个字节。大量页形成一块，举例来说，其为从8页到最多32、64或更多页。 

图6说明当每一存储器单元存储两个数据位时存储器单元阵列的阈值电压分布。图6展示经擦除的存储器单元的第一阈值电压分布E。还绘示经编程的存储器单元的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压为负，且A、B和C分布中的阈值电压为正。 

图6的每一相异阈值电压范围对应于用于各组数据位的预定值。介于编程于存储器单元中的数据与所述单元的阈值电压电平之间的特定关系取决于所述单元所采用的数据编码方案。一个实例指派“11”给阈值电压范围E(状态E)；指派“10”给阈值电压范围A(状态A)；指派“00”给阈值电压范围B(状态B)；及指派“01”给阈值电压范围C(状态C)。然而，在其它实施例中，使用其它方案。 

图6还展示用于从存储器单元读取数据的三个读取参考电压Vra、Vrb和Vrc。通过测试给定存储器单元的阈值电压是否高于或低于Vra、Vrb和Vrc，系统可确定所述存储器单元所处的状态。图6还展示三个验证参考电压Vva、Vvb和Vvc。当将存储器单元编程到状态A时，系统将测试所述存储器单元是否具有大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，系统将测试存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，系统将确定存储器单元是否具有大于或等于Vvc的阈值电压。 

在一个实施例中，称为全序列编程，可将存储器单元从经擦除状态E直接编程为所述经编程状态A、B或C中的任一者(如曲线箭头所示)。举例来说，待编程的一群集存储器单元可首先予以擦除，使得所述群集中的所有存储器单元均处于经擦除状态E。当一些存储器单元正被从状态E编程为状态A时，其它存储器单元正被从状态E编程为状态B及/或从状态E编程为状态C。 

图7说明编程多状态存储器单元的两遍(two-pass)技术的实例，所述多状态存储器单元存储两个不同页(一下部页与一上部页)的数据。图中绘示四种状态：状态E(11)、状态A(10)、状态B(00)及状态C(01)。对于状态E，所述两页存储“1”。对于状态A，下部页存储“0”且上部页存储“1”。对于状态B，所述两页存储“0”。对于状态C，下部页存储“1”且上部页存储“0”。请注意，虽然特定位模式已指派给每一状态，但是还可指派不同的位模式。在第一遍编程中，根据待编程到下部逻辑页中的位来设定所述单元的阈值电压电平。如果所述位是逻辑“1”，则由于已在早先予以擦除而处于适当状态，所以阈值电压不改变。但是，如果待编程的位是逻辑“0”，则所述单元的阈值电平增加到状态A，如图箭头230所示。这结束第一遍编程。 

在第二遍编程中，根据正被编程到上部逻辑页中的位来设定所述单元的阈值电压电平。如果所述上部逻辑页位存储逻辑“1”，则由于所述单元处于状态E或A之一(取决于所述下部页位的编程)，所述两种状态均载有上部页位“1”，所以未发生编程。如果所述上部页位是逻辑“0”，则阈值电压移位。如果第一遍导致所述单元维持在经擦除状态E，则在第二阶段中，所述单元被编程，使得阈值电压增加到状态C内，如图箭头234所示。如果由于第一遍编程而使所述存储器单元已编程为状态A，则在第二遍中进一步编程所述存储器单元，使得阈值电压增加到状态B范围内，如图箭头232所示。第二遍的结果是将单元编程为经指定以使上部页存储逻辑“0”的状态，而且不改变下部页的数据。 

在一个实施例中，如果足够的数据写入而填满一整页，则可设定系统以实行全序列 写入。如果数据不足以写入一全页，则编程过程可用所接收的数据来编程下部页。当接收后续数据时，系统将接着编程上部页。在又一实施例中，系统可在编程下部页的模式中开始进行写入，并且如果后续接收到足够的数据以填满整个(或大多数)字线的存储器单元，则转换到全序列编程模式。此实施例的更多细节揭示于发明人塞吉阿纳托列维奇格罗别兹(Sergy Anatolievich Gorobets)及严丽(Yan Li)于2004年12月14日申请的美国专利申请案第11/013,125号标题为“使用早期数据的非易失性存储器的管线编程(Pipelined Programming of Non-Volatile Memories Using Early Data)”，所述申请案全文以引用方式并入本文中。 

图8A-C揭示另一种用于编程非易失性存储器的过程，其通过下列方式减小浮动栅极到浮动栅极耦合：对于任何特定存储器单元，继写入到相邻存储器单元的先前页之后，相对于特定页写入到所述特定存储器单元。在通过图8A-C教示的过程实施方案的一实例中，非易失性存储器单元使用四个数据状态存储每存储器单元两个数据位。举例来说，假设状态E是经擦除状态，及状态A、B和C是经编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷编码的实例，原因是所述两个位在相邻状态A&B之间改变。还可使用其它的数据到物理数据状态编码。每一存储器单元存储两个数据页。出于参考的目的，所述数据页将称为上部页及下部页；然而，还可给定其它称号。参看图8的过程的状态A，上部页存储位0且下部页存储位1。参看状态B，上部页存储位1且下部页存储位0。参看状态C，所述两页均存储位数据0。 

图8A-C的编程过程是两步骤过程。在第一步骤中，下部页被编程。如果下部页将维持数据1，则存储器单元状态维持在状态E。如果数据将被编程为0，则使存储器单元的阈值电压上升，使得所述存储器单元被编程到状态B′。因此，图8A展示将存储器单元从状态E编程到状态B′。图8A中绘示的状态B′是过渡状态B；因此，验证点被绘示为Vvb′，其低于Vvb。 

在一个实施例中，在将存储器单元从状态E编程为状态B′之后，接着，在相邻字线上的其邻近存储器单元将相对于其下部页被编程。在编程邻近存储器单元之后，浮动栅极到浮动栅极耦合效应将使处于状态B′的考虑中的存储器单元的表观阈值电压上升。这将具有使状态B′的阈值电压分布加宽到如图8B描绘的阈值电压分布250的效应。当编程上部页时，将补救阈值电压分布的此表观加宽。 

图8C绘示编程上部页的过程。如果存储器单元处于经擦除状态E且上部页将维持在1，则存储器单元将维持在状态E。如果存储器单元处于状态E且其上部页将被编程 到0，则存储器单元的阈值电压将上升，使得存储器单元处于状态A。如果存储器单元处于中间阈值电压分布250且上部页将维持在1，则存储器单元将被编程到最终状态B。如果存储器单元处于中间阈值电压分布250且上部页数据将变成数据0，则存储器单元的阈值电压将上升，使得存储器单元处于状态C。 

图8A-C所绘示的过程减小浮动栅极到浮动栅极耦合效应，原因是仅邻近存储器单元的上部页编程将影响给定存储器单元的表观阈值电压。替代状态编码的实例是：当上部页数据为1时，则从分布250移动到状态C；及当上部页数据为0时，则移动到状态B。虽然图9A-C提供关于四种数据状态及两个数据页的实例，但是通过图8A-C教示的概念可应用于使用多于或少于四个状态及不同于两页的实施方案。关于各种编程方案及浮动栅极到浮动栅极耦合的更多细节，可参看2005年4月5日申请的美国专利申请案第11/099,133号标题为“补偿非易失性存储器的读取操作期间的耦合(Compensating ForCoupling During Read Operations Of Non-Volatile Memory)”及2003年12月2日颁予给森巴拉(Shibata)等人的美国专利案第6,657,891号，所述两个申请案全文以引用方式并入本文中。 

如上文所述，邻近存储器单元可引起耦合，这可影响存储器单元的表观阈值电压。邻近存储器单元可能在相邻字线、相邻位线、可能非相邻但在附近的位线或可能非相邻但在附近的字线上。系统将通过在邻近存储器单元(或浮动栅极)被编程之前，先确定是否因为正被读取的存储器单元(或浮动栅极)被编程而有耦合电位，来选择性补偿介于邻近存储器单元之间的耦合。如果正被读取的存储器单元在邻近存储器单元之前被编程，则可使用一过程以基于邻近存储器单元的编程电平来补偿耦合。 

图9为描述利用定时信息的高电平编程过程的一个实施例的流程图。图10为描述读取过程的一个实施例的流程图，其利用经编程的定时信息以确定是否有耦合电位，并且接着基于此进行选择性补偿。 

在图9的步骤300中，接收写入数据的请求。可在控制器、状态机或另一装置处接收此要求。在步骤302，响应于所述要求，将数据(一个或一个以上信息位)写入到快闪存储器阵列。此外，在步骤304中存储定时信息。所述定时信息是针对步骤302中写入的数据予以定制。在一个实施例中，所述定时信息连同步骤302中存储的数据一起予以存储。在其它实施例中，定时信息予以分开存储。可同时或分开(依任一顺序)执行步骤302及304。请注意，在此文档中包含的所有流程图中，流程图中绘示的步骤顺序不是必要的要求，并且在许多情况中，也可执行其它适合的顺序。 

还有许多可使用的定时信息的实例。在一个实施例中，使用时间戳。此时间戳可能 是从主机装置的系统时钟读取的绝对时间戳。在另一实施例中，存储器系统可包括内部电池且存储自身的时钟。在另一实施例中，可使用相对时间戳。举例来说，系统可维持循环计数。所述循环计数将计数每一编程循环。通过状态机、控制器或另一装置来维持所述循环计数。在步骤304中，可将所述循环计数存储为定时信息。如果第一组数据的循环计数大于第二组数据的循环计数，则第一组数据在第二组数据之后予以编程。另一定时信息的实施例可包括对数据是否在邻近存储器单元之前或之后予以编程的指示。 

图10提供描述用于读取数据的过程的流程图。在步骤340中，通过控制器、状态机或其它装置接收读取数据的请求。在步骤342中，存取所述数据的定时信息。这是在步骤304中存储的定时信息。在步骤344中，基于所述经存取的定时信息来确定是否有耦合电位。在一个实施例中，系统确定所述定时信息是否指示存储与所述读取请求相关联的数据的存储器单元是在邻近存储器单元之前予以编程。如果是，则有介于存储器单元之间的耦合电位。如果存储与所述读取请求相关联的数据的存储器单元是在编程邻近存储器单元之后予以编程，则很可能没有耦合电位。如果步骤344确定有耦合电位，但是如果邻近存储器单元的编程电平不足以形成所必需的耦合，则仍然可能无任何实际耦合。如果没有任何耦合电位(步骤346)，则在步骤348中，在不考虑耦合情况下执行读取过程。请注意，读取过程包括确定非易失性存储器中存储的信息及报告所述信息。如果确定有耦合电位(步骤346)，则在步骤350中，在考虑电位耦合情况下执行读取过程。在一个实施例中，如果有必要，步骤350包括补偿耦合。有许多用于补偿介于存储器单元之间耦合的不同方案。任何适合方案均可用于本文所述的技术。 

图11是描述数据页的一个实施例的框图。所述数据页包括标头380、定时信息382、用户数据384及错误校正码(ECC)386。标头信息380可包括此项技术已知将用于标头中的任何组数据。一些标头信息的实例包括地址信息、位及/或扇区映射相关信息、对扇区的写入的数量计数等等。还可在标头中存储其它信息。定时信息382是在步骤304中存储的定时信息。用户数据384包括在步骤302中写入的数据。ECC 386包括此项技术已知的错误校正码。请注意，一些写入请求可能需要写入到多个页。在所述情况中，可使用一组或一组以上定时信息。 

图12是描述用于写入数据的过程的一个实施例的流程图。图12的过程是用于执行图9的步骤302及304的一个实施例。在图12的步骤402中，系统将响应于接收到写入数据的请求，而选择存储器的将编程的适当部分。这可包括选择将写入到的块及/或页及/或扇区。在一个实施例中，图12的过程将数据写入到一页，其包括将数据写入到连接到共用字线的存储器单元。在步骤404中，存储器的所选部分被预编程，其使得更加 磨损快闪存储器。所选扇区或页中的所有存储器单元被编程到相同的阈值电压范围。步骤404为可选步骤。在步骤406中，接着擦除待编程的存储器单元。举例来说，步骤406可包括将旧存储器单元移到状态E(请参看图6-8)。在一些实施例中，步骤406还包括执行软编程过程。在擦除过程期间，有可能一些存储器单元的阈值电压降低到低于分布E(请参看图6-8)的值。软编程过程将施加编程电压脉冲到存储器单元，使得其阈值电压将增加到阈值电压分布E内。 

在步骤408中，系统将获取时间戳。时间戳可为绝对时间。举例来说，存储器系统可经由控制器请求来自主机的日期/时间。替代地，存储器系统可包括电池及内部时钟，使得存储器系统可提供其自身的时间戳。在另一实施例中，存储器系统可维持循环计数。每次系统编程页时，将递增循环计数。在步骤408中获取的时间戳将为当前循环计数。虽然循环计数值不提供绝对时间，但是其提供相对时间。使用循环计数，有可能确定两个或两个以上页中的哪一页先被编程。 

在步骤410中，将待编程的数据存储在适当的锁存器/寄存器中。在一个实施例中，将使用图12的过程来编程一个数据页。正被编程的所有存储器单元均在相同字线上。每一存储器单元将具有其自身的位线及与所述位线相关联的一组锁存器。所述锁存器将存储将针对相关联的存储器单元编程的数据的指示。步骤410还包括将时间戳数据存储到与将存储时间戳的存储器单元的位线相关联的锁存器中。在步骤412中，设定第一编程脉冲的量值。在一些实施例中，施加到字线的电压是一组编程脉冲，其中每一脉冲的量值从先前脉冲增加一步长大小(例如，0.2伏到0.4伏)。在步骤414中，初始将编程计数PC设定为零。 

在步骤416中，编程脉冲被施加到适当的字线。在步骤418中，验证所述字线上的存储器单元，以查看其是否已达到目标阈值电压电平。如果所有存储器单元均已达到目标阈值电压电平(步骤420)，则在步骤422中，编程过程已成功完成(状态＝通过)。如果并非所有存储器单元均已予以验证，则在步骤424中确定编程计数PC是否小于20(或另一适合的值)。如果编程计数不小于20，则编程过程已失败(步骤426)。如果编程计数小于20，则在步骤428中，使下一脉冲的编程电压信号Vpgm的量值递增所述步长大小(例如，0.3伏)，并且递增编程计数PC。请注意，对于当前编程循环的剩余部分，已到达其目标阈值电压的那些存储器单元被锁定而不予以编程。在步骤428之后，图12的过程在步骤416继续进行，并且施加下一编程脉冲。 

图13提供用于读取已根据图12的过程或根据其它过程写入的数据的过程的一个实例。图13是图10的过程的实施例。在图13的步骤500中，接收读取数据的请求。在 步骤502中，对于所请求的页执行读取过程。在一个实施例中，此包括从连接到相同字线的一组存储器单元读取数据。在一些实施例中，每一字线将具有两个相邻字线(例如，一个在上方的字线及一个在下方的字线，或一个在左方的字线及一个在右方的字线)。在步骤504中，读取其中一个相邻字线。在步骤506中，读取另一相邻字线。在存储所关注数据的字线仅包括一个相邻字线的实施例中，则可略过步骤506。请注意，步骤502、504及506除了读取用户数据外，还包括读取相关联的定时信息。即，读取图11所绘示的整个页，并且所述页包括定时信息382。图13的实施例假设定时信息是某一类型时间戳，例如绝对时间或相对时间(例如，循环计数)。在步骤508，基于比较各种时间戳来确定是否有耦合电位。举例来说，如果正被读取的字线的时间戳晚于两个相邻字线的时间戳，则假设正被读取的字线继所述两个相邻字线之后予以编程，并且没有浮动栅极到浮动栅极耦合的电位。如果正被读取的字线的时间戳早于所述两个相邻字线中的任一者的时间戳，则有耦合电位。如果没有任何耦合电位(步骤510)，则在不考虑任何耦合补偿的情况下存储步骤502中读取的数据且报告给用户。如果确定有耦合电位(步骤510)，则在步骤514中，执行补偿耦合的额外读取过程。 

图14是描述用于对数据页执行读取操作(请参看图13的步骤502)过程的一个实施例的流程图。图14的实施例涉及从连接到共用字线的一组存储器单元读取数据页。图14的特定实施例涉及包括四种状态(例如图6-8的状态E、A、B及C)的多状态存储器。图14的技术还可适用于其它配置。在步骤540中，读取参考电压Vra被施加到与页相关联的适当字线。在步骤542中，感测与页相关联的位线，以基于施加Vra到其控制栅极而确定经寻址的存储器单元是否导通或不导通。导通的位线指示存储器单元被接通；因此，所述存储器单元的阈值电压低于Vra(例如，在状态E中)。在步骤544中，位线的感测结果被存储在所述位线的适当锁存器中。在步骤546中，读取参考电压Vrb被施加到与正被读取的页相关联的字线。在步骤548中，感测位线，如上文所述。在步骤550中，结果被存储在所述位线的适当锁存器中。在步骤552中，读取参考电压Vrc被施加到与页相关联的字线。在步骤554中，感测位线以确定哪些存储器单元导通，如上文所述。在步骤556中，来自感测步骤的结果被存储在所述位线的适当锁存器中。在步骤558中，确定每一位线的数据值。举例来说，如果存储器单元以Vra导通，则所述存储器单元处于状态E。如果存储器单元以Vrb和Vrc(而非Vra)导通，则所述存储器单元处于状态A。如果存储器单元以Vrc(而非Vra和Vrb)导通，则所述存储器单元处于状态B。如果存储器单元在Vra、Vrb和Vrc下均不导通，则所述存储器单元处于状态C。在一个实施例中，通过与读出放大器相关联的处理单元来确定数据值。在步骤560 中，经确定的数据值被存储在每一位线的适当锁存器中，或存储在其它位置，以供状态机、控制器或其它装置使用。在其它实施例中，各种电平(Vra、Vrb和Vrc)的感测可以不同顺序发生。 

图15A提供描述用于执行补偿电位耦合的额外读取过程的过程的一个实施例的流程图。因此，图15A提供图13的步骤514的一个实施例。图15A的实施例假设有来自两个邻近字线的电位耦合。在步骤600中，系统基于每一邻近者来确定偏移量。有许多不同类型的偏移量及可使用的用于所述偏移量的值。在一个实施例中，如果邻近存储器单元被编程到状态A(请参看图6)，则偏移量是0.1伏；如果所述邻近存储器单元被编程到状态B，则偏移量将是0.2伏；及如果所述邻近存储器单元被编程到状态C，则偏移量将是0.3伏。在其它实施例中，可使用其它值或方案。系统已在步骤504及506中读取邻近字线中存储的值，并且因此可确定将使用的偏移量。系统将确定用于每一邻近字线的一组偏移量，并且接着将所述两个偏移量相加。在此方案中，有六个可能的偏移量。 

举例来说，假设一给定存储器单元具有两个邻近者。第一邻近者被编程到状态B。第二邻近者被编程到状态C。则从第一邻近者的偏移量是0.2伏，且从第二邻近者的偏移量是0.3伏。所述特定存储器单元的总偏移量是0.5伏。 

在其它实施例中，可有多于或少于六个电位偏移量。在一些实施方案中，所述偏移量可包括零伏偏移量。举例来说，当邻近存储器单元保持在状态E时，可使用零伏偏移量。 

在图15A的步骤602中，未接收任何偏移量的那些存储器单元存储来自步骤502的先前读取的数据。举例来说，如果存储器单元具有处于状态E的邻近者，则不使用任何偏移量(或0伏偏移量)。在步骤604中，配合读取点使用第一偏移量来执行读取过程。举例来说，可执行图14的过程。然而，不使用Vra、Vrb及Vrc作为读取比较点，而是，读取过程使用Vra+第一偏移量、Vrb+第一偏移量及Vrc+第一偏移量。在步骤606中，存储与第一偏移量相关联的位线的数据。即，具有一个处于状态E的邻近者及处于状态A的另一邻近者的那些存储器单元将具有来自步骤604的经存储的数据。在步骤608中，配合读取比较点使用第二组偏移量来执行读取过程。举例来说，将配合用于读取比较点的Vra+第二偏移量、Vrb+第二偏移量及Vrc+第二偏移量来使用图14的过程。在步骤610中，与第二偏移量相关联的位线将存储来自步骤608的数据。举例来说，具有一个处于状态E的邻近者及处于状态B的另一邻近者(或所述两个邻近者均处于状态A)的那些存储器单元将已存储来自步骤608的数据。在步骤612中，配合读取比较点使用第三偏 移量来执行读取过程。在步骤614中，存储与第三偏移量相关联的那些位线的数据。在步骤616中，配合读取比较点使用第四偏移量来执行读取过程。在步骤618中，存储与第四偏移量相关联的那些位线的数据(其来自步骤616)。在步骤620中，配合读取比较点使用第五偏移量来执行读取过程。在步骤622中，存储与第五偏移量相关联的那些位线的数据。在步骤624中，配合读取比较点使用第六偏移量来执行读取过程。在步骤626中，存储与第六偏移量相关联的那些位线的数据(其来自步骤624)。在一个实例中，第一偏移量是0.1伏，第二偏移量是0.2伏，第三偏移量是0.3伏，第四偏移量是0.4伏，第五偏移量是0.5伏及第六偏移量是0.6伏。关于补偿耦合的更多信息，请参看陈建(JianChen)于2005年4月5日申请的美国专利申请案第11/099,133号标题为“补偿对非易失性存储器读取操作期间的耦合(Compensating for Coupling During Read Operations OnNon-Volatile Memory)”，所述申请案全文以引用方式并入本文中。 

当有来自两个邻近者的电位耦合时执行图15A的过程。如果在步骤508中确定仅有来自一个邻近者的电位耦合，则在步骤514中，将执行图15B的过程。在步骤630中，系统将基于所述一个邻近者来确定偏移量。在步骤632中，存储不与任何偏移量相关联的那些位线的先前读取的数据。在步骤634中，配合读取比较点使用第一偏移量来执行读取过程。在步骤636中，存储与第一偏移量相关联的那些位线的数据。在步骤638中，配合读取比较点使用第二偏移量来执行读取过程。在步骤640中，存储与第二偏移量相关联的那些位线的数据。在步骤642中，配合读取/比较点使用第三偏移量来执行读取过程。在步骤644中，存储与第三偏移量相关联的那些位线的数据。 

在另一实施例中，不存储时间戳，而是定时信息将存储关于特定页是在邻近字线(或其它邻近者)上的数据之后或可能之前予以编程的指示。所述信息仅告知所述页是否有可能之前被写入的原因在于：有可能在擦除邻近者时使所述页被写入，并且有可能邻近者从未被写入。 

图16提供数据页的另一实例。所绘示的页包括标头650、定时信息652、用户数据654、定时信息656及ECC 658。定时信息652提供关于前一字线的历史(History PreviousWord Line；HPWL)。定时信息656提供关于下一字线的历史(History Next Word Line；HNWL)。关于定时信息652及656，使用的术语“前一”及“下一”不意味着描述时间或顺序。而是，使用“前一”或“下一”来识别两个不同的邻近者。举例来说，请返回参看图5，字线WL2具有至少两个邻近者：WL3及WL1。仅出于标记的目的，最接近源极的邻近字线将称为前一字线，且最接近漏极的邻近字线将称为下一字线。因此，对于WL1，前一字线是WL1且下一字线是WL2。可与许多不同编程方案(包括以非预定 义顺序编程数据的编程方案)一起使用本文描述的用于确定耦合电位且在适当情况下予以补偿的技术。即，在一些实施例中，从WL0到WL3来编程字线。在其它实施例中，系统可随机选择字线，及以任何顺序来编程字线。本文描述的技术可配合任一实施例运用。 

图17是描述可在HPWL 652及HNWL 656中存储的数据值的图表。在一个实施例中，所存储的数据包括2个位：11、10及00。如果HPWL 652或HNWL 656存储11，则擦除存储历史的页、扇区或字线。如果HPWL 652或HNWL 656存储10，则存储所述历史值的字线已在相应邻近字线之前予以编程。如果HPWL 652或HNWL 656存储00，则相应邻近字线是在存储历史的字线之前予以编程。 

图18是描述用于编程图16中所绘示页的过程的一个实施例的流程图。图18的步骤402-406与图12中的步骤相同。步骤680包括读取前一字线的历史且确定HPWL。举例来说，如果图5的字线WL2正被编程，则前一字线是WL1。步骤680将包括查看WL1的HNWL 656，以查看WL1是否被擦除(HNWL＝11)或被编程(例如，HNWL＝10)。基于WL1的HNWL，系统将确定WL2的HPWL 652。在步骤682，系统将读取下一字线的历史且确定HNWL。举例来说，当写入到图5的WL2时，系统将先读取字线WL3的HPWL，并且基于此确定应存储在字线WL2的HNWL中的值。在步骤684中，将用于编程标头650、HPWL 652、用户数据654、HNWL 656及EC 658的数据存储在每一位线的适当锁存器中。图17的步骤412-428与图12中的步骤相同。 

图19是描述从下一或前一字线读取历史信息且确定适当HPWL或HNWL的过程的一个实施例的流程图。举例来说，图19提供步骤680或682的一个实施例。在步骤700，通过施加电压Vra到适当的字线来执行读取过程。在步骤702，感测位线以确定存储器单元是否被接通或关断。仅需要对正在存储历史值(HPWL或HNWL)的存储器单元执行步骤702。在其它实施例中，对连接到一字线的所有(或较大的不同组)存储器单元执行步骤702。请注意，如果历史值是11(状态E)，则存储器单元将接通。否则，存储历史的存储器单元将不响应于Vra而接通。如果存储历史的存储器单元接通，则假设连接到邻近字线的存储器单元被擦除；因此，当前正被编程的存储器单元可能在邻近字线被编程之前予以编程。如果存储历史的存储器单元未接通，则假设邻近字线上的存储器单元已被编程，并且当前字线继邻近字线被编程之后予以编程。在步骤704中，存储来自步骤702的结果。基于存储历史信息的存储器单元是否接通或关断(步骤706)，将适当值存储在当前字线的历史中。如果邻近者的历史是11，则在步骤710中，将值10存储在当前字线的适当历史值中，其指示出当前字线是在邻近者之前予以编程。如果邻近 者的历史值是10，则将00存储在当前字线的历史中，以指示当前字线是在邻近者之后予以编程。 

图20是描述用于读取根据图18的过程所编程的数据的读取过程的一个实施例的流程图。请注意，图20是图10的过程的另一实施例。在图20的步骤800中，接收读取数据的请求。在步骤802中，对于字线执行读取过程，而不使用任何偏移量。举例来说，执行图14的过程。在步骤804中，存取正被读取的字线的历史。请注意，在一个实施例中，在步骤802中读取历史数据作为整个页的读取过程的部分。接着，在步骤804，由处理器、状态机等等存取所述数据。在其它实施例中，可在步骤802之前或之后存取历史数据。如果HNWL或HPWL任一者是11(步骤806)，则假设页已被擦除数据，并且在步骤808，报告被擦除的数据。如果HNWL及HPWL两者均为00，则假设正被读取的当前页是在两个邻近者之后予以编程。因此，在步骤810，报告所述数据，而不需要补偿耦合。如果HNWL＝00且HPWL＝10(步骤812)，则在步骤814中，执行补偿来自前一邻近者的耦合的额外读取操作。如果HNWL＝10且HPWL＝10，则在步骤818中，执行补偿来自两个邻近者的耦合的额外读取操作。如果HNWL＝10且HPWL＝00，则在步骤816中，执行补偿来自下一邻近者的耦合的额外读取操作。 

图21是描述用于执行补偿来自一邻近者的耦合的额外读取操作的过程的一个实施例的流程图。举例来说，图21的过程可作为图20的步骤814或816的部分予以执行。在步骤904中，使用在控制栅极或字线处提供的读取比较点Vra，从邻近字线读取数据。在步骤906中，确定整个字线或页是否被擦除。如果所有存储器单元均处于状态E，则所有存储器单元将响应于Vra而接通。如果所有存储器单元被擦除(步骤906)，则在步骤908报告数据，而无需执行对来自邻近字线的耦合的任何补偿。如果邻近字线未被擦除(步骤906)，则在步骤910中，读取过程继续使用读取比较点Vrb进行读取操作及使用比较点Vrc进行读取操作。基于三个读取操作，可确定邻近者中存储的数据(请参看图14的论述)。在步骤910之后，鉴于邻近者中存储的数据，执行补偿电位耦合的额外读取过程。举例来说，可执行图15B的过程。 

图22是描述用于执行额外读取操作过程的一个实施例的流程图，其考虑到来自两个邻近者的耦合。举例来说，图22的过程可作为图20的步骤818的部分予以执行。在步骤930中，使用读取比较点Vra来读取所述两个邻近字线。如果确定两个邻近者被擦除(步骤932)，则在步骤934报告所述数据，而无需补偿耦合。如果确定一个邻近者被擦除(例如，一个邻近字线或页的所有存储器单元均接通，而另一邻近者的所有存储器单元未响应于Vra而接通)，则在步骤950，所述一个邻近者将历经使用读取比较点Vrb 及Vrc执行的读取过程(类似于图21的步骤910)。在步骤952中，执行补偿电位耦合的额外读取过程(类似于图21的步骤912)。如果在步骤932确定邻近者均未被擦除，则在步骤936，将使用读取比较点Vrb及Vrc执行所述两个邻近者的读取过程。在步骤938，执行补偿来自两个字线的电位耦合的额外读取过程，并且将报告所述数据。在一个实施例中，步骤938包括执行图15A的过程。 

本文描述的用于检测耦合电位且补偿所述耦合的技术可应用于检测其它类型错误的电位且(视需要)补偿所述错误。 

出于说明和描述的目的，已呈现上文详细描述。其无意为详尽的或使本发明限定于所揭示的确切形式。可根据上文教示进行许多修改及变化。选择所述实施例以便最佳地解释本发明的原理及其实际应用，从而使所属领域的技术人员能够以各种实施例最佳地运用本发明，并且各种修改均适用于所考虑的特定用途。希望本发明范围由所附权利要求书来定义。 

Claims (25)

1.一种用于操作非易失性存储装置的方法，其包括：

存取针对一组数据定制的经存储的定时信息，所述组数据存储在一个或一个以上非易失性存储元件中，所述定时信息包括在所述一个或一个以上非易失性存储元件与一个或一个以上邻近非易失性存储元件之间的编程顺序的指示；及

从所述一个或一个以上非易失性存储元件读取所述组数据，包括基于所述定时信息来选择性补偿所述组数据中的一个或一个以上电位错误。

2.根据权利要求1所述的方法，其中：

所述一个或一个以上电位错误是归因于所述一个或一个以上非易失性存储元件与所述一个或一个以上邻近非易失性存储元件之间的电位耦合，所述一个或一个以上非易失性存储元件与第一字线相关联，所述定时信息存储在一个或一个以上标头非易失性存储元件中，所述一个或一个以上标头存储元件与所述第一字线相关联，所述一个或一个以上邻近非易失性存储元件与第二字线相关联，仅使用涉及所述第一字线的单个读取操作来确定所述编程顺序。

3.根据权利要求1所述的方法，其中所述选择性补偿一个或一个以上电位错误包括：感测所述一个或一个以上邻近非易失性存储元件；

基于从所述一个或一个以上邻近非易失性存储元件感测的信息，确定所述一个或一个以上非易失性存储元件的读取电压偏移量；及

使用所述读取电压偏移量来读取所述一个或一个以上非易失性存储元件。

4.根据权利要求1所述的方法，其中所述存取及读取包括：

从连接到第一字线的存储器元件读取所述组数据，所述存储器元件包括所述一个或一个以上非易失性存储元件及存储所述定时信息的额外非易失性存储元件，所述定时信息包括第一值及第二值，所述第一值指示相对于所述一个或一个以上邻近非易失性存储元件的第一组邻近者编程所述一个或一个以上非易失性存储元件的定时，所述第二值指示相对于所述一个或一个以上邻近非易失性存储元件的第二组邻近者编程所述一个或一个以上非易失性存储元件的定时；

如果所述第一值指示所述一个或一个以上非易失性存储元件是在所述第一组邻近者之后予以编程，且所述第二值指示所述一个或一个以上非易失性存储元件是在所述第二组邻近者之后予以编程，则报告所述组数据，而不补偿一个或一个以上电位错误；及

如果所述第一值指示所述一个或一个以上非易失性存储元件可能是在所述第一组邻近者之前予以编程，或所述第二值指示所述一个或一个以上非易失性存储元件可能是在所述第二组邻近者之前予以编程，则在补偿一个或一个以上电位错误之后报告所述组数据。

5.根据权利要求1所述的方法，其进一步包括：

将所述组数据编程到所述一个或一个以上非易失性存储元件的第一组，并将所述定时信息编程到所述一个或一个以上非易失性存储元件的第二组。

6.根据权利要求1所述的方法，其中：

所述选择性补偿包括：如果所述定时信息指示所述一个或一个以上非易失性存储元件是在编程一个或一个以上邻近非易失性存储元件之前予以编程，则对所述一个或一个以上非易失性存储元件与所述一个或一个以上邻近非易失性存储元件之间的耦合执行第一补偿过程。

7.根据权利要求1所述的方法，其中：

所述选择性补偿包括基于所述定时信息选择是否使用电压偏移量。

8.根据权利要求1所述的方法，其中：

所述定时信息包括两位代码，所述两位代码指示所述组数据是否是经擦除数据、继编程邻近字线之后编程的数据或可能在编程邻近字线之前编程的数据。

9.根据权利要求1所述的方法，其中：

所述组数据包括一页数据；

所述一个或一个以上非易失性存储元件连接到第一字线；及

所述一个或一个以上电位错误归因于所述一个或一个以上非易失性存储元件中的一者或一者以上与连接到邻近所述第一字线的字线的一个或一个以上非易失性存储元件之间的耦合。

10.根据权利要求1所述的方法，其中：

当读取所述组数据时存取所述经存储的定时信息。

11.根据权利要求1所述的方法，其中：

在读取所述组数据之前存取所述定时信息。

12.根据权利要求1所述的方法，其进一步包括：

接收读取所述组数据的请求。

13.根据权利要求1所述的方法，其中：

所述一个或一个以上非易失性存储元件是NAND快闪存储器元件。

14.根据权利要求1所述的方法，其中：

所述一个或一个以上非易失性存储元件是多状态快闪存储器元件。

15.一种非易失性存储系统，其包括：

多个非易失性存储元件；及

与所述非易失性存储元件通信的一个或一个以上管理电路，所述一个或一个以上管理电路：存取针对存储在所述多个非易失性存储元件中的一组数据定制的经存储的定时信息；及从所述多个非易失性存储元件读取所述组数据，包括基于所述定时信息来选择性补偿所述组数据中的一个或一个以上电位错误，所述定时信息包括对所述组数据是在数据存储在一个或一个以上邻近非易失性存储元件之后还是可能之前予以编程的指示。

16.根据权利要求15所述的非易失性存储系统，其中：

所述一个或一个以上电位错误归因于所述一个或一个以上非易失性存储元件与所述一个或一个以上邻近非易失性存储元件之间的电位耦合。

17.根据权利要求15所述的非易失性存储系统，其中：

所述选择性补偿包括基于存储在所述一个或一个以上邻近非易失性存储元件中的所述数据选择在读取过程期间是否使用电压偏移量及使用多少所述电压偏移量。

18.根据权利要求15所述的非易失性存储系统，其中：

所述组数据存储在所述多个非易失性存储元件的一子组中，所述子组具有所述一个或一个以上邻近非易失性存储元件的第一组邻近者及所述一个或一个以上邻近非易失性存储元件的第二组邻近者；

所述一个或一个以上管理电路从连接到第一字线的存储器元件读取数据，所述存储器元件包括所述子组及存储所述定时信息的额外非易失性存储元件，所述定时信息包括第一值及第二值，所述第一值指示相对于所述第一组邻近者编程所述子组的定时，所述第二值指示相对于所述第二组邻近者编程子组的定时；

如果所述第一值指示子组是在所述第一组邻近者之后予以编程，且所述第二值指示所述子组是在所述第二组邻近者之后予以编程，则所述一个或一个以上管理电路报告所述数据，而不补偿一个或一个以上电位错误；及

如果所述第一值指示所述子组可能是在所述第一组邻近者之前予以编程，或所述第二值指示所述子组可能是在所述第二组邻近者之前予以编程，则所述一个或一个以上管理电路在补偿一个或一个以上电位错误之后报告所述数据。

19.根据权利要求15所述的非易失性存储系统，其中：

所述组数据存储在所述多个非易失性存储元件的一子组中；及

所述选择性补偿包括：如果所述定时信息指示所述子组是在编程所述一个或一个以上邻近非易失性存储元件之前予以编程，则对所述子组与所述一个或一个以上邻近非易失性存储元件之间的耦合执行第一补偿过程。

20.根据权利要求15所述的非易失性存储系统，其中：

所述组数据包括一页数据；

所述组数据存储在所述多个非易失性存储元件的一子组中，所述子组连接到第一字线；及

所述一个或一个以上电位错误归因于所述子组与连接到邻近所述第一字线的字线的一个或一个以上非易失性存储元件之间的耦合。

21.根据权利要求15所述的非易失性存储系统，其中：

当读取所述组数据时同时存取所述经存储的定时信息。

22.根据权利要求15所述的非易失性存储系统，其中：

所述一个或一个以上管理电路包括状态机、解码器、感测电路与控制器中的一者或一者以上。

23.根据权利要求15所述的非易失性存储系统，其中：

所述多个非易失性存储元件是NAND快闪存储器装置。

24.根据权利要求15所述的非易失性存储系统，其中：

所述多个非易失性存储元件是多状态快闪存储器装置。

25.根据权利要求15所述的非易失性存储系统，其中：

所述多个非易失性存储元件包括浮动栅极。

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