TWI307161B - - Google Patents

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1307161 九、發明說明： 【發明所屬之技術領域】 本發明係有關一種非揮發性記憶體（Non_volatileMemory)及其操作 方法，特別是關於一種可於低電壓低消耗電流進行寫入及抹除之低干擾性 之單閘極非揮發性記憶體及其操作方法。 【先前技術】 知：互補式金屬氧化半導體（Complementary Metal Oxide Semiconductor ’ CMOS)製程技術已成為特殊應用積體電路細邮如― specific integrated circuit ’ ASIC)之常用製造方法。在電腦資訊產品 發達的今天’電子式可清除程式化唯軌憶體(Eleetrieally⑹牆 Prograimnable Read Gnly Memory ’ ΕΕΡ_)祕具财躲編冑和抹除資 料之非揮發性記紐功能，且在電源關掉後資料不會敎，所以被廣泛使 用於電子產品上。 其中’非揮紐記倾係為可程式化的，其記憶的原理是_電荷的 儲存以改變記髓之電晶_閘極電壓，或是不麟電荷以留下原記憶體 之電晶體的·電壓。抹除操作収將儲存在非揮發性記憶體中之所有電 何移除’使硝有轉發性記憶體關原記紐之電晶體之閘極電壓。因 此在省知非揮發性記憶體之結構中，操作電壓往往都超過⑺伏特，不作 升’積k成成本的増加’更需要消耗大量電流才能達成升壓後操作的目 的，而且，以先_製簡術生產非揮發性記㈣，往㈣要增加很多首 製程’不但增加了製造_歸，也增加了生產成本，尤其是在嵌入= (embedded)產时，故，目前先進的製程技術，都是往低電壓發展。工 1307161 有鑑於此，本發明係揭示一種 〇〇 操作方法，《_地_咖軸=_輸繼及其 【發明内容】 其摔咐嫩—觀.之單_輸性記憶體及 在==性連接的兩導電閘極以形成單-浮接閘極結構， 偏壓、i τ對源私加—真正有用電屢或對電晶體基底施加-背向 效率’以缝寬之空乏崎各基雜面，進㈣善―浮制極之 效率’以大幅降低程式化單_之非揮發性記憶體的電流需求。 甘本發明之另—目的在於提供-種低干擾性之單_非揮發性記憶體及 /、操作紐，在_構財_底之_用—軒_埋層，使 外界對於電容結構之干擾可降到最低，並且，使導電閘極之起始臨界電壓 可獲得良好的控制。 本發明之再-目的在於提供—種低干擾性之單間極非揮發性記憶體及 其操作方法’藉由升高祕健，並賴極力吐—則售，明加F—N 隧穿電流來進行抹除，以達到高速抹除之功效。 本發明之X-目的在於提供—種低干擾性之單_非揮發性記憶體及 其操作方法’是使用正負壓來相超低操作賴、低操作電流、高可靠度 之功效，且使整體非揮發性記憶體之體積可小型化。 因此’為達上述㈣，本發明所揭露之低干擾性之單閘極非揮發性記 憶體及其操作方法’蘭於單閘極之轉發性記鍾，此單酿之非揮發 性記憶體是在半導縣底巾設有電晶體及電容結構，其巾電晶體包含第一 1307161 導電閘極堆疊在第一介電層表面，第一介電層位於半導體基底上或隔離井 中，且有二高度導電之第一離子摻雜區位於二側來形成源極及汲極丨電容 結構如同電晶體亦形成一像三明治之頂板-介電層_頂板結構，包括有第二 離子摻雜區、第二離子摻雜區埋層、第二介電層與第二導電閘極，且電容 結構之第二導電閉極及電晶體之第一導電閘極係隔離並以電性連接，以形 成非揮發性記《之單浮制極。其中，半導體基底或隔離縣p型，第 ~離子摻雜區與第二離子摻雜區與第二離子換雜區埋層為N型；或者，半 導體基底或_井可為N H軒摻舰與第二離子摻雜與第二離 子摻雜區埋層為P型。. 此單閘極之鱗發性記憶體的低壓操作方法，乃包括施加電壓於源極 或一背向碰(back-blas)於電晶縣紅料化料（或寫人時源極電壓 大於基底輕）’以及升高.箱或抹_賴大於祕電壓）以增 加Μ峨心嶋咐，咖_置，咖觸作賴、 低操作電流。凡_本㈣之方錢單難之非揮發餘髓元件以不同 之結構變化來進行嫌繼_，皆在她之範圍中。 底下藉由具體實施例配合所附_式詳加說明，當更料瞭解本發明 之目的、技術内容、伽及其所軸之功效。 【實施方式】 的剖=圖為本發明之第—實施例所提供的單·之轉發性記憶體結構 低干擾性之單閘極非揮發性 6己憶體結構100包括一 NMOS電晶體

1307161 (画晒及-_容__㈣體基㈣中顧晶 體110包含―第—介電層⑴ p W縣請表社，一第一導 電閘極112 4夠—蝴11山，m軒摻隐於P型 半導體基底_，分_其馳113及汲極114，在雜113和祕 114間形成—通道115;N型電容結構120包含-第二離子編埋層124 與-第二離子_ 121分別於P型半導體基底_，_第二介電層⑵ 位於第二離子摻雜_ 124上方且與第二離子摻雜區⑵婦以及一 第二導電_ 123疊設於第二介電層122上方，形成頂板___側底板 之三明治型電容結構。_s電晶體11G之第—導電閘極叫n型電容結 構120之卿„卩第—導電閘極123係以電性連接且以隔轉料138隔離， 形成單浮接閘極⑴〇ating gate)14G之結構。其中，第—離子摻雜區、第 二離子摻祕m與第二離子摻雜埋層124係料N魏子換雜區。 此低干擾性之單閘極非揮發性記憶體結構1〇〇為設有四個端點之結 構’如第2A _示’該四個端點分別為源極、汲極、控制閘極以及基底連 接結構，並於基底130、源極113、及極114、第二離子摻雜區121上分別 施加基底電壓vsub、源極電壓vs、沒極電壓％與控制閉極電壓Vc;第2B圖 為其等效桃。此針擾性之單瞧非揮發性記憶縣構⑽之低電壓操 作過程的條件如下： 寫時： a· Vsub為接地(=〇)。 b· Vd>Vs>0，且 Vc>Vs>0。 ’'叫: 1307161 抹除時： a. Vsub為接地(=0^)。 b· Vd>Vc>Vsg〇〇 知例所提供的單_之非揮發性記憶體結構 第3圖為本發明之第二實 的剖視圖。

P 200 PM〇S 210 - N 雜「* 吟體基底230中，_電晶體2K)之第-離子捧 雜區為P型軒摻純，N^f ' 罨谷、，、。構220之弟二離子摻雜區埋層娜盥第 二離子換腿221咖斷她，且W晴更包括1N I井216 ’而PMOS電晶體21〇之第—導電開極212和N型電容結構挪之 側頂部第一導電閘極223亦以電性連接且以隔離材料挪隔離，形成單浮 接閘極240之結構。 對於低干擾性之單閘極非揮發性記憶體結構咖進行低電壓操作過程 時，是對於基底230、N型井216、源極213、及極214、第二離子推雜區 221上分別施加基底電壓Vsub、N型井電壓"、源極電壓％、祕電壓％ 與控制閘極電壓V。，其條件如下： 寫入時： a· Vsub為接地(=〇)。 b_ Vnwell^Vs>Vd〉0 ’ 且 Vc>Vd>0 0 另外，第4圖為第3圖之抹除架構示意圖，N型井電壓Vn«eli必需大於基 底電壓Vsub ’以防止PMOS電晶體的N型井至P型半導體基底間產生接面順 9 ν «ί:府减私⑽-。 !307161 浮接間極中被抹除。 抹除時： a. Vsub為接地(=〇)，Vc>〇 b. Vtwell^Vs>Vdg〇。 °偏壓，雜制閘極電壓Vc應足夠大以防止舰電晶體打開；該没極電壓 加到等於N型井糕Vnwell ’汲極賴μ於基底電壓l，進而使電荷在單 體結構 第5圖為本發明之第職供的單·之轉發性記憶 的剖視圖。 ,辦擾性之單咖_H±記憶體結構則包括臟電晶體训、N 型電谷結構320及P型井316於N型半導體基底聊中，瞧電晶細 與N型電容結構32G位於p型細表面，且_8電晶議之第—導電 閘極312和N型電容結構32()頂部的第二導電閉極微係以電性連接且以 隔離材料338隔離’而形成—單浮接閉極34()之結構。 對於低干擾性之單閘極非揮發性記憶體結構獅進行抹除及寫入過 程’係於N型半導體基底跏、p型井316、源極⑽、汲極籼與第二離 子摻雜區321上她罐電壓^、p型輸I、祕跑、沒 極電壓Vd與控侧極電麼v"且其低健操作過程的條件如下： 寫入時： a. V触為電源，Vfweu=()。 b. Vd>vs>〇，且 Vc>Vs>〇。 抹除時： 1307161

a· Vsub 為接電源 ’ Vpwell=0 0 b. Vd>vc>Vs^0。 或者’利用基底背向偏壓(back-bias)程式化： 寫時： a· Vsub 為接電源 ’ Vpwell>〇。 b. Vd>Vs >Vpi»ell>〇，且 Vc>Vs〉Vp*eU>〇。 抹除時： a. VSub為接電源，VpweU為接地(=0)。 b. Vd>Vc>Vs^0〇 上述第1圖之低干擾性之單閘極非揮發性記憶體結構跡係在〜 石夕晶圓上製造而得’隔離結構138係由標準隔離模組製程來完成；2型 基本之隔離結構138之後，在腦s電晶體11G中以離子怖植的方式=形成 道’而在N型電容結賴中則是先於咖晶圓上以離子物成= 離子換雜區埋請後，再以相同的方式形成麵電晶體11G之通道抓 在成長第一導電閘極112、第二導電電_之介電層之後，接著沉積形成 多晶石夕，且以微細進侧化，將多晶判成單浮接閘請；接著， 進行離子佈植以形成_S電晶體11G的源極113、祕114和控制開極等 電極。在金板㈣之單___結構⑽ 之製作。 使用相同製程，第3圖之低千## 4 Μ 低干擾性之早_轉發性記顏結構2〇〇， 1307161 乃藉由在N型井216離子植入以及源極閘極植入區進行不_案化來製 、 帛5圖之低干擾性之單祕轉雜記憶體賴_，係在N型 =圓上以相同製程’且在p型井317及源極，極植人區進行不同圖案化 來凡成在本發明中，上述製程係指-般CMOS之製造流程。 在本發明中’進行程式化時，係施加電壓於低干擾性之單間極非揮發 性記憶體結構的源極，該祕電壓可對於源極及基賴之接面（細⑽） 產生-逆向偏壓’而源極政極間之電位降將允許通道載子從源極移動至 汲極。該職-基細之逆向偏壓更進—倾展至技的接面⑽咖⑽ junction region) ’因而在通道表面附近產生更高濃度的載子密度；在通 道表面附近的錢子密度便提高閘極電流效應，而使程式化所需之總電流 降低。’可靠度、程式化干擾及程式化速度將可制極大改善；相較 於習知未使用源極電壓之技術，閘極電流效率的改善可高達幾百倍。 此外’本發明更可藉由升高祕電壓，並在閘極加上—微小電壓以增 加F-N遂穿電流來進行抹除，以達到高速抹除之功效。 第7圖為本發明之第四實施麵提供的單閘極之轉發性記憶體結構 的剖視圖。低干擾性之單閘極非揮發性記憶體結構侧中乃包括一隔離井 438，其係用以隔離NM0S電晶體與N型電容結構42〇，其中，麵電 晶體410係包括有-第二離子摻雜區埋層似之結構，此第二離子推雜區 埋層424係位於介電層結構的下方，且與第二離子摻雜區42ι相鄰。 由於本發明是使用正貞壓來進—步降低工作絕對籠及錢，因此請 同時參考第7 ®與第8A _示，透過本發_低干舰之單閘極非揮發性 1307161 記憶體結構棚中的六個端點，如帛8A圖所*，該六個端點分別為源極、 汲極、控制閘極、P型井、N型井以及基底，並於p型半導體基底4加、源 極413、汲極414、P型井417、N型井416與第二離子摻雜區421上分別施 加基底電壓Vsub、源極電壓Vs、汲極電壓Vd、P型井電壓VP㈣、N型井電壓 V—與控制閘極電壓Vc ;帛8B圖為其等效電路。此低干擾性之單間極非揮 • 發性記憶體結構400之低電壓操作過程的條件如下： -- 寫時： ® a. vsub為接地(=〇)，以及Vpweu為負壓、Vn灿為正壓。 b. VS>Vpwell，，且 Vc>ys。 抹除時： a. Vsub為接地(=0)，以及Vpweu為負壓、^⑴為正壓。 b· ，且 vs<vd，且 vc>ys。 上述第7圖之結構係在p型石夕晶圓上製造而得，其隔離結構伽係由 •標準隔離模組製程來完成；在形成基本之隔離結構儒之後，N型井416、 P i井417、N型離子摻雜區埋層424以及臓電晶體之通道415係藉 由離子佈植來形成；在成長第一導電閘極412與第二導電閘極似之介電 層之後接著此積形成多晶石夕，且以微影姓刻進行圖案化將多晶石夕形成單 ^斤接閘極_，接著’進行離子佈植以形成舰電晶體410的源極413、 錄414和控制等電極。在金屬化之後，便完成低干擾性之單問極非 揮發性a己憶體結構4QQ之製作。 因此本翻之低干錄之單·轉發性記㈣義作方法，可大 13 1307161 幅降低私式化低干祕之單·轉發性記髓元件之電流需求。並且， 在抹除低干擾性之單間極非揮發性記憶體元件時，間極電壓可相對高於沒 _ 極電壓及電晶體基底電壓，以加速抹除速度。 糾’本發明亦提供一第五實施例，利用施加負電壓於p型井，使得 沒極或閘極絕對電壓於寫入及抹除時變小（低於5V)，來達成低電壓低消耗 -. 電流的操作效果。 翁 第9圖為本發明之第五實施綱提供的單·之轉發性記憶體結構 響的剖視圓。 此低干擾性之單_非揮發性記憶體結構漏包括臟電晶體51〇與 N型電容結構520於p型井517中，其中，在N型電容結構的介電層下 方係形成第二離子摻雜區埋層524,此第二離子捧雜區埋層524係與p型井 5Π相鄰，且上述的p型井517設於N型半導體基底娜上；而_電晶 體510之第-導電閘極51制型電容結構52〇之頂部之第二導電開極诩 _ 係以電14連接且以隔離材料538隔離，形成單浮接閘極54()之結構。 ' 騎第9圖之低干擾性之單閘極非揮發性記憶體結構500進行抹除與 寫入過程’疋在N型半導體基底53〇、源極⑽、没極514、p型井517與 -帛二離子摻雜隨上分別施加-基底電壓Vsub、源極電壓Vs、及極電壓= ‘ P財賴U與控_極電壓ve，並且，其低電壓操作過程的條件如下： 寫入時： a. Vsub為接電源，以及Vpwei|為負壓。 b. Vs>Vpwelln<Vd，Vc>Vs。 1307161 抹除時： 8·· Vsub為接電源’以及V，丨丨為負壓。 b· Vs—Vpwell ’ 且 Vs〈Vd，Vc〉Vs 0 壯所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者 能暸解本發明之内容並據以實施，而非限定本發明之專利範圍，故，凡其 他未雌本發明所揭示之精神所完成之等效修料修改，鶴包含在以; - 所述之申請專利範圍中。 【圖式簡單說明】 第i圖為本發明之第-實_的單_之雜紐記紐麟之剖視圖； 帛2A®為本發明之第—實_之設有四個雜之結構示意圖； 第2B圖為第2A圖結構之等效電路； 第3圖為本發明之第二實施例的單閘極之非揮發性記憶體結構之剖視圖； 第4圖為本發明之第二實施例之抹除架構視示意圖； #帛5圖為本發明之第三實施例的單閘極之非揮發性記㈣結構之剖視圖； - 帛6 _本發明之第三實施例之抹除_視示意圖； .第7 _本發明之第四實施_單_之非揮發性記憶體結構之剖視圖； ‘帛8A®為本發明之細實關之設有六個端點之結構示意圖； 第8B圖為第8A圖結構之等效電路；及 圖為本發月之第五實施例的單閘極之非揮發性記憶體結構之剖視圖。 【主要元件符號說明】 100低干擾性之單閘極非揮發性記憶體結構 1307161

110 NMOS電晶體 111 第一介電層 112 第一導電閘極 113 源極 114 汲極 115 通道 120 N型電容結構 121 第二離子摻雜區 122 第二介電層 123 第二導電閘極 124 第二離子摻雜區埋層 130 P型半導體基底 138 隔離材料 140 單浮接閘極 200 低干擾性之單閘極非揮發性記憶體結構 210 PM0S電晶體 212 第一導電閘極 213 源極 214 汲極 216 N型井 220 N型電容結構 16 1307161 221 第二離子摻雜區 223 第二導電閘極 224 第二離子摻雜區埋層 230 P型半導體基底 238 隔離材料 240 單浮接閘極 300 低干擾性之單閘極非揮發性記憶體結構 310 NMOS電晶體 312 第一導電閘極 313 源極 314 汲極 317 P型井 320 N型電容結構 321 第二離子摻雜區 323 第二導電閘極 324 第二離子摻雜區埋層 330 N型半導體基底 338 隔離材料 340 單浮接閘極 400 低干擾性之單閘極非揮發性記憶體結構 410 NMOS電晶體 17 1307161 412 第一導電閘極 413 源極 414 汲極 415 通道 416 N型井 417 P型井 420 N型電容結構 • 421 第二離子摻雜區 423 第二導電閘極 424 第二離子摻雜區埋層 430 P型半導體基底 438 隔離材料 440 單浮接閘極 500 低干擾性之單閘極非揮發性記憶體結構 •510 NMOS電晶體 512 第一導電閘極 . 513 源極 . 514 汲極 517 P型井 520 N型電容結構 521 第二離子摻雜區 ㈣|<路·ante 18 1307161 523 第二導電閘極 524 第二離子摻雜區埋層 530 N型半導體基底 538 隔離材料 540 單浮接閘極

Claims (1)

1307161 十、申請專利範圍： 1.—種單閘極之非揮發性記憶體，包括： 一半導體基底； -電晶體’其係形成於該半導體基底中，該電晶體係包含： 第一介電層，其係形成於該半導體基底表面； 一第一導電閘極’其係形成於該第-介電層上方；以及 複數第離子摻雜區’其係形成於該第一導電開極之兩側，分別做 為源極及〉及極； -電容結構’其係形錄辭⑽基底巾，該電容結構係包含： 一第二介電層，其形成於該半導體基底表面； 一第二導電閘極，其係形成於該第一介電層上方； -第二離子摻髓埋層’其係形成於該第二介電層與該半導體基底 之間；以及 一第一離子摻雜區，其係形成於該第二介電層一側，且該第一導電 閘極與該第二導電祕係為隔離且域連接者，以做為單浮制極；以及 一第二離子摻雜區，設於該半導體基底内並位於該些第一離子摻雜區 下方，且延伸至該第二離子摻雜區埋層下方，其中，該第三離子掺雜區係 與該第二離子換雜區摻雜同型之離子。 2,如申請專聰®第1項所狀單雜之轉發性記顏，其巾該半導體 基底為Ρ型半導體基底或Ν型半導體基底。 3·如申請專利範圍第1項所述之單閘極之非揮發性記憶體，其中該第一離 子摻雜區與該第二離子摻雜區係摻雜第一型之離子，而該半導體基底則 20 1307161 卻 f—il ‘替_ 換雜第二型之離子，且該第一型之離子與該第二型之離子係相異者。 4. 如申請專利範圍第3項所述之單閘極之非揮發性記憶體，其中該半導體 基底為P型半導體基底，則該第一離子摻雜區及第二離子摻雜區為N型 摻雜區者。 ， 5. 如申請專利範圍第3項所述之單閘極之非揮發性記憶體，其中該半導體 基底為N型半導體基底，則該第一離子摻雜區及該第二離子摻雜區為p 型摻雜區者。 6. 如申請專利範圍第丨項所述之單閘極之非揮發性記憶體，更包 ώ 隔離 井，設於該半導體基底内，該隔離井係與該第二離子摻雜區摻雜第—型 之離子，該第三離子摻雜區係與該半導體基底摻雜第二型之離 ’且該 第一型之離子與該第二型之離子係相異者。 .如申明專利範圍第1項所述之單閘極之非揮發性記憶體，其中該半導體 基底為Ν型半導體基底，則該第二離子換祕及該第三離子摻雜區為ρ 型摻雜區者。 ' 8·如申轉利範圍第丨項所述之單_之非揮發性記憶體，其中該半導體 基底為P型半導體基底，則該第二離子摻雜區及該第三離子換雜 型摻雜區者。 離 9.如申請專利範圍第丨項所述之單閘極之非揮發性記憶體，其中該第二 子摻雜區埋層係為N+埋層。 人一 10·種單閘極之非揮發性記憶體之操作方法，該非揮發性記憶體係包括一 P型半導體基底、一雷曰贈斑一番六沾冰 、 電曰曰體與電各結構，該電晶體與該電容結構設置 21 1307161 ***"" ------,. -„„„.|M

| 於射鮮導縣底，該電純包括―第-㈣fcsil 換狐，且姆—㈣嶋、聯—輪誕_分別形成源 極及祕，該電容結觀括—第二離子摻㈣埋層、-第二離子推雜區 與一第一導電閑極，且該第—導電問極與該第二導電問極係電連接而形 成-早斤接間極，該操作方法之特徵在於： 於w型+導體基底、該源極、觀極與該第二離子摻雜區上分別施 加-基底電壓Vsub、i'極電壓Vs、—祕電壓㈣―控制閘極電壓^ 並滿足下列條件： 寫入時，滿足vsub為接地； Vd>Vs>〇 ;及 Vc>vs>〇 ； ^ 抹除時，滿足Vsub為接地；及 Vd>Vc>Vsg〇。 11. -種早之非揮發性記憶體嶋作方法，該轉發性輯體係包括— P型料體基底、-電晶體、—N型井與—電容結構，該電晶體與該電 容結構設置於該P型半導體基底，魏晶魏括—第—導調極與複數 «-離子摻w第，谓M獨—導電閑極之兩側 分卿成源極及沒極，該些第一離子摻雜區下方設有該N型井，該電容 結構包括-第二離子摻雜區埋層、一第二離子摻雜區與—第二導電$ 極’且該第—導電閘極與該第二導電閉㈣電連接而形成—單浮制 極，該操作方法之特徵在於： 甲 22 1307161 1// ? Q /\ L：V*i^C K 〜P型半導體基底'刻型井、魏極、該 -分別施加-基底電壓Vsub、- N型井電壓L、—源極· Vs、一波 極電壓1與〜控制_電壓Ve，並滿足下列條件： 寫入時，滿足VSUb為接地； Vnwell2Vs〉Vd〉{);及 Vc>vd>0 ;及

抹除時 滿足Vsub為接地； Vc>0 ;及 VnweU^Vs〉V<l$〇 〇 2.種單閘極之非揮發性記憶體的操作方法，該非揮發性記憶體係包括一 N型半導體基底 '-電晶體、-p型井與—電容結構，該p型井設於該n 型半導體基底上，該電晶體與該電容結構設置於該p型井表面該電晶 體包括一第一導電閘極與複數個第一離子摻雜區，且該些第—離子摻雜 區係於該第一導電閘極之兩側分別形成源極及汲極，該電容結構包括— 第二離子摻雜區埋層、一第二離子摻雜區與一第二導電閘極，且兮第 導電閘極與該第二導電閘極係電連接而形成一單浮接閘極，該操作方法 之特徵在於： 於該N型半導體基底、該P型井、該源極、該汲極與該第二離子換雜 區上分別施加一基底電壓Vsub、一 P型井電壓VP*eU、一源極電壓v 極電壓Vd與一控制閘極電壓W，並滿足下列條件： 寫入時，滿足Vsub為接電源； 23 1307161

Vd>Vs>\Uu ;及 Vc>Vs>Vpwell ； A 抹除時，滿足Vsub為接電源； Vc>Vs^Vpwell ； Bl Vd〉Vs^Vpwell 13·如申請專利範圍第12項所述之單閘極之非揮發性記憶體的操作方去 其中該寫入條件係滿足Vpwen 2 〇。 k如申請專利範圍第12項所述之單閘極之非揮發性記憶體的操作方法 其·中該抹除條件係滿足。 15·如申請專利範圍帛12項所述之單閘極之非揮發性記憶體的操作方法， 其中該抹除條件係滿足Vd>Vc>Vsg〇。 队-種單間極之非揮發性記憶體的操作方法，該非揮發性記憶體係包括— P型半導體基底、-電晶體、-N型井'一電容結構與—p型井，該卜 型井設謝型半導體基底上，該P型井設於該嶋上，該電淨 該電容結構設置於該P型井表面，該電晶體包括―第—導電閘_複數 -離子娜，麟帛-㈣她之兩侧 分別形成源極及雜，該電容結構包括一第二離子換雜區埋片 離子摻雜與-第二導制極，且麵—導電閘極與鄉^ 電連接而形成-單浮接問極，該操作方法之特徵在於： 於該P型半導體基底、該源極、兮 ^ Λ 及極、該Ρ型井、該Ν型井與該第 一離子換雜區上分別施加一基底電壓ν -電壓源極電壓Vs、i極電壓Vd、 24 〒方修正替換頁 1307161 一 p型井電壓vP*ell、一 n型井電壓v—與間西ms，並滿足下 列條件： 寫入時，滿足Vc>VS>\Ull ; Vd〉Vs > Vpwell， 1 Vsub為接地；及 VnwellgO ;及 抹除時’滿足Ve>Vs$VpweIl，

Vd>Vs^Vpwell » Vsub為接地；及 Vnwell ^ 0。 25