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TWI304265B - A semiconductor device with a high-k gate dielectric and a metal gate electrode - Google Patents

A semiconductor device with a high-k gate dielectric and a metal gate electrode Download PDF

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TWI304265B
TWI304265B TW094123594A TW94123594A TWI304265B TW I304265 B TWI304265 B TW I304265B TW 094123594 A TW094123594 A TW 094123594A TW 94123594 A TW94123594 A TW 94123594A TW I304265 B TWI304265 B TW I304265B
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metal
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gate electrode
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TW094123594A
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TW200625631A (en
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Mark Doczy
Jack Kavalieros
Matthew Metz
Justin Brask
Suman Datta
Robert Chau
Original Assignee
Intel Corp
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Publication date
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Description

.1304265 (1) 九、發明說明 【發明所屬之技術領域】 本發明係有關於半導體裝置，特別是包括高k閘極介 電層及金屬閘極電極之半導體裝置。 【先前技術】 具有由二氧化矽所組成的極薄閘極介亀層之MOS場 • 效電晶體會遭受不可接受的閘極漏電流。由某些高k介電 材料來取代二氧化矽所形成的閘極介電層可降低閘極漏電 流。·然而，因爲此種介電層與多晶矽不相容，所以會希望 將金屬閘極電極用於包括高k閘極介電層的裝置中。功函 數低於4.3 eV的某些金屬可用來製造NMOS電晶體的金屬 閘極電極。然而，那些金屬加熱超過400 °C的溫度時會不 穩定，而使其不利與高k閘極介電層反應。 因此，需要一種具有高k閘極介電層，以及在4 00 °C #時可熱穩定之功函數低於4.3eV的NMOS金屬閘極電極之 半導體裝置。本發明係提出此種半導體裝置。 【發明內容及實施方式】 所述者爲一種半導體裝置。此半導體裝置包括閘極介 電層，以及包含鋁化物的金屬閘極電極。在以下的說明 中，會提及一些細節，以徹底了解本發明。然而，對於熟 習此項技術者而言，顯然可知的是，本發明可以除了在此 特別說明的方式之外的許多方式來實施。因此，本發明不 -5- (2) Γ3 04265 受限於以下所述的特定細節。 本發明的一實施例包括NMOS金屬閘極電極（包含鋁 化物）會形成於其上之高k閘極介電層。高k閘極介電層 可包含氧化鈴、氧化矽給、氧化鑭、氧化鋁鑭、氧化鉻、 氧化矽銷、氧化鉬、氧化鈦、氧化鈦緦鋇、氧化鈦鋇、氧 化鈦緦、氧化釔、氧化鋁、氧化鈦緦鉛、以及鈮酸鋅鉛。 特別較佳的是氧化鉛、氧化鉻、以及氧化鋁。雖然在此敘 φ 述可用來形成此種高k閘極介電層之一些例子的材料，但 是介電層可由用來降低閘極漏電流的其他材料所組成。 組成NMOS金屬閘極電極之鋁化物爲有序金屬間合 金。此種合金的原子排列與傳統金屬合金的原子排列不 同。與傳統鋁合金不同的是，當鋁化物中的合金原子保持 於臨界有序溫度之下時，其會週期性地配置，而形成超晶 格晶體結構。當與傳統鋁合金比較時，鋁化物會顯示出結 構穩定提升，以及抗高溫變形。 • 在本發明的半導體裝置之較佳實施例中，鋁化物具有 複合物MxAIy，其中Μ爲過渡金屬，而X對y的比率係顯 示過渡金屬對包含於鋁化物中的鋁之相對原子百分比。具 有此複合物的鋁化物可例如包含鉻、鎢、鉅、鈴、鈦、以 及當與鋁結合時，可產生具有希望的功函數及熱穩定性之 複合物的其他過渡金屬。包含於本發明的半導體中之鋁化 物也可包含束縛於超晶格晶體結構內之具有鋁合金（例 如，包含摻雜相當少量的硼或鎂之合金）的多種過渡金屬 當用來形成NMOS金屬閘極電極時，此種鋁化物較佳 -6- (3) Γ3 04265 爲具有複合物MxAIy，其中X介於1與4間，以及y介於 1與4間。用來製造Ν Μ Ο S金屬閘極電極之特別較佳的鋁 化物包含 ZrAl、ZrAl2、ZrA13、WA14、TaAl、HfAl、 TiAl、TiAl2、TiAl3、以及ThAl。產生的NMOS金屬閘極 電極會具有低於4.3 eV的功函數，並且其較佳係介於約 3.9 e V與約4.3 e V之間，而更較佳係介於約4.0 e V與約 4.2eV之間。 φ 形成NMO S金屬閘極電極之鋁化物應該夠厚’以確保 形成於其上的任何材料不會明顯地影響功函數。較佳而 言，此種鋁化物的厚度係介於約20埃與約2000埃之間， 而更較佳爲介於約100埃與約300埃之間。此種NMOS金 屬閘極電極較佳爲400 °C時會熱穩定。 當本發明的半導體爲CMOS裝置時，除了 NMOS金屬 閘極電極（包含鋁化物）之外，還會包含PMOS金屬閘極 電極（不包含鋁化物）。此種PMOS金屬閘極電極可形成 鲁於高k閘極介電層上，包且可包含的p型金屬，如釕、 鈀、鈾、鈷、鎳、以及導電氧化金屬（例如氧化釕）。雖 然在此敘述可用來形成p型金屬層之一些例子的金屬，但 是此種層可由許多其他材料所組成。 當用來形成PMOS金屬閘極電極時，此種p型金屬較 佳爲具有介於約4.9eV與約5.2eV之間的功函數。其厚度 較佳爲介於約20埃與約2000埃之間，而更較佳爲介於約 1〇〇埃與約3 00埃之間。與用以製造NMOS金屬閘極電極 的鋁化物相同的是，用來製造PMOS金屬閘極電極的p型 (4) 1304265 金屬應該在400 °C時會熱穩定。 圖la-li係繪示當進行可用來製造本發 置之替代閘極方法的一實施例時，可形成白 係顯示當製造CMOS裝置時，可形成的中間 包括基底100的第一部分101及第二部分 103會將第一部分1〇1與第二部分1〇2隔開 層1〇4係形成於介電層105上，而第二多晶 φ 成於介電層107上。第一多晶矽層104係 108及109所圍住，而第二多晶矽層106係 Π0及1 1 1所圍住。介電層1 12係與層104 ] 基底100可包含用來當作半導體裝置可 基部的任何材料。隔離區1 03可包含二氧化 晶體的主動區分離之其他材料。介電層1 0 5 含二氧化矽，或可使基底與其他物質絕緣的 此實施例中，第一多晶矽層1 04係摻雜η型 籲矽層106係摻雜ρ型。第一多晶矽層104及 106的厚度可介於約100與約2000埃之間， 介於約5 00與約1 600埃之間。間隙物108、 及1 1 1較佳係包含氮化矽，而介電層1 1 2可 或低k材料。 如熟習此項技術者將顯然可知的，傳統 材料、以及配備可用來產生圖1 a的結構。 層1 1 2可例如是經由傳統的化學機械硏磨（ 磨除，以使第一多晶矽層1 04及第二多晶矽 明的半導體裝 5結構。圖1 a 結構。此結構 102。隔離區 。第一多晶砂 矽層106係形 由側壁間隙物 由側壁間隙物 3: 1 〇 6隔開® 建造於其上之 矽，或可與電 及107均可包 其他材料。在 ，而第二多晶 第二多晶矽層 且較佳而言係 109、 110、以 包含二氧化矽 的製程步驟、 如所示，介電 CMP )步驟而 層106曝露。 -8 - (5) 1304265 雖然未顯示，但是圖1 a的結構可包含使用傳統製程來形 成的許多其他特性（例如，氮化矽蝕刻阻止層、源極與汲 極區、以及一個或多個緩衝層）。 當源極與汲極區使用傳統的離子佈植及退火製程來形 成時，會希望形成硬遮罩於多晶矽層104及106上，以及 形成蝕刻阻止層於硬遮罩上，以保護源極與汲極區覆蓋矽 化物時的層104及106。此種硬遮罩可包含氮化矽。此種 φ 蝕刻阻止層可包含矽、氧化物（例如，二氧化矽或二氧化 耠）、或碳化物（例如，碳化矽）。 雖然那些層已作爲製程中的此階段之用，但是當硏磨 介電層1 1 2時，此種蝕刻阻止層及氮化矽硬遮罩可自層 104及106的表面硏磨。圖la係顯示先前已形成於層1〇4 及1 06上的任何硬遮罩或蝕刻阻止層已自那些層的表面移 除之結構。當離子佈植製程用來形成源極與汲極區時，層 104及106可進行摻雜，同時源極與汲極區可進行佈植。 φ 在形成圖1 a的結構之後，會移除第一多晶矽層1 04。
在一較佳實施例中，在未移除顯著數量的第二多晶矽層 1 06之下，此層係藉由使其曝露於包含氫氧化銨的容量介 於約百分之2與約百分之3 0之間之足夠溫度的水溶液足 夠時間，以實質上移除所有的層1 〇4。在此曝露步驟的期 間，當以約1與約1 〇瓦/cm2之間的速率消散時，會希望 使用頻率介於約10kHz與約2000kHz之間的聲能。例如， 當使用約1 〇〇 0kHz的聲能（以約5瓦/cm2的速率消散） 時，約1 3 5 0埃厚的η型多晶矽層1 0 4可藉由在約2 5 °C (6) 13 04265 時，使其曝露於包含去離子水中含量約百分之1 5的氫氧 化銨之溶液約3 0分鐘而移除。 在移除第一多晶矽層104之後，會移除介電層105。 在此實施例中，會移除層105，107。當介電層1〇5包含二 氧化矽時，其可使用選擇用於二氧化矽的蝕刻製程而移 除。此種蝕刻製程可包含使層1 05曝露於包含去離子水中 約百分之〗的HF之溶液。因爲用來移除此層的蝕刻製程 φ 也會移除部分介電層1 12，所以曝露層105的時間應該受 限。要注意的是，若以百分之1 HF爲基礎的溶液用來移 除層1 05，則此裝置較佳應該曝露於此溶液低於約60秒， 而更較佳係約3 0秒或更低。如圖1 b中所顯示，移除介電 層105會形成位於側壁間隙物108與109之間的介電層 1 1 2內之渠溝1 1 3。 在移除介電層105之後，高k閘極介電層115(可包 含以上所指定的材料之一）會形成於渠溝113內及基底 φ 1 〇〇上。高k閘極介電層1 1 5可使用傳統原子層化學氣相 沈積（CVD )製程而形成於基底100上。在此種製程中， 金屬氧化物前體（例如，金屬氯化物）及蒸汽會以選擇的 流率送入CVD反應器，然後會以選擇的溫度及壓力運 作，而產生介於基底1 〇〇與高k閘極介電層1 1 5之間之原 子式地平坦介面。CVD反應器應該運作的夠久，以形成具 有希望厚度的介電層。在大部分的應用中，高k閘極介電 層1 1 5的厚度應該比約60埃低，而更較佳而言係介於約5 埃與約40埃之間。 -10- (7) 1304265 如圖lc中所顯示，當原子層CVD製程用來形成高k 閘極介電層1 1 5時，此介電層除了形成於渠溝1 1 3的底部 上之外，還會形成於此渠溝的側面上，並且將形成於介電 層1 1 2上。若高k閘極介電層1 1 5包含氧化物，則其會取 決於用來製造其之製程，而顯示位於隨意表面位置的氧空 間，以及不可接受的雜質準位。在沈積介電層1 1 5之後， 會希望自此介電層移除雜質，並且使其氧化，而產生具有 • 金屬與氧的化學計量接近理想化之介電層。 爲了自高k閘極介電層115移除雜質，以及爲了增加 此介電層的氧含量，高k閘極介電層115會曝露於包含含 量約2%與約30%之間的過氧化氫之水溶液。在一特定的 較佳實施例中，高k閘極介電層115會在約25 °C的溫度 時，曝露於包含含量約 6.7%的H202之水溶液約 10分 鐘。在此曝露步驟的期間，當以約5瓦/cm2之間的速率消 散時，會希望使用頻率約l〇〇〇kHZ的聲能。 φ 在所例示的實施例中，第一金屬層Π 6會直接形成於 高k閘極介電層1 1 5上，以產生圖1 d的結構。與高k閘 極介電層1 1 5類似的是，當部分的第一金屬層1 1 6溢出於 介電層1 1 2上時，此部分的此層會沿著渠溝1 1 3排列。如 以上所顯示，第一金屬層116包含之鋁化物，較佳爲具有 複合物MxAIy之鋁化物，其中Μ爲過渡金屬。此種鋁化物 可使用傳統的物理器相沈積（PVD )製程而形成於高k閘 極介電層 Π5上。另一種是，鋁化物可使用 CVD製程 (使用多個前體）而形成。此外’奈米薄層技術（其取決 -11 - (8) 1304265 於PVD、CVD、或原子層CVD製程）可選擇用來沈積極 薄的鋁及過渡金屬層，其將會以希望的方式晶體化而形成 鋁化物1 1 6。 在此實施例中，在形成第一金屬層1 1 6於高k閘極介 電層115上之後，第二金屬層121會形成於第一金屬層 116上。第二金屬層121會塡滿渠溝113的其餘部分，並 且覆蓋介電層112，如圖le中所顯示。第二金屬層121較 φ 佳係包含可易於硏磨的材料，並且較佳係使用傳統的金屬 沈積製程而沈積於整個裝置上。此種塡充金屬可包含氮化 鈦、鎢、鈦、鋁、鉬、氮化鉅、鈷、銅、鎳、或可硏磨且 可符合要求地塡充渠溝1 1 3之任何其他材料。當塡充金屬 覆蓋第一金屬層116時，第一金屬層116的厚度較佳係介 於約20埃與約3 00埃之間，而更較佳而言係介於約25埃 與約200埃之間。當塡充金屬未覆蓋鋁化物i 16時（例 如，當鋁化物完全塡滿渠溝〗〗3時），第一金屬層1 1 6的 鲁厚度會達到2000埃。如以上所提及，第一金屬層116較 佳係具有介於約3.9eV與約4.3eV之間的功函數。 在形成圖le的結構之後，第二金屬層ι21、第一金屬 層116、以及高k閘極介電層115會自以上的介電層112 移除’而產生圖If的結構。CMP步驟可用於自以上的介 電層1 12移除那些材料。另一種是，cmp步驟可用來移除 第二金屬層1 2 1 ’而其後的乾蝕刻步驟（以及選用的額外 濕鈾刻步驟）會用於自以上的介電層〗丨2移除第一金屬層 1 1 6、以及高k閘極介電層丨丨5。 -12- (9) Ϊ304265 在第二金屬層121、第一金屬層116、以及高k閘極 介電層115自以上的介電層112移除之後，會移除p型多 晶矽層106。當使用聲能時，層106可藉由使其曝露於保 持在足夠溫度時（例如，介於約60 °C與約90 °C之間）之 包含去離子水中含量介於約百分之2 0與約百分之3 0之間 的TMAH之溶液足夠時間而選擇性地自第二金屬層1 2 1移 除。 • 在移除第二多晶矽層106之後，介電層107可例如藉 由使用用來移除介電層105之相同製程而移除。移除介電 層107會產生渠溝114，如圖lg繪示。在移除此介電層之 後，高k閘極介電層1 1 7會形成於渠溝1 1 4內，並且形成 爲介電層112。用來形成高k閘極介電層115之相同製程 步驟及材料可用來形成高k閘極介電層117。 在此實施例中，第三金屬層1 2 0然後會沈積於高k閘 極介電層117上。第三金屬層120可包含已上所確認的p #型金屬之一，並且可使用傳統的PVD或CVD製程而形成 於高k閘極介電層ι17上。在此實施例中，第三金屬層 1 2 0的厚度較佳係介於約2 0埃與約3 0 0埃之間，而更較佳 而言係介於約2 5埃與約2 0 0埃之間。第三金屬層1 2 0會 具有介於約4.9 e V與約5 · 2 e V之間的功函數。 在形成第三金屬層120於高k閘極介電層117上之 後’第四金屬層118(例如，第二塡充金屬）會形成於第 三金屬層120上，而形成圖lh的結構。用來形成第二金 屬層121的相同製程步驟及材料可用來形成第四金屬層 -13- (10) 1304265 118。然後會移除覆蓋介電層112之第四金屬層118、第三 金屬層120及局k閘極介電層117的部分，而產生圖li 的結構。用於自以上的介電層1 1 2移除第一塡充金屬 121、銘化物116及高k閘極介電層115之相同CMP及/或 蝕刻步驟可用於自以上的介電層1 1 2移除第二塡充金屬 118、第三金屬層12()及高k閘極介電層117。 在自以上的介電層112移除第四金屬層118、第三金 φ 屬層120及高k閘極介電層117之後’覆蓋介電層（未顯 示）會使用傳統的沈積製程而沈積到產生的結構。對於熟 習此項技術者而言，完成此裝置之緊接此種覆蓋介電層的 沈積之製程步驟（例如，形成此裝置的接點、金屬互連、 以及鈍化層）是熟知的，且在此將不會進行說明。 本發明的半導體裝置包括具有低於4.3 eV的功函數， 並且在400°C時可熱穩定之NMOS金屬閘極電極。此種金 屬閘極電極可提供具有結構及溫度穩定特性之NMOS電晶 鲁體’使得其適合用於大量製造的半導體裝置。 雖然上述已指定可用來產生本發明的半導體裝置之某 材料’但是熟習此項技術者將要了解的是，可進行許多 修飾及替代。因此，其意謂所有的此種修飾、變化、替代 及附加係視爲落入後附申請專利範圍所界定之本發明的精 神及範圍內。 【圖式簡單說明】 ®係顯示當進行可用來製造本發明的半導體裝 -14- (11) 13 04265 置之替代閘極方法的一實施例時，可形成的結構之截面 圖。 這些圖中所顯示的特性非按比例繪製。 【主要元件符號說明】 1 00 :基底 1 0 1 :第一部分 102 :第二部分 1 0 3 :隔離區 104:第一多晶砂層 1 05 :介電層 106 :第二多晶矽層 1 07 :介電層 108 :側壁間隙物 109 :側壁間隙物 1 1 〇 :側壁間隙物 1 1 1 :側壁間隙物 1 1 2 :介電層 Π 3 :渠溝 1 1 4 :渠溝 1 1 5 :高k閘極介電層 1 16 :第一金屬層 1 1 7 :高k閘極介電層 1 18 :第四金屬層 -15- (12)1304265 1 2 0 :第三金屬層 121 :第二金屬層

Claims (1)

  1. >1304265 十、申請專利範圍^年“乂日修(更)正本 ^-—___」 附件2A : 第94 1 23 5 94號專利申請案 中文申請專利範圍替換本 曰修正 k閘極 氧化鋁 緦鋇、 鉛、以 屬閘極 過渡金 Μ包括 素。 該金屬 該金屬 給、氧 民國97年6月16 1. 一種半導體裝置，包括：
    聞極介電層’包括局k闊極介電層，其中該局 介電層包括選自由氧化給、氧化矽給、氧化鑭、 鑭、氧化銷、氧化矽鉻、氧化鉅、氧化鈦、氧化鈦 氧化鈦鋇、氧化鈦緦、氧化釔、氧化鋁、氧化鈦緦 及鈮酸鋅鉛所組成的群組之材料；以及 金屬閘極電極，形成於該閘極介電層上，該金 電極包含具有複合物MxAIy的鋁化物，其中Μ爲 屬。 2 .如申請專利範圍第1項之半導體裝置，其中 選自由鉻、鎢、鉅、給、以及鈦所組成的群組之元 3 .如申請專利範圍第丨項之半導體裝置，其中 閘極電極具有低於約4.3eV的功函數。 4. 如申請專利範圍第丨項之半導體裝置，其中 鬧極電極在4 0 0 °C時會熱穩定。 5. —種半導體裝置，包括： 高k閘極介電層，包括選自由氧化給、氧化矽 化鑭、氧化鋁鑭、氧化鍩、氧化矽鍩、氧化鉬、氧化鈦、 氧化鈦總鋇、氧化鈦鋇、氧化鈦總、氧化ίΖ»、氧化銘、氧 化鈦緦鉛、以及鈮酸鋅鉛所組成的群組之材料；以及 Ί304265 NMOS金屬閘極電極，包含具有複合物MxAIy的鋁化 物，其中Μ爲過渡金屬，包括選自由锆、鎢、鉬、給、以 及鈦所組成的群組之元素。 6.如申請專利範圍第5項之半導體裝置，其中該 NMOS金屬閘極電極具有介於約3.9eV與約4 3eV之間的 功函數，並且在400 °C時會熱穩定。
    7 ·如申請專利範圍第5項之半導體裝置，其中該 NMO S金屬閘極電極更包括形成於鋁化物上之塡充金屬。 8. 如申請專利範圍第7項之半導體裝置，其中該塡充 金屬係選自由氮化鈦、鎢、鈦、鋁、鉬、氮化鉬、鈷、 銅、以及鎳所組成之群組。 9. 一種CMOS半導體裝置，包括： 高k閘極介電層，包括選自由氧化給、氧化鉻、以及 氧化鋁所組成的群組之材料； NMOS金屬閘極電極，包含具有複合物MxAIy的鋁化 物，其中Μ爲過渡金屬，選自由锆、鎢、鉅、鉛、以及鈦 所組成的群組；以及 PMOS金屬閘極電極，不包含鋁化物，其中該PMOS 金屬閘極電極包括選自由釕、鈀、鉑、鈷、鎳、以及導電 氧化金屬所組成的群組之材料。 10.如申請專利範圍第9項之CMOS半導體裝置，其 中該NMOS金屬閘極電極具有介於約3.9eV與約4.3eV之 間的功函數，而該PMOS金屬閘極電極具有介於約4.9eV 與約5 · 2 eV之間的功函數。 1304265 1 1.如申請專利範圍第9項之CMOS半導體裝置，其 中該鋁化物具有複合物MxAIy，其中Μ爲過渡金屬，X介 於1與4間，以及y介於1與4間。 12.如申請專利範圍第11項之CMOS半導體裝置，其 中該鋁化物係選自由ZrAl、ZrAl2、ZrAl3、WA14、TaAl、 HfAl、TiAl、TiAl2、TiAl3、以及 Ti3Al 所組成之群組。
    1 3 ·如申請專利範圍第9項之CMOS半導體裝置，其 中，其中該NMOS金屬閘極電極更包括形成於鋁化物上之 塡充金屬。 14·如申請專利範圍第13項之CMOS半導體裝置，其 中該塡充金屬係選自由氮化鈦、鎢、鈦、鋁、鉅、氮化 鉅、鈷、銅、以及鎳所組成之群組。 15.如申請專利範圍第9項之CMOS半導體裝置，其 中： 該高k閘極介電層係使用原子層化學氣相沈積製程而 形成，並且介於約5埃與約4 0埃之間；以及 該鋁化物介於約1 0 0埃與約3 0 0埃之間。 16·如申請專利範圍第9項之CMOS半導體裝置，其 中該NMOS金屬閘極電極及該PMOS金屬閘極電極在400 °C時均會熱穩定。
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