JP2002198441A - 半導体素子のデュアル金属ゲート形成方法 - Google Patents
半導体素子のデュアル金属ゲート形成方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 デュアル金属ゲート形成方法におけるエッチ
ングレシピ設定の困難さを解決する。 【解決手段】 ＰＭＯＳ／ＮＭＯＳ領域とダミーゲート
６０が形成された半導体基板の供給工程、層間絶縁膜３
０の形成工程、ダミーゲートの露出まで層間絶縁膜の研
磨工程、第１の溝３２ａの形成工程、第１のゲート絶縁
膜３３と第１の金属膜３４の形成工程、層間絶縁膜の露
出まで第１の金属膜と第１のゲート絶縁膜とをエッチン
グ、第１の溝内に第１の金属ゲート５０ａの形成工程、
第２の溝３２ｂの形成工程、第２のゲート絶縁膜３５と
第２の金属膜３６との形成工程、層間絶縁膜の露出まで
第２の金属膜と第２のゲート絶縁膜とをエッチング、第
２の溝内に第２の金属ゲート５０ｂの形成工程を含む。
ングレシピ設定の困難さを解決する。 【解決手段】 ＰＭＯＳ／ＮＭＯＳ領域とダミーゲート
６０が形成された半導体基板の供給工程、層間絶縁膜３
０の形成工程、ダミーゲートの露出まで層間絶縁膜の研
磨工程、第１の溝３２ａの形成工程、第１のゲート絶縁
膜３３と第１の金属膜３４の形成工程、層間絶縁膜の露
出まで第１の金属膜と第１のゲート絶縁膜とをエッチン
グ、第１の溝内に第１の金属ゲート５０ａの形成工程、
第２の溝３２ｂの形成工程、第２のゲート絶縁膜３５と
第２の金属膜３６との形成工程、層間絶縁膜の露出まで
第２の金属膜と第２のゲート絶縁膜とをエッチング、第
２の溝内に第２の金属ゲート５０ｂの形成工程を含む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子のゲー
ト形成方法に関し、より具体的にはダマシーン法を適用
したデュアル金属ゲート形成方法に関する。
ト形成方法に関し、より具体的にはダマシーン法を適用
したデュアル金属ゲート形成方法に関する。
【０００２】
【従来の技術】近年、サブ−０．１μｍＭＯＳＦＥＴ素
子の開発が進行されるに伴い、低抵抗のゲートを具現す
ることが素子特性の確保に非常に重要な事項として浮か
び上がっている。これによって、既存のポリシリコン、
または、遷移金属シリサイド（ｔｒａｎｓｉｔｉｏｎ
ｍｅｔａｌ ｓｉｌｉｃｉｄｅ）ゲートに対する代替と
しての金属ゲートに対する開発に、多くの労力が費やさ
れている。
子の開発が進行されるに伴い、低抵抗のゲートを具現す
ることが素子特性の確保に非常に重要な事項として浮か
び上がっている。これによって、既存のポリシリコン、
または、遷移金属シリサイド（ｔｒａｎｓｉｔｉｏｎ
ｍｅｔａｌ ｓｉｌｉｃｉｄｅ）ゲートに対する代替と
しての金属ゲートに対する開発に、多くの労力が費やさ
れている。
【０００３】特に、ＭＯＳＦＥＴ素子でのゲートはポリ
シリコンにより形成されて来た。これは、ポリシリコン
が、高融点、薄膜形成の容易性、ラインパターンの容易
性、酸化雰囲気に対する安定性、及び平坦な表面形成性
等のようなゲートとして要求される物性を充分満足させ
られるためである。さらに、実際のＭＯＳＦＥＴ素子に
おいては、ポリシリコンゲートは、燐（Ｐ）、砒素（Ａ
ｓ）、または、硼素（Ｂ）等のドーパント（ｄｏｐａｎ
ｔ）を含むことにより、低抵抗を具現する。
シリコンにより形成されて来た。これは、ポリシリコン
が、高融点、薄膜形成の容易性、ラインパターンの容易
性、酸化雰囲気に対する安定性、及び平坦な表面形成性
等のようなゲートとして要求される物性を充分満足させ
られるためである。さらに、実際のＭＯＳＦＥＴ素子に
おいては、ポリシリコンゲートは、燐（Ｐ）、砒素（Ａ
ｓ）、または、硼素（Ｂ）等のドーパント（ｄｏｐａｎ
ｔ）を含むことにより、低抵抗を具現する。
【０００４】しかしながら、ゲートの幅、ゲート絶縁膜
の厚さ、接合深さ等の大きさが半導体素子の集積度の増
加により縮小されたので、ポリシリコンでは微細線幅上
で要求されるさらなる低抵抗の具現が困難である。
の厚さ、接合深さ等の大きさが半導体素子の集積度の増
加により縮小されたので、ポリシリコンでは微細線幅上
で要求されるさらなる低抵抗の具現が困難である。
【０００５】これによって、ポリシリコンの代替として
の新たなゲート物質に対する開発が必要となり、初期の
研究及び開発では、遷移金属シリサイド物質を用いたポ
リサイドゲートに焦点が置かれた。ところで、ポリサイ
ドゲートは依然としてポリシリコンを含むので、低抵抗
の具現に限界がある。即ち、ポリシリサイドゲート中の
ポリシリコンの存在は、ゲート空乏化（ｇａｔｅ ｄｅ
ｐｌｅｔｉｏｎ ｅｆｆｅｃｔ）によるゲート絶縁膜の
有効厚さの増加、ｐ＋ドープドポリシリコンゲート等に
おけるボロン浸透現象（ｂｏｒｏｎ ｐｅｎｅｔｒａｔ
ｉｏｎ）及びドーパント分布変動（ｄｏｐａｎｔ ｄｉ
ｓｔｒｉｂｕｔｉｏｎ ｆｌｕｃｔｕａｔｉｏｎ）によ
るしきい値電圧の変化等の現象が発生し、これにより低
抵抗の具現に対する限界があった。
の新たなゲート物質に対する開発が必要となり、初期の
研究及び開発では、遷移金属シリサイド物質を用いたポ
リサイドゲートに焦点が置かれた。ところで、ポリサイ
ドゲートは依然としてポリシリコンを含むので、低抵抗
の具現に限界がある。即ち、ポリシリサイドゲート中の
ポリシリコンの存在は、ゲート空乏化（ｇａｔｅ ｄｅ
ｐｌｅｔｉｏｎ ｅｆｆｅｃｔ）によるゲート絶縁膜の
有効厚さの増加、ｐ＋ドープドポリシリコンゲート等に
おけるボロン浸透現象（ｂｏｒｏｎ ｐｅｎｅｔｒａｔ
ｉｏｎ）及びドーパント分布変動（ｄｏｐａｎｔ ｄｉ
ｓｔｒｉｂｕｔｉｏｎ ｆｌｕｃｔｕａｔｉｏｎ）によ
るしきい値電圧の変化等の現象が発生し、これにより低
抵抗の具現に対する限界があった。
【０００６】従って、上記問題点を解決することができ
る金属ゲートに対する研究及び開発が切実に要求されて
いる。ドーパントを用いない金属ゲートでは、ボロン浸
透現象及びゲート空乏化現象は基本的には存在しない。
さらに、金属ゲートは、シリコンのミッドバンドギャッ
プ（ｍｉｄ ｂａｎｄ−ｇａｐ）に相当するワーク関数
（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）値を有するので、ＮＭ
ＯＳ及びＰＭＯＳ領域で対称的しきい値電圧（ｓｙｍｍ
ｅｔｒｉｃ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を
形成することができる単一ゲート（ｓｉｎｇｌｅ ｇａ
ｔｅ）として適用することができる。ここで、ワーク関
数値がシリコンのミッドバンドギャップに該当する金属
には、タングステン（Ｗ）、窒化タングステン（Ｗ
Ｎ）、チタン（Ｔｉ）、窒化チタニウム（ＴｉＮ）、モ
リブデン（Ｍｏ）、タンタリウム（Ｔａ）及び窒化タン
タリウム（ＴａＮ）等がある。
る金属ゲートに対する研究及び開発が切実に要求されて
いる。ドーパントを用いない金属ゲートでは、ボロン浸
透現象及びゲート空乏化現象は基本的には存在しない。
さらに、金属ゲートは、シリコンのミッドバンドギャッ
プ（ｍｉｄ ｂａｎｄ−ｇａｐ）に相当するワーク関数
（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）値を有するので、ＮＭ
ＯＳ及びＰＭＯＳ領域で対称的しきい値電圧（ｓｙｍｍ
ｅｔｒｉｃ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を
形成することができる単一ゲート（ｓｉｎｇｌｅ ｇａ
ｔｅ）として適用することができる。ここで、ワーク関
数値がシリコンのミッドバンドギャップに該当する金属
には、タングステン（Ｗ）、窒化タングステン（Ｗ
Ｎ）、チタン（Ｔｉ）、窒化チタニウム（ＴｉＮ）、モ
リブデン（Ｍｏ）、タンタリウム（Ｔａ）及び窒化タン
タリウム（ＴａＮ）等がある。
【０００７】一方、金属ゲートを適用して単一ゲートを
有するＣＭＯＳ素子を製造すると、ＮＭＯＳ及びＰＭＯ
Ｓ領域での素子のフラットバンド電圧（ｆｌａｔ ｂａ
ｎｄｖｏｌｔａｇｅ）が減少され、その結果、しきい値
電圧が増加する現象が生じる。しきい値電圧を下げるた
めに、カウンタドーピングを用いて埋め込みチャンネル
（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ）を形成しなければな
らないが、その場合にはＭＯＳＦＥＴ素子の短チャンネ
ル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）
が増加し、しきい値電圧の減少、漏洩電流の増加、ＤＩ
ＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ
Ｌｏｗｅｒｉｎｇ）効果等がもたらされる。
有するＣＭＯＳ素子を製造すると、ＮＭＯＳ及びＰＭＯ
Ｓ領域での素子のフラットバンド電圧（ｆｌａｔ ｂａ
ｎｄｖｏｌｔａｇｅ）が減少され、その結果、しきい値
電圧が増加する現象が生じる。しきい値電圧を下げるた
めに、カウンタドーピングを用いて埋め込みチャンネル
（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ）を形成しなければな
らないが、その場合にはＭＯＳＦＥＴ素子の短チャンネ
ル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）
が増加し、しきい値電圧の減少、漏洩電流の増加、ＤＩ
ＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ
Ｌｏｗｅｒｉｎｇ）効果等がもたらされる。
【０００８】従って、金属ゲートに対する最近の研究及
び開発は、デュアルポリシリコンゲートの動作原理を適
用して、ＮＭＯＳ及びＰＭＯＳ領域に互いに異なるワー
ク関数値を有する異種の金属ゲートを各々形成する方式
で、デュアル金属ゲートの形成が行われている。ここ
で、デュアル金属ゲートでは、ＮＭＯＳ領域の金属ゲー
トは、そのフェルミ（Ｆｅｒｍｉ）エネルギー値がシリ
コンのコンダクションバンド（ｃｏｎｄｕｃｔｉｏｎ
ｂａｎｄ：伝導帯）の近傍に存在し、ＰＭＯＳ領域の金
属ゲートは、そのフェルミエネルギー値がシリコンのベ
イランスバンド（ｖａｌｅｎｃｅ ｂａｎｄ：価電子
帯）の近傍に存在するように形成することが一番理想的
である。
び開発は、デュアルポリシリコンゲートの動作原理を適
用して、ＮＭＯＳ及びＰＭＯＳ領域に互いに異なるワー
ク関数値を有する異種の金属ゲートを各々形成する方式
で、デュアル金属ゲートの形成が行われている。ここ
で、デュアル金属ゲートでは、ＮＭＯＳ領域の金属ゲー
トは、そのフェルミ（Ｆｅｒｍｉ）エネルギー値がシリ
コンのコンダクションバンド（ｃｏｎｄｕｃｔｉｏｎ
ｂａｎｄ：伝導帯）の近傍に存在し、ＰＭＯＳ領域の金
属ゲートは、そのフェルミエネルギー値がシリコンのベ
イランスバンド（ｖａｌｅｎｃｅ ｂａｎｄ：価電子
帯）の近傍に存在するように形成することが一番理想的
である。
【０００９】以下に、従来技術によるデュアル金属ゲー
ト形成方法を図１乃至図５を参照して説明する。図１を
参照すると、フィールド酸化膜２が備えられた半導体基
板１が提供される。Ｎ−ウェル３ａ及びＰ−ウェル３ｂ
が公知技術であるマスキング及びイオン注入を用いて半
導体基板１内に各々形成される。薄膜のスクリーン酸化
膜（図示していない）が半導体基板１上に形成され、し
きい値電圧の調節のためのイオン注入が公知技術により
Ｎ−ウェル３ａ及びＰ−ウェル３ｂ領域に対し各々行わ
れる。
ト形成方法を図１乃至図５を参照して説明する。図１を
参照すると、フィールド酸化膜２が備えられた半導体基
板１が提供される。Ｎ−ウェル３ａ及びＰ−ウェル３ｂ
が公知技術であるマスキング及びイオン注入を用いて半
導体基板１内に各々形成される。薄膜のスクリーン酸化
膜（図示していない）が半導体基板１上に形成され、し
きい値電圧の調節のためのイオン注入が公知技術により
Ｎ−ウェル３ａ及びＰ−ウェル３ｂ領域に対し各々行わ
れる。
【００１０】図２を参照すると、スクリーン酸化膜が除
去された後、ゲート絶縁膜４、ＰＭＯＳ用金属膜５及び
バリア膜６が、フィールド酸化膜２を含んだ半導体基板
１上に順次形成される。ＰＭＯＳ用金属膜５は、そのフ
ェルミエネルギー値がシリコンのベイランスバンドの近
傍に存在する金属物質により形成される。
去された後、ゲート絶縁膜４、ＰＭＯＳ用金属膜５及び
バリア膜６が、フィールド酸化膜２を含んだ半導体基板
１上に順次形成される。ＰＭＯＳ用金属膜５は、そのフ
ェルミエネルギー値がシリコンのベイランスバンドの近
傍に存在する金属物質により形成される。
【００１１】図３を参照すると、ＰＭＯＳ領域を覆うマ
スクパターン（図示していない）がバリア膜６上に形成
され、露出されたＮＭＯＳ領域のバリア膜６及びＰＭＯ
Ｓ用金属膜５がエッチングされる。
スクパターン（図示していない）がバリア膜６上に形成
され、露出されたＮＭＯＳ領域のバリア膜６及びＰＭＯ
Ｓ用金属膜５がエッチングされる。
【００１２】図４を参照すると、ＮＭＯＳ用金属膜７が
半導体基板１の全領域上に形成され、マスク窒化膜８が
ＮＭＯＳ用金属膜７上に形成される。ここで、ＮＭＯＳ
用金属膜７は、そのフェルミエネルギー値がシリコンの
コンダクションバンドの近傍に存在する金属物質であ
る。
半導体基板１の全領域上に形成され、マスク窒化膜８が
ＮＭＯＳ用金属膜７上に形成される。ここで、ＮＭＯＳ
用金属膜７は、そのフェルミエネルギー値がシリコンの
コンダクションバンドの近傍に存在する金属物質であ
る。
【００１３】図５を参照すると、ＮＭＯＳ領域のマスク
窒化膜８、ＮＭＯＳ用金属膜７及びゲート絶縁膜４と、
ＰＭＯＳ領域のマスク窒化膜８、ＮＭＯＳ用金属膜７、
バリア膜６、ＰＭＯＳ用金属膜５及びゲート絶縁膜４が
公知技術によりエッチングされ、その結果、半導体基板
１のＰ−ウェル３ａ及びＮ−ウェル３ｂ上に各々金属ゲ
ート１０ａ、１０ｂが形成される。
窒化膜８、ＮＭＯＳ用金属膜７及びゲート絶縁膜４と、
ＰＭＯＳ領域のマスク窒化膜８、ＮＭＯＳ用金属膜７、
バリア膜６、ＰＭＯＳ用金属膜５及びゲート絶縁膜４が
公知技術によりエッチングされ、その結果、半導体基板
１のＰ−ウェル３ａ及びＮ−ウェル３ｂ上に各々金属ゲ
ート１０ａ、１０ｂが形成される。
【００１４】半導体基板１の全領域上にスペーサ用窒化
膜が蒸着され、その後、スペーサ９が、窒化膜をブラン
ケットエッチングすることにより、各金属ゲート１０
ａ、１０ｂの両側壁に形成される。ソース／ドレインイ
オン注入が前記工程までの結果物に対して行われること
により各金属ゲート１０ａ、１０ｂ両側領域にソース／
ドレイン領域１１ａ、１１ｂが形成され、その結果、デ
ュアル金属ゲートを有するＣＭＯＳ素子が完成される。
膜が蒸着され、その後、スペーサ９が、窒化膜をブラン
ケットエッチングすることにより、各金属ゲート１０
ａ、１０ｂの両側壁に形成される。ソース／ドレインイ
オン注入が前記工程までの結果物に対して行われること
により各金属ゲート１０ａ、１０ｂ両側領域にソース／
ドレイン領域１１ａ、１１ｂが形成され、その結果、デ
ュアル金属ゲートを有するＣＭＯＳ素子が完成される。
【００１５】しかしながら、上記のような従来のデュア
ル金属ゲートを有するＣＭＯＳ素子は次のような問題が
ある。第１に、従来の技術によりデュアル金属ゲートを
形成する際，ＮＭＯＳ及びＰＭＯＳ領域に形成された各
金属膜は、反応性イオンエッチ（ＲＩＥ：Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈ）法でエッチングされる。この
時、ＮＭＯＳ領域及びＰＭＯＳ領域に形成された各金属
ゲートの高さ及び構成物質が互いに相違しているので、
エッチングレシピ（ｒｅｃｉｐｅ）を設定することが非
常に難しい。これにより、エッチングレシピの設定が正
しくない場合、相対的にエッチング深さが深いＮＭＯＳ
領域でのエッチングの不良が生じることは勿論、相対的
にエッチングの深さが浅いＰＭＯＳ領域で基板ダメージ
が引き起こされる。
ル金属ゲートを有するＣＭＯＳ素子は次のような問題が
ある。第１に、従来の技術によりデュアル金属ゲートを
形成する際，ＮＭＯＳ及びＰＭＯＳ領域に形成された各
金属膜は、反応性イオンエッチ（ＲＩＥ：Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈ）法でエッチングされる。この
時、ＮＭＯＳ領域及びＰＭＯＳ領域に形成された各金属
ゲートの高さ及び構成物質が互いに相違しているので、
エッチングレシピ（ｒｅｃｉｐｅ）を設定することが非
常に難しい。これにより、エッチングレシピの設定が正
しくない場合、相対的にエッチング深さが深いＮＭＯＳ
領域でのエッチングの不良が生じることは勿論、相対的
にエッチングの深さが浅いＰＭＯＳ領域で基板ダメージ
が引き起こされる。
【００１６】第２に、従来の技術によりデュアル金属ゲ
ートを形成する場合、エッチング及びイオン注入でのプ
ラズマダメージおよびゲート形成後の熱プロセス（Ｔｈ
ｅｒｍａｌ ｐｒｏｃｅｓｓ）に起因する熱的ダメージ
が生じ、これにより素子特性の低下が引き起こされる。
ートを形成する場合、エッチング及びイオン注入でのプ
ラズマダメージおよびゲート形成後の熱プロセス（Ｔｈ
ｅｒｍａｌ ｐｒｏｃｅｓｓ）に起因する熱的ダメージ
が生じ、これにより素子特性の低下が引き起こされる。
【００１７】第３に、ＰＭＯＳ領域に形成されたバリア
膜及びＮＭＯＳ用金属膜をエッチングする際、ＰＭＯＳ
領域のゲート絶縁膜にエッチングによるダメージが生
じ、ゲートオキサイドインテグリティ（ＧＯＩ：Ｇａｔ
ｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）特性が低下して
しまう。
膜及びＮＭＯＳ用金属膜をエッチングする際、ＰＭＯＳ
領域のゲート絶縁膜にエッチングによるダメージが生
じ、ゲートオキサイドインテグリティ（ＧＯＩ：Ｇａｔ
ｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）特性が低下して
しまう。
【００１８】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体素子のデュアル金属ゲート形成方法におけ
る問題点に鑑みてなされたものであって、エッチングレ
シピ設定の困難さを解決することができる半導体素子の
デュアル金属ゲート形成方法を提供することを第１の目
的とする。
従来の半導体素子のデュアル金属ゲート形成方法におけ
る問題点に鑑みてなされたものであって、エッチングレ
シピ設定の困難さを解決することができる半導体素子の
デュアル金属ゲート形成方法を提供することを第１の目
的とする。
【００１９】また、エッチング及びイオン注入でのプラ
ズマダメージおよび後続の熱プロセスに起因する熱的ダ
メージの発生を防止することができる半導体素子のデュ
アル金属ゲート形成方法を提供することを第２の目的と
する。
ズマダメージおよび後続の熱プロセスに起因する熱的ダ
メージの発生を防止することができる半導体素子のデュ
アル金属ゲート形成方法を提供することを第２の目的と
する。
【００２０】さらに、ＧＯＩ特性低下を防止することが
できる半導体素子のデュアル金属ゲート形成方法を提供
することを第３の目的とする。
できる半導体素子のデュアル金属ゲート形成方法を提供
することを第３の目的とする。
【００２１】また、さらに、上記問題点等を解決するこ
とができるダマシーン法を用いた半導体素子のデュアル
金属ゲート形成方法を提供することを第４の目的とす
る。
とができるダマシーン法を用いた半導体素子のデュアル
金属ゲート形成方法を提供することを第４の目的とす
る。
【００２２】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体素子のデュアル金属ゲ
ート形成方法は、ＰＭＯＳ領域及びＮＭＯＳ領域を有
し、かつ、前記ＰＭＯＳ領域及びＮＭＯＳ領域各々の上
にダミーゲートが形成された半導体基板を供給する工程
と、前記ダミーゲートを覆うように、前記半導体基板上
に層間絶縁膜を形成する工程と、前記ダミーゲートが露
出されるまで前記層間絶縁膜を研磨する工程と、前記Ｐ
ＭＯＳ領域とＮＭＯＳ領域とに形成されたダミーゲート
からいずれか一つを選択的に除去して、第１の金属ゲー
ト領域を特定する第１の溝を形成する工程と、前記第１
の溝を含んだ半導体基板の全領域上に第１のゲート絶縁
膜と第１の金属膜を順次形成する工程と、前記層間絶縁
膜が露出されるまで前記第１の金属膜と第１のゲート絶
縁膜とをエッチングして、前記第１の溝内に第１の金属
ゲートを形成する工程と、残りのダミーゲートを除去し
て、第２の金属ゲート領域を特定する第２の溝を形成す
る工程と、前記第２の溝を含んだ半導体基板の全領域上
に第２のゲート絶縁膜と第２の金属膜を順次形成する工
程と、前記層間絶縁膜が露出されるまで前記第２の金属
膜と第２のゲート絶縁膜とをエッチングして、前記第２
の溝内に第２の金属ゲートを形成する工程とを含むこと
を特徴とする。
になされた、本発明による半導体素子のデュアル金属ゲ
ート形成方法は、ＰＭＯＳ領域及びＮＭＯＳ領域を有
し、かつ、前記ＰＭＯＳ領域及びＮＭＯＳ領域各々の上
にダミーゲートが形成された半導体基板を供給する工程
と、前記ダミーゲートを覆うように、前記半導体基板上
に層間絶縁膜を形成する工程と、前記ダミーゲートが露
出されるまで前記層間絶縁膜を研磨する工程と、前記Ｐ
ＭＯＳ領域とＮＭＯＳ領域とに形成されたダミーゲート
からいずれか一つを選択的に除去して、第１の金属ゲー
ト領域を特定する第１の溝を形成する工程と、前記第１
の溝を含んだ半導体基板の全領域上に第１のゲート絶縁
膜と第１の金属膜を順次形成する工程と、前記層間絶縁
膜が露出されるまで前記第１の金属膜と第１のゲート絶
縁膜とをエッチングして、前記第１の溝内に第１の金属
ゲートを形成する工程と、残りのダミーゲートを除去し
て、第２の金属ゲート領域を特定する第２の溝を形成す
る工程と、前記第２の溝を含んだ半導体基板の全領域上
に第２のゲート絶縁膜と第２の金属膜を順次形成する工
程と、前記層間絶縁膜が露出されるまで前記第２の金属
膜と第２のゲート絶縁膜とをエッチングして、前記第２
の溝内に第２の金属ゲートを形成する工程とを含むこと
を特徴とする。
【００２３】また、上記目的を達成するためになされ
た、本発明による半導体素子のデュアル金属ゲート形成
方法は、ＰＭＯＳ領域及びＮＭＯＳ領域を有し、かつ、
前記ＰＭＯＳ領域及びＮＭＯＳ領域各々の上にダミーゲ
ートが形成された半導体基板を供給する工程と、前記ダ
ミーゲートを覆うように、前記半導体基板上に層間絶縁
膜を形成する工程と、前記ダミーゲートが露出されるま
で前記層間絶縁膜を研磨する工程と、前記ダミーゲート
を除去して、第１の金属ゲート領域及び第２の金属ゲー
ト領域を特定する第１の溝及び第２の溝を各々形成する
工程と、前記第１の溝と第２の溝を含んだ半導体基板の
全領域上にゲート絶縁膜と第１の金属膜を順次形成する
工程と、前記ＰＭＯＳ領域とＮＭＯＳ領域の中でいずれ
か一方の領域に形成された第１の金属膜部分についての
み窒化することによって、選択的に金属窒化膜を形成す
る工程と、前記第１の溝及び第２の溝が完全に埋め込ま
れるように、前記金属窒化膜及び第１の金属膜上に第２
の金属膜を形成する工程と、前記層間絶縁膜が露出され
るまで前記第２の金属膜、第１の金属膜、金属窒化膜及
びゲート絶縁膜をエッチングして、前記ＰＭＯＳ領域及
びＮＭＯＳ領域に各々第１の金属ゲートと第２の金属ゲ
ートを形成する工程とを含むことを特徴とする。
た、本発明による半導体素子のデュアル金属ゲート形成
方法は、ＰＭＯＳ領域及びＮＭＯＳ領域を有し、かつ、
前記ＰＭＯＳ領域及びＮＭＯＳ領域各々の上にダミーゲ
ートが形成された半導体基板を供給する工程と、前記ダ
ミーゲートを覆うように、前記半導体基板上に層間絶縁
膜を形成する工程と、前記ダミーゲートが露出されるま
で前記層間絶縁膜を研磨する工程と、前記ダミーゲート
を除去して、第１の金属ゲート領域及び第２の金属ゲー
ト領域を特定する第１の溝及び第２の溝を各々形成する
工程と、前記第１の溝と第２の溝を含んだ半導体基板の
全領域上にゲート絶縁膜と第１の金属膜を順次形成する
工程と、前記ＰＭＯＳ領域とＮＭＯＳ領域の中でいずれ
か一方の領域に形成された第１の金属膜部分についての
み窒化することによって、選択的に金属窒化膜を形成す
る工程と、前記第１の溝及び第２の溝が完全に埋め込ま
れるように、前記金属窒化膜及び第１の金属膜上に第２
の金属膜を形成する工程と、前記層間絶縁膜が露出され
るまで前記第２の金属膜、第１の金属膜、金属窒化膜及
びゲート絶縁膜をエッチングして、前記ＰＭＯＳ領域及
びＮＭＯＳ領域に各々第１の金属ゲートと第２の金属ゲ
ートを形成する工程とを含むことを特徴とする。
【００２４】
【発明の実施の形態】次に、本発明にかかる半導体素子
のデュアル金属ゲート形成方法の実施の形態の具体例を
図面を参照しながら説明する。
のデュアル金属ゲート形成方法の実施の形態の具体例を
図面を参照しながら説明する。
【００２５】本発明の技術的構成の特徴は、ダマシーン
法を用いてデュアル金属ゲートを形成するということで
ある。ダマシーン法は、化学機械研磨（ＣＭＰ：Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）法が可能な金属であれば、ゲート物質として全て適
用することができるという利点を有する。ダマシーン法
を用いて、デュアル金属ゲートを形成する場合、ゲート
用金属膜に対するエッチングプロセスが省略されるの
で、エッチングレシピ設定の困難さが解決できる。ま
た、ダマシーン法を用いて、デュアル金属ゲートを形成
する場合、プラズマダメージ及び熱的ダメージがダミー
（Ｄｕｍｍｙ）ポリシリコンゲートに加えられるので、
前記のダメージに起因する素子特性の低下は表れなくな
る。
法を用いてデュアル金属ゲートを形成するということで
ある。ダマシーン法は、化学機械研磨（ＣＭＰ：Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）法が可能な金属であれば、ゲート物質として全て適
用することができるという利点を有する。ダマシーン法
を用いて、デュアル金属ゲートを形成する場合、ゲート
用金属膜に対するエッチングプロセスが省略されるの
で、エッチングレシピ設定の困難さが解決できる。ま
た、ダマシーン法を用いて、デュアル金属ゲートを形成
する場合、プラズマダメージ及び熱的ダメージがダミー
（Ｄｕｍｍｙ）ポリシリコンゲートに加えられるので、
前記のダメージに起因する素子特性の低下は表れなくな
る。
【００２６】以下、本発明の実施例によるダマシーン法
を用いた半導体素子のデュアル金属ゲート形成方法を図
６乃至図１４を参照しながら説明する。図６を参照する
と、アクティブ領域を限定するフィールド酸化膜２２が
半導体基板２１の適所に形成される。次に、Ｎ−ウェル
２３ａ（以下、ＰＭＯＳ領域と記す）及びＰ−ウェル２
３ｂ（以下、ＮＭＯＳ領域と記す）が公知技術であるマ
スキング工程とｎ形及びｐ形ドーパントのイオン注入に
より半導体基板２１のアクティブ領域内に各々形成され
る。
を用いた半導体素子のデュアル金属ゲート形成方法を図
６乃至図１４を参照しながら説明する。図６を参照する
と、アクティブ領域を限定するフィールド酸化膜２２が
半導体基板２１の適所に形成される。次に、Ｎ−ウェル
２３ａ（以下、ＰＭＯＳ領域と記す）及びＰ−ウェル２
３ｂ（以下、ＮＭＯＳ領域と記す）が公知技術であるマ
スキング工程とｎ形及びｐ形ドーパントのイオン注入に
より半導体基板２１のアクティブ領域内に各々形成され
る。
【００２７】図７を参照すると、スクリーン酸化膜２４
がＰＭＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂを含んだ
半導体基板２１上に５０〜１００Åの厚さで形成され
る。次に、しきい値電圧調節用イオン注入が、公知のマ
スキング法を用いてＰＭＯＳ領域２３ａ及びＮＭＯＳ領
域２３ｂに各々行われる。ここで、イオン注入のドーパ
ントとして、ＰＭＯＳ領域２３ａに対してはＡｓ、また
は、Ｐが使用され、ＮＭＯＳ領域２３ｂに対してはＢ、
または、ＢＦ２が使用される。
がＰＭＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂを含んだ
半導体基板２１上に５０〜１００Åの厚さで形成され
る。次に、しきい値電圧調節用イオン注入が、公知のマ
スキング法を用いてＰＭＯＳ領域２３ａ及びＮＭＯＳ領
域２３ｂに各々行われる。ここで、イオン注入のドーパ
ントとして、ＰＭＯＳ領域２３ａに対してはＡｓ、また
は、Ｐが使用され、ＮＭＯＳ領域２３ｂに対してはＢ、
または、ＢＦ２が使用される。
【００２８】図８を参照すると、スクリーン酸化膜が除
去され、酸化膜からなるダミーゲート絶縁膜２５がＰＭ
ＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂを含んだ半導体
基板２１の表面上に成長され、ダミーゲート用ドーピン
グされたポリシリコン膜２６が低圧化学蒸着（ＬＰＣＶ
Ｄ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣｈｅｍｉｃａｌＶａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により２０００〜４
０００Åの厚さでダミーゲート絶縁膜２５上に蒸着され
る。ここで、ダミーゲート用のドーピングされたポリシ
リコン膜２６におけるドーピングは、ドーパントのイオ
ン注入、または、ドーパントガスのイン−シトゥ（Ｉｎ
‐Ｓｉｔｕ）ドーピングにより行われる。
去され、酸化膜からなるダミーゲート絶縁膜２５がＰＭ
ＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂを含んだ半導体
基板２１の表面上に成長され、ダミーゲート用ドーピン
グされたポリシリコン膜２６が低圧化学蒸着（ＬＰＣＶ
Ｄ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣｈｅｍｉｃａｌＶａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により２０００〜４
０００Åの厚さでダミーゲート絶縁膜２５上に蒸着され
る。ここで、ダミーゲート用のドーピングされたポリシ
リコン膜２６におけるドーピングは、ドーパントのイオ
ン注入、または、ドーパントガスのイン−シトゥ（Ｉｎ
‐Ｓｉｔｕ）ドーピングにより行われる。
【００２９】図９を参照すると、マスク窒化膜２７がダ
ミーゲート用ドーピングされたポリシリコン膜２６上に
８００〜１０００Åの厚さで形成される。マスク窒化膜
２７、ダミーゲート用ドーピングされたポリシリコン膜
２６及びダミーゲート絶縁膜２５が公知のフォトリソグ
ラフィ／エッチング法によりパターニングされ、その結
果、半導体基板のＰＭＯＳ領域２３ａ及びＮＭＯＳ領域
２３ｂ各々にダミーゲート６０が形成される。
ミーゲート用ドーピングされたポリシリコン膜２６上に
８００〜１０００Åの厚さで形成される。マスク窒化膜
２７、ダミーゲート用ドーピングされたポリシリコン膜
２６及びダミーゲート絶縁膜２５が公知のフォトリソグ
ラフィ／エッチング法によりパターニングされ、その結
果、半導体基板のＰＭＯＳ領域２３ａ及びＮＭＯＳ領域
２３ｂ各々にダミーゲート６０が形成される。
【００３０】図１０を参照すると、低濃度イオン注入
と、スペーサ２８形成工程及び高濃度イオン注入がＰＭ
ＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂ上の各々ダミー
ゲート６０が形成された上記結果物に対し公知技術によ
り順次行われ、その結果、ＰＭＯＳ領域２３ａ及びＮＭ
ＯＳ領域２３ｂのダミーゲート６０の両側域各々にＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
ソース／ドレイン領域２９ａ、２９ｂが形成される。
と、スペーサ２８形成工程及び高濃度イオン注入がＰＭ
ＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂ上の各々ダミー
ゲート６０が形成された上記結果物に対し公知技術によ
り順次行われ、その結果、ＰＭＯＳ領域２３ａ及びＮＭ
ＯＳ領域２３ｂのダミーゲート６０の両側域各々にＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
ソース／ドレイン領域２９ａ、２９ｂが形成される。
【００３１】ここで、スペーサ２８は、９００〜１２０
０Åの厚さで窒化膜を蒸着し、その後、窒化膜にブラン
ケットエッチングを実行することにより、ダミーゲート
６０の両側壁に形成される。ＬＤＤ構造の形成における
ＰＭＯＳ領域２３ａに対するドーパントには、Ａｓ、
Ｐ、または、これらの混合物が使用され、そして、ＮＭ
ＯＳ領域２３ｂに対するドーパントにはＢ、ＢＦ２、ま
たは、これらの混合物が使用される。
０Åの厚さで窒化膜を蒸着し、その後、窒化膜にブラン
ケットエッチングを実行することにより、ダミーゲート
６０の両側壁に形成される。ＬＤＤ構造の形成における
ＰＭＯＳ領域２３ａに対するドーパントには、Ａｓ、
Ｐ、または、これらの混合物が使用され、そして、ＮＭ
ＯＳ領域２３ｂに対するドーパントにはＢ、ＢＦ２、ま
たは、これらの混合物が使用される。
【００３２】図１１を参照すると、層間絶縁膜３０がダ
ミーゲート６０が形成された半導体基板２１の全領域上
に５０００〜７０００Åの厚さで形成され、その後、層
間絶縁膜３０及びマスク窒化膜がダミーゲート６０のド
ーピングされたポリシリコン膜２６が露出されるまでＣ
ＭＰ法で研磨される。
ミーゲート６０が形成された半導体基板２１の全領域上
に５０００〜７０００Åの厚さで形成され、その後、層
間絶縁膜３０及びマスク窒化膜がダミーゲート６０のド
ーピングされたポリシリコン膜２６が露出されるまでＣ
ＭＰ法で研磨される。
【００３３】図１２を参照すると、マスク酸化膜３１が
５００〜８００Åの厚さで層間絶縁膜３０上に形成さ
れ、その後、ＰＭＯＳ領域２３ａ、またはＮＭＯＳ領域
２３ｂ、望ましくは、ＮＭＯＳ領域２３ｂのみが覆われ
るように公知技術によりエッチングされる。そして、露
出されたＰＭＯＳ領域２３ａに形成されたダミーゲート
用ドーピングされたポリシリコン膜２６とその下部のダ
ミーゲート絶縁膜２５がドライ、又は、ウェットエッチ
ングにより除去され、その結果、ＰＭＯＳ用金属ゲート
領域を特定する第１の溝３２ａが形成される。第１のゲ
ート絶縁膜３３が第１の溝３２ａの表面、層間絶縁膜３
０及びマスク膜３１上に形成される。
５００〜８００Åの厚さで層間絶縁膜３０上に形成さ
れ、その後、ＰＭＯＳ領域２３ａ、またはＮＭＯＳ領域
２３ｂ、望ましくは、ＮＭＯＳ領域２３ｂのみが覆われ
るように公知技術によりエッチングされる。そして、露
出されたＰＭＯＳ領域２３ａに形成されたダミーゲート
用ドーピングされたポリシリコン膜２６とその下部のダ
ミーゲート絶縁膜２５がドライ、又は、ウェットエッチ
ングにより除去され、その結果、ＰＭＯＳ用金属ゲート
領域を特定する第１の溝３２ａが形成される。第１のゲ
ート絶縁膜３３が第１の溝３２ａの表面、層間絶縁膜３
０及びマスク膜３１上に形成される。
【００３４】ここで、第１のゲート絶縁膜３３は、酸化
膜、オキシナイトライド（ｏｘｙｎｉｔｒｉｄｅ）膜及
び高誘電率膜（Ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ
ｌａｙｅｒ）からなるグループから選択されるいずれか
一つを蒸着、又は成長させることにより形成される。次
に、ＰＭＯＳ用第１の金属膜３４が、第１の溝３２ａが
完全に埋め込まれるように第１のゲート絶縁膜３３上に
形成される。
膜、オキシナイトライド（ｏｘｙｎｉｔｒｉｄｅ）膜及
び高誘電率膜（Ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ
ｌａｙｅｒ）からなるグループから選択されるいずれか
一つを蒸着、又は成長させることにより形成される。次
に、ＰＭＯＳ用第１の金属膜３４が、第１の溝３２ａが
完全に埋め込まれるように第１のゲート絶縁膜３３上に
形成される。
【００３５】図１３を参照すると、ＰＭＯＳ用第１の金
属膜３４、第１のゲート絶縁膜３３及びマスク酸化膜３
１がＮＭＯＳ領域２３ｂのドーピングされたポリシリコ
ン膜２６が露出されるまでエッチバック、または、研磨
され、これによって、ＰＭＯＳ領域２３ａにＰＭＯＳ用
金属ゲート５０ａが形成される。露出されたＮＭＯＳ領
域２３ｂのドーピングされたポリシリコン膜２６とダミ
ーゲート絶縁膜２５がドライ、またはウェットエッチン
グにより除去され、ＮＭＯＳ用ゲート領域を特定する第
２の溝３２ｂが形成される。
属膜３４、第１のゲート絶縁膜３３及びマスク酸化膜３
１がＮＭＯＳ領域２３ｂのドーピングされたポリシリコ
ン膜２６が露出されるまでエッチバック、または、研磨
され、これによって、ＰＭＯＳ領域２３ａにＰＭＯＳ用
金属ゲート５０ａが形成される。露出されたＮＭＯＳ領
域２３ｂのドーピングされたポリシリコン膜２６とダミ
ーゲート絶縁膜２５がドライ、またはウェットエッチン
グにより除去され、ＮＭＯＳ用ゲート領域を特定する第
２の溝３２ｂが形成される。
【００３６】図１４を参照すると、第２のゲート絶縁膜
３５が第２の溝３２ｂを含んだ層間絶縁膜３０とＰＭＯ
Ｓ用金属ゲート５０ａ上に形成され、ＮＭＯＳ用第２の
金属膜３６が第２の溝３２ｂが完全に埋め込まれるよう
に、第２のゲート絶縁膜３５上に形成される。次に、Ｎ
ＭＯＳ用金属ゲート５０ｂが層間絶縁膜３０が露出され
るまでＮＭＯＳ用第２の金属膜３６及び第２のゲート絶
縁膜３５をエッチバック、または、研磨することにより
第２の溝３２ｂ内に形成される。その結果、ＰＭＯＳ領
域２３ａ及びＮＭＯＳ領域２３ｂにおいて異種の金属ゲ
ート５０ａ、５０ｂを有するデュアル金属ゲートからな
るＣＭＯＳ素子が完成される。
３５が第２の溝３２ｂを含んだ層間絶縁膜３０とＰＭＯ
Ｓ用金属ゲート５０ａ上に形成され、ＮＭＯＳ用第２の
金属膜３６が第２の溝３２ｂが完全に埋め込まれるよう
に、第２のゲート絶縁膜３５上に形成される。次に、Ｎ
ＭＯＳ用金属ゲート５０ｂが層間絶縁膜３０が露出され
るまでＮＭＯＳ用第２の金属膜３６及び第２のゲート絶
縁膜３５をエッチバック、または、研磨することにより
第２の溝３２ｂ内に形成される。その結果、ＰＭＯＳ領
域２３ａ及びＮＭＯＳ領域２３ｂにおいて異種の金属ゲ
ート５０ａ、５０ｂを有するデュアル金属ゲートからな
るＣＭＯＳ素子が完成される。
【００３７】上述の実施例の方法は、ゲート領域を特定
する工程とゲート用金属膜を研磨する工程を含んだダマ
シーン法を含んでいる。従って、本発明の上述の実施例
の方法において、従来技術での問題であるエッチングレ
シピ設定の困難さの問題はなく、また、プラズマダメー
ジ及び熱的ダメージはダミーゲートに全て加えられるの
で、前記ダメージによる金属ゲートの特性低下は防止さ
れる。更に、ダミーゲートの除去及び金属ゲートの形成
がＰＭＯＳ及びＮＭＯＳ領域に対し分離して行われるこ
とにより、優れた特性を有するデュアル金属ゲートが製
造可能である。
する工程とゲート用金属膜を研磨する工程を含んだダマ
シーン法を含んでいる。従って、本発明の上述の実施例
の方法において、従来技術での問題であるエッチングレ
シピ設定の困難さの問題はなく、また、プラズマダメー
ジ及び熱的ダメージはダミーゲートに全て加えられるの
で、前記ダメージによる金属ゲートの特性低下は防止さ
れる。更に、ダミーゲートの除去及び金属ゲートの形成
がＰＭＯＳ及びＮＭＯＳ領域に対し分離して行われるこ
とにより、優れた特性を有するデュアル金属ゲートが製
造可能である。
【００３８】次に、上述の実施例よりさらに工程段階の
複雑さ及び製造工程セットアップの困難さを解消するこ
とができる他の実施例による半導体素子のデュアル金属
ゲート形成方法を図１５乃至図１８を参照して説明す
る。ここで、本実施例では、前述の実施例における図１
１の段階までは同一なので以後の工程についてのみ図示
し、説明する。
複雑さ及び製造工程セットアップの困難さを解消するこ
とができる他の実施例による半導体素子のデュアル金属
ゲート形成方法を図１５乃至図１８を参照して説明す
る。ここで、本実施例では、前述の実施例における図１
１の段階までは同一なので以後の工程についてのみ図示
し、説明する。
【００３９】図１５を参照すると、図１１の段階で、Ｐ
ＭＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂの露出された
ドーピングされたポリシリコン膜２６及びダミーゲート
絶縁膜２５がドライ及びウェットエッチングのような公
知技術により除去され、その結果、ＰＭＯＳ用金属ゲー
ト領域を特定する第１の溝３２ａとＮＭＯＳ用金属ゲー
ト領域を特定する第２の溝３２ｂが形成される。
ＭＯＳ領域２３ａ及びＮＭＯＳ領域２３ｂの露出された
ドーピングされたポリシリコン膜２６及びダミーゲート
絶縁膜２５がドライ及びウェットエッチングのような公
知技術により除去され、その結果、ＰＭＯＳ用金属ゲー
ト領域を特定する第１の溝３２ａとＮＭＯＳ用金属ゲー
ト領域を特定する第２の溝３２ｂが形成される。
【００４０】図１６を参照すると、ゲート絶縁膜３７と
第１の金属膜３８が、第１及び第２の溝３２ａ、３２ｂ
の表面及び層間絶縁膜３０上に順次形成される。ここ
で、ゲート絶縁膜３７は酸化膜、オキシナイトライド膜
及び高誘電率膜からなるグループから選択されるいずれ
か一つを蒸着、又は成長させることにより形成される。
第１の金属膜３８が、第１及び第２の溝３２ａ、３２ｂ
の表面及び層間絶縁膜３０上に順次形成される。ここ
で、ゲート絶縁膜３７は酸化膜、オキシナイトライド膜
及び高誘電率膜からなるグループから選択されるいずれ
か一つを蒸着、又は成長させることにより形成される。
【００４１】第１の金属膜３８は、ＰＭＯＳ領域２３ａ
及びＮＭＯＳ領域２３ｂに各々形成される金属ゲート同
士間のワーク関数値を調節するためのもので、従って、
優れる工程カバレッジ（ｓｔｅｐ−ｃｏｖｅｒａｇｅ）
特性を確保するために、ＣＶＤ法によりＷ、Ｔｉ、Ｔ
ａ、Ｍｏ及びＡｌからなるグループから選択されるいず
れか一つを、２００〜４００Åの厚さにて形成する。
及びＮＭＯＳ領域２３ｂに各々形成される金属ゲート同
士間のワーク関数値を調節するためのもので、従って、
優れる工程カバレッジ（ｓｔｅｐ−ｃｏｖｅｒａｇｅ）
特性を確保するために、ＣＶＤ法によりＷ、Ｔｉ、Ｔ
ａ、Ｍｏ及びＡｌからなるグループから選択されるいず
れか一つを、２００〜４００Åの厚さにて形成する。
【００４２】図１７を参照すると、マスクパターン３９
が、ＰＭＯＳ領域及びＮＭＯＳ領域２３ａ、２３ｂの中
のいずれかの領域、望ましくは、ＮＭＯＳ領域２３ｂ上
に形成された第１の金属膜３８部分上に形成される。窒
化（ｎｉｔｒｉｄａｔｉｏｎ）が窒素イオン注入、また
は、窒素プラズマドーピング方式で行われ、その結果、
露出されたＰＭＯＳ領域２３ａの第１の金属膜３８部分
に金属窒化膜３８ａが形成される。ここで、金属窒化膜
３８ａは、望ましくは、ＷＮ、ＴｉＮ、ＴａＮ、ＭｏＮ
及びＡｌＮからなるグループから選択されるいずれか一
つである。
が、ＰＭＯＳ領域及びＮＭＯＳ領域２３ａ、２３ｂの中
のいずれかの領域、望ましくは、ＮＭＯＳ領域２３ｂ上
に形成された第１の金属膜３８部分上に形成される。窒
化（ｎｉｔｒｉｄａｔｉｏｎ）が窒素イオン注入、また
は、窒素プラズマドーピング方式で行われ、その結果、
露出されたＰＭＯＳ領域２３ａの第１の金属膜３８部分
に金属窒化膜３８ａが形成される。ここで、金属窒化膜
３８ａは、望ましくは、ＷＮ、ＴｉＮ、ＴａＮ、ＭｏＮ
及びＡｌＮからなるグループから選択されるいずれか一
つである。
【００４３】ここで、窒素イオン注入方式を用いた窒化
はドーパントとしてＮ、または、Ｎ ２を使用して行わ
れ、Ｎは０．５〜５ｋｅＶのエネルギー及び１×１０
１３〜５×１０１５ｉｏｎｓ／ｃｍ２のドーズでイオン
注入され、Ｎ２は１〜１０ｋｅＶのエネルギー及び１×
１０１３〜５×１０１５ｉｏｎｓ／ｃｍ２のドーズでイ
オン注入される。
はドーパントとしてＮ、または、Ｎ ２を使用して行わ
れ、Ｎは０．５〜５ｋｅＶのエネルギー及び１×１０
１３〜５×１０１５ｉｏｎｓ／ｃｍ２のドーズでイオン
注入され、Ｎ２は１〜１０ｋｅＶのエネルギー及び１×
１０１３〜５×１０１５ｉｏｎｓ／ｃｍ２のドーズでイ
オン注入される。
【００４４】また、窒素プラズマドーピングは、窒素雰
囲気中にてプラズマが形成された状態で、基板の背面に
ネガティブ電圧を加えることにより、ドーピングがなさ
れる方法であり、０．２〜５ｋｅＶの印加電圧及び１×
１０１３〜５×１０１５ｉｏｎｓ／ｃｍ２のドーズで行
われる。その際、窒素イオン注入の場合には、窒素は大
部分第１の金属膜３８の下段部分に存在する（ドーピン
グされる）が，窒素プラズマドーピングの場合にはコン
フォーマル（ｃｏｎｆｏｒｍａｌ：順応）ドーピング特
性により第１の金属膜３８の下段部分のみならず、側面
部分にも窒素は存在する（ドーピングされる）。
囲気中にてプラズマが形成された状態で、基板の背面に
ネガティブ電圧を加えることにより、ドーピングがなさ
れる方法であり、０．２〜５ｋｅＶの印加電圧及び１×
１０１３〜５×１０１５ｉｏｎｓ／ｃｍ２のドーズで行
われる。その際、窒素イオン注入の場合には、窒素は大
部分第１の金属膜３８の下段部分に存在する（ドーピン
グされる）が，窒素プラズマドーピングの場合にはコン
フォーマル（ｃｏｎｆｏｒｍａｌ：順応）ドーピング特
性により第１の金属膜３８の下段部分のみならず、側面
部分にも窒素は存在する（ドーピングされる）。
【００４５】図１８を参照すると、まず、マスクパター
ン３９が除去される。次に、低い面抵抗を有する第２の
金属膜４０が前記第１及び第２の溝３２ａ、３２ｂが完
全に埋め込まれるように、ＰＭＯＳ領域２３ａ上の金属
窒化膜３８ａとＮＭＯＳ領域２３ｂ上の第１の金属膜３
８上にＣＶＤ法により３０００〜５０００Åの厚さで形
成される。次に、ＰＭＯＳ用金属ゲート５０ｃとＮＭＯ
Ｓ用金属ゲート５０ｄが、層間絶縁膜３０が露出される
まで第２の金属膜４０、第１の金属膜３８、金属窒化膜
３８ａ及びゲート絶縁膜３７をエッチバック、または、
研磨することにより形成される。その結果、ＰＭＯＳ領
域２３ａ及びＮＭＯＳ領域２３ｂにおいて同種の金属ゲ
ート５０ｃ、５０ｄを有するデュアル金属ゲートからな
るＣＭＯＳ素子が完成される。
ン３９が除去される。次に、低い面抵抗を有する第２の
金属膜４０が前記第１及び第２の溝３２ａ、３２ｂが完
全に埋め込まれるように、ＰＭＯＳ領域２３ａ上の金属
窒化膜３８ａとＮＭＯＳ領域２３ｂ上の第１の金属膜３
８上にＣＶＤ法により３０００〜５０００Åの厚さで形
成される。次に、ＰＭＯＳ用金属ゲート５０ｃとＮＭＯ
Ｓ用金属ゲート５０ｄが、層間絶縁膜３０が露出される
まで第２の金属膜４０、第１の金属膜３８、金属窒化膜
３８ａ及びゲート絶縁膜３７をエッチバック、または、
研磨することにより形成される。その結果、ＰＭＯＳ領
域２３ａ及びＮＭＯＳ領域２３ｂにおいて同種の金属ゲ
ート５０ｃ、５０ｄを有するデュアル金属ゲートからな
るＣＭＯＳ素子が完成される。
【００４６】上記において、第１の金属膜３８は金属窒
化膜で形成することもできる。これは後続の窒化による
金属窒化膜での窒素組成比の変動により、金属窒化膜の
ワーク関数値が変わることにより、デュアル金属ゲート
として最適の条件を満足する金属窒化膜対を設定するこ
とができるためである。
化膜で形成することもできる。これは後続の窒化による
金属窒化膜での窒素組成比の変動により、金属窒化膜の
ワーク関数値が変わることにより、デュアル金属ゲート
として最適の条件を満足する金属窒化膜対を設定するこ
とができるためである。
【００４７】また、本実施例にかかるデュアル金属ゲー
ト形成方法は前述の実施例のそれと同様にダマシーン法
を用いるのでエッチングレシピ設定の困難さとプラズマ
ダメージ及び熱的ダメージに基づく問題は根本的に解決
される。また、本実施例は前述の実施例の方法と比べて
窒化のみ追加されることにより、工程段階の複雑さと製
造コスト高の問題が解決される。
ト形成方法は前述の実施例のそれと同様にダマシーン法
を用いるのでエッチングレシピ設定の困難さとプラズマ
ダメージ及び熱的ダメージに基づく問題は根本的に解決
される。また、本実施例は前述の実施例の方法と比べて
窒化のみ追加されることにより、工程段階の複雑さと製
造コスト高の問題が解決される。
【００４８】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００４９】
【発明の効果】上述したように、本発明による半導体素
子のデュアル金属ゲート形成方法は、ダマシーン法を用
いることにより、工程上の欠陥発生及び素子特性低下を
防止することができ、従って、従来のデュアル金属ゲー
ト形成での工程上の問題及び素子特性上の問題等を効率
的に解決することができる基盤を提供することができる
ので、究極的に高集積半導体素子を安定的に製造するこ
とができる。
子のデュアル金属ゲート形成方法は、ダマシーン法を用
いることにより、工程上の欠陥発生及び素子特性低下を
防止することができ、従って、従来のデュアル金属ゲー
ト形成での工程上の問題及び素子特性上の問題等を効率
的に解決することができる基盤を提供することができる
ので、究極的に高集積半導体素子を安定的に製造するこ
とができる。
【図１】従来技術による半導体素子のデュアル金属ゲー
ト形成方法を説明するための断面図である。
ト形成方法を説明するための断面図である。
【図２】従来技術による半導体素子のデュアル金属ゲー
ト形成方法を説明するための断面図である。
ト形成方法を説明するための断面図である。
【図３】従来技術による半導体素子のデュアル金属ゲー
ト形成方法を説明するための断面図である。
ト形成方法を説明するための断面図である。
【図４】従来技術による半導体素子のデュアル金属ゲー
ト形成方法を説明するための断面図である。
ト形成方法を説明するための断面図である。
【図５】従来技術による半導体素子のデュアル金属ゲー
ト形成方法を説明するための断面図である。
ト形成方法を説明するための断面図である。
【図６】本発明の実施例による半導体素子のデュアル金
属ゲート形成方法を説明するための断面図である。
属ゲート形成方法を説明するための断面図である。
【図７】本発明の実施例による半導体素子のデュアル金
属ゲート形成方法を説明するための断面図である。
属ゲート形成方法を説明するための断面図である。
【図８】本発明の実施例による半導体素子のデュアル金
属ゲート形成方法を説明するための断面図である。
属ゲート形成方法を説明するための断面図である。
【図９】本発明の実施例による半導体素子のデュアル金
属ゲート形成方法を説明するための断面図である。
属ゲート形成方法を説明するための断面図である。
【図１０】本発明の実施例による半導体素子のデュアル
金属ゲート形成方法を説明するための断面図である。
金属ゲート形成方法を説明するための断面図である。
【図１１】本発明の実施例による半導体素子のデュアル
金属ゲート形成方法を説明するための断面図である。
金属ゲート形成方法を説明するための断面図である。
【図１２】本発明の実施例による半導体素子のデュアル
金属ゲート形成方法を説明するための断面図である。
金属ゲート形成方法を説明するための断面図である。
【図１３】本発明の実施例による半導体素子のデュアル
金属ゲート形成方法を説明するための断面図である。
金属ゲート形成方法を説明するための断面図である。
【図１４】本発明の実施例による半導体素子のデュアル
金属ゲート形成方法を説明するための断面図である。
金属ゲート形成方法を説明するための断面図である。
【図１５】本発明の他の実施例による半導体素子のデュ
アル金属ゲート形成方法を説明するための断面図であ
る。
アル金属ゲート形成方法を説明するための断面図であ
る。
【図１６】本発明の他の実施例による半導体素子のデュ
アル金属ゲート形成方法を説明するための断面図であ
る。
アル金属ゲート形成方法を説明するための断面図であ
る。
【図１７】本発明の他の実施例による半導体素子のデュ
アル金属ゲート形成方法を説明するための断面図であ
る。
アル金属ゲート形成方法を説明するための断面図であ
る。
【図１８】本発明の他の実施例による半導体素子のデュ
アル金属ゲート形成方法を説明するための断面図であ
る。
アル金属ゲート形成方法を説明するための断面図であ
る。
２１ 半導体基板 ２２ フィールド酸化膜 ２３ａ Ｎ−ウェル、ＰＭＯＳ領域 ２３ｂ Ｐ−ウェル、ＮＭＯＳ領域 ２４ スクリーン酸化膜 ２５ ダミーゲート絶縁膜 ２６ ドーピングされたポリシリコン膜 ２７ 窒化膜 ２８ スペーサ ２９ａ、２９ｂ ソース／ドレイン領域 ３０ 層間絶縁膜 ３１ マスク酸化膜 ３２ａ 第１の溝 ３２ｂ 第２の溝 ３３ 第１のゲート絶縁膜 ３４、３８ 第１の金属膜 ３５ 第２のゲート絶縁膜 ３６、４０ 第２の金属膜 ３７ ゲート絶縁膜 ３８ａ 金属窒化膜 ３９ マスクパターン ５０ａ、５０ｂ、５０ｃ、５０ｄ 金属ゲート ６０ ダミーゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 車 泰 昊 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 山 136−１ 現代電子高潭寄宿舎 102−602 (72)発明者 李 政 ヨプ 大韓民国 ソウル 廣津區 九宜洞 76− 14 (72)発明者 張 世 億 大韓民国 京畿道 利川市 夫鉢邑 新河 里 481−１ サムイクアパート 104− 1210 Ｆターム(参考） 5F033 HH08 HH18 HH19 HH20 HH21 HH32 HH33 HH34 MM01 PP06 PP09 QQ08 QQ09 QQ11 QQ19 QQ28 QQ31 QQ48 QQ58 QQ59 QQ64 QQ65 QQ90 RR04 RR06 TT06 WW00 WW02 WW07 WW08 XX33 XX34 5F048 AB03 AC03 BA01 BB05 BB09 BB12 BC06 BE03 BG12 DA23 5F140 AA00 AA01 AA21 AA24 AB03 BA01 BC06 BD05 BD09 BD11 BE09 BF01 BF05 BF07 BF10 BF11 BF15 BF17 BG03 BG04 BG05 BG14 BG26 BG32 BG36 BG40 BG51 BH15 BK02 BK05 CB01 CB08 CE07
Claims (20)
- 【請求項１】 ＰＭＯＳ領域及びＮＭＯＳ領域を有し、
かつ、前記ＰＭＯＳの領域及びＮＭＯＳ領域各々上にダ
ミーゲートが形成された半導体基板を供給する工程と、 前記ダミーゲートを覆うように、前記半導体基板上に層
間絶縁膜を形成する工程と、 前記ダミーゲートが露出されるまで前記層間絶縁膜を研
磨する工程と、 前記ＰＭＯＳ領域とＮＭＯＳ領域とに形成されたダミー
ゲートからいずれか一つを選択的に除去することによっ
て第１の金属ゲート領域を特定する第１の溝を形成する
工程と、 前記第１の溝を含んだ半導体基板の全領域上に第１のゲ
ート絶縁膜と第１の金属膜を順次形成する工程と、 前記層間絶縁膜が露出されるまで前記第１の金属膜と第
１のゲート絶縁膜とをエッチングして、前記第１の溝内
に第１の金属ゲートを形成する工程と、 残りのダミーゲートを除去することによって、第２の金
属ゲート領域を特定する第２の溝を形成する工程と、 前記第２の溝を含んだ半導体基板の全領域上に第２のゲ
ート絶縁膜と第２の金属膜を順次形成する工程と、 前記層間絶縁膜が露出されるまで前記第２の金属膜と第
２のゲート絶縁膜とをエッチングして、前記第２の溝内
に第２の金属ゲートを形成する工程とを含むことを特徴
とする半導体素子のデュアル金属ゲート形成方法。 - 【請求項２】 前記ダミーゲートは、酸化膜とドーピン
グされたポリシリコン膜の積層膜からなることを特徴と
する請求項１記載の半導体素子のデュアル金属ゲート形
成方法。 - 【請求項３】 前記ドーピングされたポリシリコン膜
は、低圧化学蒸着（ＬＰＣＶＤ）法により２０００〜４
０００Åの厚さで形成することを特徴とする請求項２記
載の半導体素子のデュアル金属ゲート形成方法。 - 【請求項４】 前記ドーピングされたポリシリコン膜の
ドーピングは、 ドーパントのイオン注入、または、ドーパントガスのイ
ン−シトゥ（ｉｎ−ｓｉｔｕ）ドーピングにより行うこ
とを特徴とする請求項２記載の半導体素子のデュアル金
属ゲート形成方法。 - 【請求項５】 前記ダミーゲートを形成する工程と前記
層間絶縁膜を形成する工程との間に、 前記ＰＭＯＳ領域及びＮＭＯＳ領域に対し、マスキング
及び低濃度イオン注入を順次行う工程と、 ダミーゲートを含んだ半導体基板上に９００〜１２００
Åの厚さで窒化膜を蒸着する工程と、 前記窒化膜をブランケットエッチングして前記ダミーゲ
ートの両側壁にスペーサを形成する工程と、 前記ＰＭＯＳ領域及びＮＭＯＳ領域に対し、マスキング
及び高濃度イオン注入を順次行って、前記スペーサを含
んだダミーゲートの両側域下のＰＭＯＳ領域及びＮＭＯ
Ｓ領域内に低ドーピングドレイン領域を有するソース／
ドレイン領域を形成する工程とを更に含むことを特徴と
する請求項１記載の半導体素子のデュアル金属ゲート形
成方法。 - 【請求項６】 前記層間絶縁膜は、５０００〜７０００
Åの厚さで形成することを特徴とする請求項１記載の半
導体素子のデュアル金属ゲート形成方法。 - 【請求項７】 前記ダミーゲートを除去する工程は、マ
スク酸化膜をエッチング障壁として用いてドライ、また
は、ウェットエッチングで行うことを特徴とする請求項
１記載の半導体素子のデュアル金属ゲート形成方法。 - 【請求項８】 前記マスク酸化膜の厚さは、５００〜８
００Åであることを特徴とする請求項７記載の半導体素
子のデュアル金属ゲート形成方法。 - 【請求項９】 前記第１及び第２のゲート絶縁膜は、酸
化膜、オキシナイトライド膜及び高誘電率膜からなるグ
ループから選択されるいずれか一つであることを特徴と
する請求項１記載の半導体素子のデュアル金属ゲート形
成方法。 - 【請求項１０】 前記第１及び第２の金属膜と第１及び
第２のゲート絶縁膜をエッチングする工程は、化学機械
研磨（ＣＭＰ）法、または、エッチバック法で行うこと
を特徴とする請求項１記載の半導体素子のデュアル金属
ゲート形成方法。 - 【請求項１１】 ＰＭＯＳ領域及びＮＭＯＳ領域を有
し、かつ、前記ＰＭＯＳ領域及びＮＭＯＳ領域各々の上
にダミーゲートが形成された半導体基板を供給する工程
と、 前記ダミーゲートを覆うように、前記半導体基板上に層
間絶縁膜を形成する工程と、 前記ダミーゲートが露出されるまで前記層間絶縁膜を研
磨する工程と、 前記ダミーゲートを除去して、第１の金属ゲート領域及
び第２の金属ゲート領域を特定する第１の溝及び第２の
溝を各々形成する工程と、 前記第１の溝と第２の溝を含んだ半導体基板の全領域上
にゲート絶縁膜と第１の金属膜を順次形成する工程と、 前記ＰＭＯＳ領域とＮＭＯＳ領域の中でいずれか一方の
領域に形成された第１の金属膜部分についてのみ窒化す
ることによって、選択的に金属窒化膜を形成する工程
と、 前記第１の溝及び第２の溝が完全に埋め込まれるよう
に、前記金属窒化膜及び第１の金属膜上に第２の金属膜
を形成する工程と、 前記層間絶縁膜が露出されるまで前記第２の金属膜、第
１の金属膜、金属窒化膜及びゲート絶縁膜をエッチング
して、前記ＰＭＯＳ領域及びＮＭＯＳ領域に各々第１の
金属ゲートと第２の金属ゲートを形成する工程とを含む
ことを特徴とする半導体素子のデュアル金属ゲート形成
方法。 - 【請求項１２】 前記ゲート絶縁膜は、酸化膜、オキシ
ナイトライド膜及び高誘電率膜からなるグループから選
択されるいずれか一つであることを特徴とする請求項１
１記載の半導体素子のデュアル金属ゲート形成方法。 - 【請求項１３】 前記第１の金属膜は、Ｗ、Ｔｉ、Ｔ
ａ、Ｍｏ及びＡｌからなるグループから選択されるいず
れか一つであることを特徴とする請求項１１記載の半導
体素子のデュアル金属ゲート形成方法。 - 【請求項１４】 前記第１の金属膜は、化学蒸着（ＣＶ
Ｄ）法を用いて２００〜４００Åの厚さで形成すること
を特徴とする請求項１１または１３記載の半導体素子の
デュアル金属ゲート形成方法。 - 【請求項１５】 前記窒化は、窒素イオン注入、また
は、窒素プラズマドーピング方式で行うことを特徴とす
る請求項１１記載の半導体素子のデュアル金属ゲート形
成方法。 - 【請求項１６】 前記窒素イオン注入を用いた窒化は、
ドーパントにＮ、または、Ｎ２を使用して行うことを特
徴とする請求項１５記載の半導体素子のデュアル金属ゲ
ート形成方法。 - 【請求項１７】 前記Ｎは０．５〜５ｋｅＶのエネルギ
ー及び１×１０１３〜５×１０１５ｉｏｎｓ／ｃｍ２の
ドーズでイオン注入することを特徴とする請求項１６記
載の半導体素子のデュアル金属ゲート形成方法。 - 【請求項１８】 前記Ｎ２は１〜１０ｋｅＶのエネルギ
ー及び１×１０１３〜５×１０１５ｉｏｎｓ／ｃｍ２の
ドーズでイオン注入することを特徴とする請求項１６記
載の半導体素子のデュアル金属ゲート形成方法。 - 【請求項１９】 前記窒素プラズマドーピングは、窒素
雰囲気で０．２〜５ｋｅＶの印加電圧及び１×１０１３
〜５×１０１５ｉｏｎｓ／ｃｍ２のドーズで行うことを
特徴とする請求項１５記載の半導体素子のデュアル金属
ゲート形成方法。 - 【請求項２０】 前記第２の金属膜は、低い面抵抗を有
する金属膜を３０００〜５０００Åの厚さで形成するこ
とを特徴とする請求項１１記載の半導体素子のデュアル
金属ゲート形成方法。
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