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CN1738050A - 半导体器件及其制造方法 - Google Patents

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CN1738050A
CN1738050A CNA2005100903485A CN200510090348A CN1738050A CN 1738050 A CN1738050 A CN 1738050A CN A2005100903485 A CNA2005100903485 A CN A2005100903485A CN 200510090348 A CN200510090348 A CN 200510090348A CN 1738050 A CN1738050 A CN 1738050A
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CN
China
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gate electrode
insulating film
film
mis transistor
type
Prior art date
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Pending
Application number
CNA2005100903485A
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English (en)
Inventor
土屋义规
西山彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

本发明提供了一种半导体器件，包括：具有隔离区域的半导体衬底；p型MIS晶体管，包括形成于所述半导体衬底中的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极/栅极绝缘膜的界面上具有第一金属层；以及n型MIS晶体管，包括形成于所述半导体衬底中的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极/栅极绝缘膜的界面上具有所述第一金属的硼化物层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并要求2004年8月20日提交的在先日本专利申请2004-240847的优选权，在此引用其全部内容作为参考。
技术领域
本发明涉及半导体器件，尤其涉及MIS器件，所述MIS器件构成了可以实现先进信息处理的硅大规模集成电路。
背景技术
硅超级集成电路是用于支持发展的先进信息社会的一种基础技术。为了增强集成电路的功能，需要增强MIS器件的性能，MIS器件构成集成电路的一个组成元件。根据按比例缩小法则，已经从基础上改进了半导体元器件的性能。然而，近年来，由于各种物理限制因素，现在通过对半导体元件的超微制造来进一步改进半导体元器件的性能、并使半导体元器件更好地运行，变得越来越困难。
在该情况中的一个问题是，为了使电绝缘膜更薄而损耗多晶Si栅电极所带来的故障。虽然根据按比例缩小法则通过使栅极绝缘膜变薄已经实现了MIS器件的性能改进，但是，由于多晶Si栅极损耗的影响，现在变得越来越难于进一步改进MIS器件的性能。在新一代技术中，其中将栅极氧化膜的厚度减少到小于1nm，多晶Si栅电极的损耗层电容量将被增加到栅极氧化膜的电容量的约30％。通过采用金属栅电极代替多晶Si栅电极，可以消除损耗层电容量。而且，为了降低栅电极的电阻值，也希望采用金属栅电极。
然而，在MIS器件的情况中，需要采用功函数彼此不同的栅电极，以根据导电类型获得最优阈值电压值。因此，如果简单地使用金属栅极，需要采用两种金属材料，从而导致制造过程复杂，并增加了制造成本。尽管已经提出了采用将杂质引入硅化物层以简化金属栅极的制造过程的技术，但是可以控制功函数的范围太狭窄了，从而实际上不可能在MIS器件中获得实现最优阈值电压的功函数。而且，另外，还试图通过合金化来控制功函数。然而，当尝试使用Ru-Ta合金时，存在的问题是，由于Ru的存在，降低了MIS器件的性能，并且用于制造MIS器件的装置受到这些金属的污染。
发明内容
根据本发明的一个方面的半导体器件包括：具有隔离区域的半导体衬底；p型MIS晶体管，包括形成于所述半导体衬底中的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极与所述栅极绝缘膜的界面上具有第一金属层；以及n型MIS晶体管，包括形成于所述半导体衬底中的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极与所述栅极绝缘膜的界面上具有所述第一金属的硼化物层。
根据本发明的另一方面的半导体器件包括：具有隔离区域的半导体衬底；p型MIS晶体管，包括形成于所述半导体衬底中的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极与所述栅极绝缘膜的界面上具有第一金属的碳化物层；以及n型MIS晶体管，包括形成于所述半导体衬底中的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极与所述栅极绝缘膜的界面上具有所述第一金属的硼化物层。
根据本发明的另一方面的制造半导体器件的方法包括：在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；在所述绝缘膜上形成金属层；在位于所述p型杂质区域中的所述金属膜上选择性地形成硼源膜；热处理具有所述硼源膜的所述半导体衬底，以将全部所述金属膜转变成其金属硼化物膜，从而在所述p型杂质区域中选择性地形成金属硼化物膜；加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
根据本发明的另一方面的制造半导体器件的方法包括：在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；在所述绝缘膜上形成金属硼化物层；在位于所述n型杂质区域中的所述金属硼化物膜上选择性地形成硼吸收膜；热处理在其上形成有所述硼吸收膜的所述半导体衬底，以从所述n型杂质区域中的所述金属硼化物膜扩散硼，从而选择性地形成与所述绝缘膜接触的金属膜；加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
根据本发明的另一方面的制造半导体器件的方法包括：在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；在所述绝缘膜上形成金属层；在位于所述p型杂质区域中的所述金属膜中选择性地离子注入硼，以形成金属硼化物膜；加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
根据本发明的另一方面的制造半导体器件的方法包括：在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；通过位于所述p型杂质区域中的所述绝缘膜上的硼吸收，选择性地形成硼膜；在所述硼膜和所述绝缘膜上形成金属膜；热处理在其上形成有所述金属膜的所述半导体衬底，以将硼从所述硼膜扩散进入所述金属膜，从而在所述p型杂质区域中选择性地形成金属硼化物膜，所述金属硼化物膜与所述绝缘膜接触；加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
附图说明
图1是根据本发明的一个实施例的半导体器件的截面图；
图2是示出在制造根据本发明的一个实施例的半导体器件的方法中的一个步骤的截面图；
图3是示出在图2中示出的步骤的下一个步骤的截面图；
图4是示出在图3中示出的步骤的下一个步骤的截面图；
图5是示出在图4中示出的步骤的下一个步骤的截面图；
图6是示出在制造根据本发明的另一个实施例的半导体器件中的一个步骤的截面图；
图7是示出在图6中示出的步骤的下一个步骤的截面图；
图8是示出在图7中示出的步骤的下一个步骤的截面图；
图9是示出在图8中示出的步骤的下一个步骤的截面图；
图10是示出在制造根据本发明的又一个实施例的半导体器件中的一个步骤的截面图；
图11是示出在图10中示出的步骤的下一个步骤的截面图；
图12是示出在图11中示出的步骤的下一个步骤的截面图；
图13是示出在图12中示出的步骤的下一个步骤的截面图；
图14是根据本发明的又一实施例的半导体器件的截面图；
图15是示出在制造根据本发明的又一个实施例的半导体器件的方法中的一个步骤的截面图；
图16是示出在图15中示出的步骤的下一个步骤的截面图；
图17是示出在图16中示出的步骤的下一个步骤的截面图；
图18是示出在图17中示出的步骤的下一个步骤的截面图；
图19是根据本发明的另一实施例的半导体器件的截面图；
图20是示出在制造根据本发明的另一个实施例的半导体器件的方法中的一个步骤的截面图；
图21是示出在图20中示出的步骤的下一个步骤的截面图；
图22是示出在图21中示出的步骤的下一个步骤的截面图；
图23是示出在图22中示出的步骤的下一个步骤的截面图；
图24是根据本发明另一实施例的半导体器件的截面图；
图25是根据本发明另一实施例的半导体器件的截面图；
图26是根据本发明另一实施例的半导体器件的截面图；
图27是示出在完全损耗型器件中需要的功函数与单晶硅层的膜厚的关系曲线；以及
图28是根据本发明另一实施例的半导体器件的截面图。
具体实施方式
下面将参考附图详细说明本发明的实施例。
(实施例1)
图1是根据该实施例的半导体器件的截面图。
在如图1所示的半导体器件中，在p型硅衬底中分离地形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。在n型和p型杂质区域中都形成热生长氧化硅膜的栅极绝缘膜1。在该情况中，栅极绝缘膜1的膜厚应该优选为2nm或更小。在栅极绝缘膜上形成栅电极膜。在n型MIS晶体管中，栅电极由MoB2层4构成。而在p型MIS晶体管中，栅电极由Mo层5构成。在这两种MIS晶体管中，优选将栅电极的高度设置为约50nm。
在p型阱中，将由重n型掺杂区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜1。而且，在源极/漏极扩散区域上形成构成接触电极的硅化镍(NiSi)层2，从而在p型阱区域中形成n型MIS晶体管。另一方面，在n型阱区域中，将由重p型掺杂区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜1。而且，以与n型MIS的情况相同的方式，在源极/漏极扩散区域上形成NiSi层2，从而在n型杂质区域中形成p型MIS晶体管。
这些n型MIS晶体管和p型MIS晶体管互补地作用而构成CMIS器件。虽然在该实施例中采用NiSi作为用于源极/漏极区域的顶部接触的材料，但是可以采用除NiSi以外的各种表现金属导电性的硅化物。例如，可以采用如下物质的硅化物：V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho以及Er。
另外，虽然这里采用氧化硅膜作为栅极绝缘膜，但是还可以采用除氧化硅膜以外的表现更高介电常数的绝缘膜(铁电绝缘膜)。例如，可以采用如下物质作为栅极绝缘膜：Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3以及Pr2O3。还可以有效地采用混合材料，所述材料包括混合有例如硅化Zr和硅化Hf的金属离子的氧化硅。这些材料可以以任何方式混合。只需要适当地选择适用于任何代的晶体管的材料。
作为用于栅电极的材料，需要采用这样的材料，其具有低电阻率(50μΩ·cm或更小)并具有一定的热稳定性以经受源极/漏极杂质活化热处理(约1000℃)。作为栅电极材料的功函数，要求为与目前在多晶Si电极中实现的功函数值大小相同的值。尤其是，在n型MIS晶体管的情况中，要求在Si导带底部附近的功函数为约4eV，在p型MIS晶体管的情况中，要求在Si价带顶部附近的功函数为约5eV。
MoB2和Mo在热稳定性方面都不错，即，其熔点分别是2100℃和2896℃。MoB2和Mo的电阻率都非常低，即分别是45μΩ·cm和5μΩ·cm。另外，对于这些材料的功函数，MoB2为3.9eV，Mo为4.9eV。从而，MoB2和Mo被认为都适于用作栅电极材料，即，其可以满足上述的全部要求。Mo可以转换成碳化物，即MoC。MoC的热阻较好，即其熔点为2695℃，并且其功函数为5.2eV。因此，通过利用MoC可以进一步调节功函数。在下面的实施例中，将说明一个实施例，其中采用Mo作为p型MIS晶体管的栅电极。然而，即使采用MoC代替Mo，也可以获得类似的效果。
如上所述，通过适当地组合这些电极材料，可以采用与在制造常规多晶Si电极中采用的过程相同的晶体管制造过程，而不需要复杂化晶体管的制造工艺。从而，可以容易地将金属栅电极引入CMIS器件。
图2至图5是分别示出图1中示出的半导体器件的第一制造方法的截面图。
首先，通过离子注入，在p型硅衬底上形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。通过浅沟槽方法预先形成元器件隔离。然后，对硅衬底表面进行热氧化，以形成厚度为约2nm的硅热氧化物膜1。之后，通过例如溅射方法在整个表面上沉积Mo层5。可选的是，可以通过利用原料气体如Mo(C5H5)2H2或Mo(CH3C5H5)2H2的CVD方法进行Mo层5的沉积。然后通过例如溅射方法在该Mo层5上沉积CrB2层。随后，通过利用平版印刷加工CrB2层以形成图形，从而如图2所示，在n型MIS晶体管形成区域(p阱区域)中选择性地留下CrB2层6。
MoB2的形成热是-123kJ/mol，比CrB2(-94.2kJ/mol)的形成热在负向上更大，因此，MoB2比CrB2更稳定。从而，如图3所示，当在900℃左右的温度下热处理CrB2层6时，CrB2层6中的硼(B)扩散进入Mo层5，从而选择性地形成MoB2层4。关于该热处理的温度，优化条件将根据Mo层的厚度而不同。公知的是，在固体之间的界面上的固相反应和固相扩散通常在固体材料熔点的约1/3的温度(℃)下开始。因此，可以这样确定热处理的条件，所述温度应该不低于使固相反应或固相扩散发生的温度，特定的优化条件根据Mo层的厚度而选择。CrB2层6用作硼源膜以将硼供给下面的Mo层5。在该情况下，需要硼充分扩散进入Mo层5，以形成与硅热氧化物膜接触的MoB2层4。应该注意，除了CrB2，还可以采用任何如下的金属硼化物作为硼源膜，所述金属硼化物的形成热的绝对值小于MoB2的。例如，可以采用MnB2、CoB、AlB2、FeB、MgB2以及NiB。
通过各向异性蚀刻，一起加工如此在p型阱区域中形成的MoB2层4和下面的硅热氧化物膜1。另外，以与上述相同的方式加工在n型阱区域中的Mo层5，以形成如图4所示的栅极部分。通过将栅极部分用作掩模，通过离子注入将砷和硼分别注入半导体衬底中，以形成n型和p型MIS晶体管的源极/漏极区域的重掺杂区域。
为了在栅电极和源极/漏极区域之间形成隔离，在栅极部分的每个侧壁上形成绝缘侧壁3。随后，通过溅射沉积，在整个表面上形成Ni膜(厚度为20nm)，并然后在400℃的温度下进行热处理。然后，只在源极/漏极区域上将Ni的未反应部分选择性地除去，从而以自对准的方式形成NiSi接触电极2，从而获得如图5所示的结构。
MoB2和Mo在高温稳定性方面都不错，因此其可以经受源极/漏极活化热处理。当采用金属栅电极时，由于金属栅电极的热阻，通常认为采用替换或镶嵌工艺是不可避免的，从而需要形成虚栅极或CMP步骤。然而，根据本实施例，因为MoB2和Mo在热阻方面都不错，因此可以根据与采用多晶Si栅极的情况相同的工艺步骤形成晶体管。即，通过常规过程形成金属栅极，其中，首先形成栅电极并对其加工，然后形成源极/漏极扩散区域。从而，现在可以防止复杂的步骤或制造成本的增加。而且，还可以避免现有技术的问题，即，在替换或镶嵌工艺中，晶体管的沟道区域和栅极绝缘膜在其顶部表面上重复曝光。因此，同时可以避免当使用替换或镶嵌工艺时可能发生的器件自身的性能和可靠性降低。
另外，如果采用MoC作为p型MIS晶体管的栅电极，只需要如下文修改上述过程。具体是，在这样的条件下，其中如图3所示只在p型阱区域上形成CrB2层，通过离子注入来注入碳(C)。从而，CrB2层用作p型阱区域中的覆层，而可以将碳选择性地只引入n型阱区域的Mo。随后，在活化源极/漏极区域的杂质的步骤中，碳充分向下扩散到栅极绝缘膜的SiO2界面中，从而可以同时形成MoC电极。如果碳的注入量为1×1016原子·cm-2或更多，则可以实现上述的碳的充分扩散。可选的方法为，通过在沉积Mo之前进行光刻，碳选择性地吸收或沉积在只在n型阱区域中的SiO2层上，并达到约5nm的厚度。随后，通过重复上述过程，可以在n型阱区域的栅电极/栅极绝缘膜的界面上形成MoC。因为在该情况中补充了多个步骤，尤其优选的是采用这样的方法，所述方法采用碳的离子注入。通过利用这些过程，可以形成具有由MoC构成的栅电极的p型MIS晶体管。
图6至图9示出了图1所示的半导体器件的第二制造方法。
首先，通过离子注入，在p型硅衬底上形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。通过浅沟槽方法预先形成元器件隔离。然后，对硅衬底表面进行热氧化，以形成厚度为约2nm的硅热氧化物膜1。之后，通过例如溅射方法在整个表面上沉积MoB2层4。然后通过例如溅射方法在该MoB2层4上沉积Zr层14。随后，通过利用平版印刷对Zr层14进行构图，从而如图6所示，在p型MIS晶体管形成区域(n阱区域)中选择性地留下Zr层14。
ZrB2的形成热是-300kJ/mol，比MoB2(-123kJ/mol)的形成热在负向上更大，因此，ZrB2比MoB2更稳定。从而，如图7所示，当在900℃左右的温度下热处理MoB2层时，MoB2层4中的硼(B)扩散进入Zr层14，从而形成ZrB2层7。Zr层14用作硼吸收膜，用于从下面的MoB2层4吸收硼。结果，在p型MIS晶体管形成区域中的MoB2层4被转移到Mo层5中。在该情况中，需要硼充分扩散进入Zr层14，以形成与氧化硅膜1接触的Mo层5。关于此时的热处理的条件，与在上述第一制造方法中从CrB2扩散硼的情况相同，可以这样确定，所述温度应该是所述层材料熔点的约1/3，特定优化条件将根据MoB2层4和Zr层14的厚度而选择。另外，除了ZrB2，还可以通过适当地选择金属而形成如下的任何金属硼化物来沉积不同的硼吸收膜，所述硼化物的形成热的绝对值大于MoB2的。例如，可以采用如下的金属：Hf、Ti、Ta、Nd以及Ce。
随后，通过蚀刻除去ZrB2层7，而暴露n型阱区域中的Mo层5。
通过各向异性蚀刻，一起加工作为栅极叠层结构的如此在n型阱区域中形成的Mo层5和下面的硅热氧化物膜1。另外，以与上述相同的方式加工在p型阱区域中的MoB2层4，以形成如图8所示的栅极部分。通过将该栅极部分用作掩模，通过离子注入将砷和硼分别注入半导体衬底中，以形成n型和p型MIS晶体管的源极/漏极区域的重掺杂区域。
为了在栅电极和源极/漏极区域之间形成隔离，在栅极部分的每个侧壁上形成绝缘侧壁3。随后，通过溅射沉积，在整个表面上形成Ni膜(厚度为20nm)，并然后在400℃的温度下进行热处理。然后，只在源极/漏极区域上将Ni的未反应部分选择性地除去，从而以自对准的方式形成NiSi接触电极2，从而获得如图9所示的结构。如同在上述第一制造过程的情况，在该情况中也可以防止制造成本的任何升高并增强了器件的性能和可靠性。
另外，如果采用MoC作为p型MIS晶体管的栅电极，只需要如下文修改上述过程。具体是，通过在沉积MoB2层4之前进行光刻，碳选择性地吸收或沉积在只在n型阱区域中的SiO2层上，并达到约5nm的厚度。随后，通过重复上述过程，可以在n型阱区域的栅电极/栅极绝缘膜的界面上形成MoC。可选的是，在图9中的步骤后，在这样的条件下，其中只暴露n型阱区域，将碳注入其中。通过补充该步骤，可以在随后的源极/漏极区域的杂质活化步骤中，同时形成MoC。如果碳的注入量为1×1016原子·cm-2或更多，则可以实现MoC的形成。通过利用这些步骤，可以形成具有由MoC构成的栅电极的p型MIS晶体管。
图10至13示出了图1中示出的半导体器件的第三制造方法。
首先，通过离子注入，在p型硅衬底上形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。通过浅沟槽方法预先形成元器件隔离。然后，对硅衬底表面进行热氧化，以形成厚度为约2nm的硅热氧化物膜1。之后，通过例如溅射方法在整个表面上沉积Mo层5。然后通过例如溅射方法在该Mo层5上沉积抗蚀剂膜。随后，通过利用平版印刷对抗蚀剂膜进行构图，从而选择性地掩蔽p型MIS晶体管形成区域(n阱区域)。然后，如图10所示，在暴露Mo层5的n型MIS晶体管形成区域(p阱区域)中选择性地进行硼的离子注入。要求向p阱区域的Mo层5中注入高浓度的硼，以在下一步骤中形成与硅热氧化物膜1接触的MoB2膜。如果硼的注入量为1×1016原子·cm-2或更多，则可以实现MoB2的形成。在离子注入后，通过利用抗蚀剂释放液可以容易地除去用作n阱区域的掩模的抗蚀剂膜。
从而，在p阱区域中形成其中具有高浓度的注入硼的Mo层13。随后，通过各向异性蚀刻，一起加工Mo层13和下面的硅热氧化物膜1。另外，以与上述相同的方式加工在n阱区域中的Mo层5，以形成如图11所示的栅极部分。通过将栅极部分用作掩模，通过离子注入将砷和硼分别注入半导体衬底中，并然后对其进行热处理，以形成n型和p型MIS晶体管的源极/漏极区域的重掺杂区域。
此时，注射入Mo层13的硼与Mo反应，从而将n型晶体管的Mo层13变成MoB2层4，如图12所示。
为了在栅电极和源极/漏极区域之间形成隔离，在栅极部分的每个侧壁上形成绝缘侧壁3。然后，通过溅射沉积，在整个表面上形成Ni膜(厚度为20nm)，并且之后在400℃的温度下进行热处理。然后，只在源极/漏极区域上选择性地除去Ni的未反应部分，从而以自对准的方式形成NiSi接触电极2，从而获得如图13所示的结构。这样，可以获得与在上述的制造方法中可获得的效果相同的效果。然而，可以利用蚀刻工艺实施，以除去在上述第一和第二过程中需要的CrB2膜或ZrB2膜，从而可以进一步简化制造步骤，从而节省制造成本。
另外，如果采用MoC作为p型MIS晶体管的栅电极，只需要如下文修改上述过程。具体是，在如图10所示的注入硼的步骤的之前或之后，紧接着补充附加的步骤，其中通过利用抗蚀剂膜掩蔽p型阱区域，以及通过离子注入将碳选择性地注入Mo，即只在n型阱区域注入。由于增加了该步骤，当进行热处理以活化源极/漏极区域的重掺杂区域中的杂质时，可以在p型MIS晶体管的栅电极中形成MoC。如果碳的注入量是1×1016原子·cm-2或更多，可以实现上述MoC的形成。可选的方法为，在沉积Mo之前，可以选择性地只在n型阱区域中吸收约5nm厚的碳，碳在随后的热处理中扩散，从而使得只在电极/SiO2界面上形成MoC。
(实施例2)
图14是根据该实施例的半导体器件的截面图。
在该实施例中，在p型硅衬底中分别形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。栅极绝缘膜都是由普通硅热氧化物膜1形成，硅热氧化物膜1的厚度优选为2nm或更小。在栅极绝缘膜1上设置有栅电极。在n型MIS晶体管中，栅电极由包括MoB2层4和Mo层5的叠层结构构成。然而在p型MIS晶体管中，栅电极由Mo层5构成。在这两种MIS晶体管中，栅电极的高度都优选为约50nm。
在p型阱中，将由重掺杂n型杂质区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜1。而且，在源极/漏极扩散区域上形成构成接触电极的硅化镍(NiSi)层2，从而在p型阱区域中形成n型MIS晶体管。另一方面，在n型阱区域中，将由p型高浓度杂质区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜1。而且，以与n型MIS晶体管的情况相同的方式，在源极/漏极扩散区域上形成NiSi层2，从而在n型杂质区域中形成p型MIS晶体管。该n型MIS晶体管和p型MIS晶体管互补地作用以构成CMIS器件。
图15至18说明了制造图14中的半导体器件的方法。
首先，通过离子注入，在p型硅衬底上形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。通过浅沟槽方法预先形成元器件隔离。然后，对硅衬底表面进行热氧化以形成厚度为约2nm的硅热氧化物膜1。随后，利用Si3N4层9选择性地覆盖p型MIS晶体管区域。然后，通过利用B2H6气体的等离子体，将硼吸收到n型MIS晶体管区域的硅热氧化物膜1的表面上，从而选择性地形成如图15所示的硼层8。
然后除去用于覆盖p型MIS晶体管区域的Si3N4层9，并在整个表面上沉积Mo层5，如图16所示。可以通过例如溅射方法或CVD方法进行对Mo层5的沉积。
随后，通过利用平版印刷和各向异性蚀刻来构图Mo层以形成栅电极。通过离子注入将砷和硼分别注入半导体衬底中，以形成n型和p型MIS晶体管的源极/漏极区域的重掺杂区域。在该步骤中用于活化杂质的热处理中，Mo和硼在Mo层5与栅极绝缘膜之间的界面上发生反应，从而在n型MIS晶体管区域中的栅极绝缘膜的界面上形成MoB2层4，如图17所示。
为了在栅电极和源极/漏极区域之间形成隔离，在栅极部分的每个侧壁上形成绝缘侧壁3。随后，通过溅射沉积，在整个表面上形成Ni膜(厚度为20nm)，并然后在400℃的温度下进行热处理。然后，只在源极/漏极区域上将Ni的未反应部分选择性地除去，从而以自对准的方式形成NiSi接触电极2，从而获得如图18所示的结构。
在上述制造过程中，在n型MIS晶体管区域中形成的MoB2层4的厚度不大于2-3nm。只有在栅电极/栅极绝缘膜的界面处的功函数通过绝缘膜影响硅沟道区域。因此，只需要确定功函数的材料存在于至少栅电极与栅极绝缘膜的界面上。该实施例的栅电极的功函数由n型MIS晶体管中的MoB2的功函数和p型MIS晶体管中的Mo的功函数确定。而且，无论导电类型如何，所有这些栅电极都几乎整体由Mo构成。因此，可以使n型MIS晶体管的栅电极的电阻率更低，从而可以实现器件的高速工作。而且，除了栅极绝缘膜的界面，栅电极在两种导电类型的晶体管中由一种材料形成，因此，在加工栅极部分时可以容易地进行蚀刻，从而可以简化加工过程。
另外，如果采用MoC作为p型MIS晶体管的栅电极，只需要如下文修改上述过程。具体是，在如图16所示的步骤之后，补充附加的步骤，其中通过利用抗蚀剂膜掩蔽p型阱区域，以及通过离子注入将碳选择性地注入Mo，即只在n型阱区域注入。由于增加了该步骤，当进行热处理以活化源极/漏极区域的重掺杂区域中的杂质时，可以在p型MIS晶体管的栅电极中形成MoC。可选的方法是，可以采用抗蚀剂膜代替在如图15所示的步骤中采用的Si3N4掩模。随后，通过利用释放液或通过干蚀刻除去该抗蚀剂掩模。通过除去抗蚀剂掩模而暴露的SiO2膜的表面现在为这样的状态，抗蚀剂中含有的碳被吸收到其上成为残留碳。然后，将Mo沉积在该SiO2表面上，并随后经历加热步骤，从而可以只在n型阱区域中的电极/SiO2的界面上形成MoC。这样可以制造具有由MoC构成的栅电极的p型MIS晶体管。
(实施例3)
图19是根据该实施例的半导体器件的截面图。
在该实施例中，在p型硅衬底中分别形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。栅极绝缘膜都是由普通硅热氧化物膜1形成，硅热氧化物膜1的厚度优选为2nm或更小。在栅极绝缘膜上形成栅电极。在n型MIS晶体管中，栅电极由包括MoB2层4和CrB2层6的叠层结构构成。然而在p型MIS晶体管中，栅电极由Mo层5、TaSiN层10以及CrB2层6的叠层结构构成。在这两种MIS晶体管中，栅电极的高度都优选为约50nm，以及，TaSiN层10的厚度优选为5nm或更小，以最小化这些电极的高度差。
在p型阱中，将由n型重掺杂区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜1。而且，在源极/漏极扩散区域上形成构成接触电极的硅化镍(NiSi)层2，从而在p型阱区域中形成n型MIS晶体管。另一方面，在n型阱区域中，将由重p型掺杂区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜。而且，以与n型MIS晶体管的情况相同的方式，在源极/漏极扩散区域上形成NiSi层2，从而在n型杂质区域中形成p型MIS晶体管。
该n型MIS晶体管和p型MIS晶体管互补地作用而构成CMIS器件。在该实施例中，在p型MIS晶体管的栅电极中的TaSiN层10用作阻挡层，从而阻止硼从CrB2层6扩散进入Mo层5。除了TaSiN之外，该阻挡层还可以通过利用TaN、TiN或TiSiN形成。
图20和23说明了制造如图19所示的半导体器件的方法的一个实例。
首先，通过离子注入，在p型硅衬底上形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。通过浅沟槽方法预先形成元器件隔离。然后，对硅衬底表面进行热氧化，以形成厚度为约2nm的硅热氧化物膜1。之后，将Mo层5和TaSiN层10先后沉积在整个表面上以形成叠层。可以通过溅射方法或CVD方法形成这些层，每层的膜厚被设置为约3nm。随后，通过利用平版印刷构图叠层，以选择性地除去n型MIS器件区域中的TaSiN层10，从而在p型MIS器件区域中局部地剩下TaSiN层10，如图20所示。
然后，如图21所示，通过溅射将厚度为约45nm的CrB2层6沉积在整个表面上，并通过各向异性蚀刻进行栅极部分的加工。通过离子注入将砷和硼分别注入半导体衬底中，以形成n型和p型MIS晶体管的源极/漏极区域的重掺杂区域。在用于活化杂质的热处理步骤中，硼从CrB2层6扩散进入n型MIS器件形成区域的栅电极中的Mo层5，从而形成如图22所示的MoB2层4。另一方面，在p型MIS晶体管区域中，由于TaSiN层10用作阻挡层，因为Mo层5位于栅极绝缘膜1的界面附近的区域，因此可以保留Mo层5。
为了在栅电极和源极/漏极区域之间形成隔离，在栅极部分的每个侧壁上形成绝缘侧壁3。然后，通过溅射沉积，在整个表面上形成Ni膜(厚度为20nm)，并且之后在400℃的温度下进行热处理。然后，只在源极/漏极区域上选择性地除去Ni的未反应部分，从而以自对准的方式形成NiSi接触电极2，从而获得如图23所示的结构。
在该实施例中，栅电极的几乎所有部分都是由CrB2构成。由于该CrB2的具体电阻率是MoB2的约一半(CrB2：21μΩ·cm)，从而可以使n型MIS晶体管的栅电极的电阻率比上述实施例1中的低，从而可以进一步提高器件的工作速度。
另外，如果采用MoC作为p型MIS晶体管的栅电极的界面层，只需要如下文修改上述过程。具体是，在沉积TaSiN层10的之前，紧接着补充沉积碳膜的步骤。通过这样，可以形成包括TaSiN层和碳膜的叠层结构代替TaSiN层10，如图20所示。当随后进行热处理以活化杂质时，在n型MIS器件形成区域中将Mo转变成MoB2，同时在p型MIS器件形成区域中将Mo转变成MoC。对于在该情况中沉积的碳膜的厚度，只需要其足以将Mo转变成MoC，可以依赖于Mo的厚度适当选择最优厚度。从而，可以制造具有提供有MoC层的栅电极的p型MIS晶体管。
(实施例4)
图24是根据该实施例的半导体器件的截面图。
在该实施例中，在p型硅衬底中分别形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。栅极绝缘膜都是由普通硅热氧化物膜1形成，硅热氧化物膜1的厚度优选为2nm或更小。在栅极绝缘膜上形成栅电极。在n型MIS晶体管中，栅电极由包括MoB2层4、TaSiN层10以及Zr层14的叠层结构构成。然而在p型MIS晶体管中，栅电极由包括Mo层5和ZrB2层7的叠层结构构成。在这两种MIS晶体管中，栅电极的高度都优选为约50nm，以及，TaSiN层10的厚度优选为5nm或更小，以最小化这些电极的高度差。
在p型阱中，将由n型重掺杂区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜1。而且，在源极/漏极扩散区域上形成构成接触电极的硅化镍(NiSi)层2，从而在p型阱区域中形成n型MIS晶体管。另一方面，在n型阱区域中，将由重p型掺杂区域构成的源极区域和漏极区域形成为在其之间具有栅极绝缘膜。而且，以与n型MIS晶体管的情况相同的方式，在源极/漏极扩散区域上形成NiSi层，从而在n型杂质区域中形成p型MIS晶体管。
该n型MIS晶体管和p型MIS晶体管互补地作用以构成CMIS器件。在该实施例的半导体器件中，只在p型阱区域中选择性地形成用作掩模层的TaSiN层10，并且由ZrB2层7代替CrB2层6。在制造该半导体器件中包括的其它过程可以与在图20至23所示的过程相同。
在下面的实施例中，虽然采用在实施例1中示出的结构作为n型和p型MIS晶体管的栅电极，但是可以采用在实施例2至5中示出的任何结构。
(实施例5)
图25是根据该实施例的半导体器件的截面图。
这里所示的半导体器件在结构上与图1中所示相同，不同的是，采用硅化物叠层结构代替源极区域和漏极区域的重掺杂区域。该结构被称为Schottky源极/漏极n型MOS晶体管。
对于栅电极部分，除硅化Ni之外，还可以采用各种具有金属导电性的金属硅化物。尤其是，因为在Schottky源极/漏极MIS晶体管中，需要采用这样的源极/漏极电极材料，以对于每种导电类型都表现出低Schottky阻挡，因此，需要适当地选择两种金属硅化物的组合，以分别对于每种导电类型都表现出低Schottky阻挡。例如，在制造n型MIS晶体管中，可以采用例如硅化Er的稀土金属硅化物，其对电子的Schottky阻挡较低，而在制造p型MIS晶体管中，可以采用例如硅化Pt的贵金属硅化物，其对空穴的Schottky阻挡较低。在下面的实施例中，也可以在源极/漏极区域的结构中采用金属硅化物代替重掺杂区域，从而形成Schottky源极/漏极结构。
(实施例6)
图26是根据该实施例的半导体器件的截面图。
首先，通过层叠方法形成SOI衬底，然后，通过离子注入，在衬底上分离地形成p型杂质区域(p型阱)和n型杂质区域(n型阱)。对于将要注入的杂质浓度，优选为1×1017原子·cm-3或更少。另外，对于将要用于有源区域的单晶硅层的厚度优选为5nm或更小。可以通过局部氧化方法或浅沟槽方法形成元器件隔离。元器件隔离可以是平台类型。在该SOI衬底中，形成n型MIS晶体管和p型MIS晶体管，从而构成CMIS器件。
在该实施例中形成的晶体管的结构与图1所示的实施例相同。栅极绝缘膜都是由普通硅热氧化物膜1形成，并分别在其上设置栅电极。在n型MIS晶体管中，栅电极由MoB2层4形成，而在p型MIS晶体管中，栅电极由Mo层5形成。在该实施例中，将沟道部分完全损耗，以构成耗尽型SOI-CMIS晶体管。
图27中的曲线说明了Si单晶的膜厚与要求的功函数之间的关系。这里，功函数用于获得0.15eV的阈值电压值，其中在耗尽型SOI-CMIS晶体管中产生45nm厚的技术中需要该阈值电压值。当单晶硅层的厚度减小到5nm或更少时，由于量子效应，反型层的电子将占据高能级，这将导致单晶硅层变薄。因此，即使在耗尽型器件的情况下，仍需要采用这样的金属栅电极，其具有的功函数与在采用n型/p型体Si衬底的情况中的功函数的大小相同。
从而，在有源Si单晶层的厚度等于或小于5nm而使量子效应更显著的区域中，在该实施例中，采用MoB作为n型MIS器件的栅电极，而采用Mo作为p型MIS器件的栅电极，从而可以分别将这些栅电极的功函数控制为合适的阈值电压值。尤其是，在p型MIS晶体管的情况中，SOI-Si膜的厚度优选为2至3nm，而在n型MIS晶体管的情况下，SOI-Si膜的厚度优选为0.5至1nm。虽然在该实施例中采用层叠方法制造SOI结构，但是还可以采用其它方法，如SIMOX(注氧隔离)方法或外延层转移方法。
(实施例7)
图28为根据该实施例的半导体器件的截面图。
在p型硅衬底上沉积氧化硅膜。在该氧化硅膜上形成构成晶体管的源极/漏极区域的鳍片(Fin)结构。虽然在图28中示出的鳍片结构由包括p型Si层11和SiN层9的叠层结构、和包括n型Si层12和SiN层9的叠层结构构成，但是，还可以利用Si单层或除SiN以外的绝缘层构成鳍片结构。
形成这样的栅电极以与鳍片结构相交，并且在其接触界面上形成氧化硅膜1作为栅极绝缘膜。该结构被称为双栅极MIS晶体管，其中在其中形成的MIS晶体管，在两个鳍片部分的侧壁部分上具有沟道部分。当在鳍片部分中使用Si单层时，鳍片的顶部也将被转换成沟道区域，从而形成三栅极MIS晶体管。
在n型MIS晶体管中，栅电极由MoB2层4形成，而在p型MIS晶体管中，栅电极由Mo层5形成。虽然在图中没有示出，对于源极/漏极部分，在p型鳍片中形成都由重n型掺杂区域构成的源极区域和漏极区域，在其二者之间具有绝缘膜1，并且，在n型鳍片中形成都由重p型掺杂区域构成的源极区域和漏极区域，在其二者之间具有绝缘膜1。在该实施例提出的三维结构的器件中，将非常难于使在正视方向上的杂质浓度均匀。因此，可以以与图25所示的实施例5的情况相同的方式将该器件转换成Schottky源极/漏极结构。
即使以该方法构成MIS晶体管时，所述晶体管仍将变成耗尽型器件，如在如图26所示的实施例6中的SOI-MIS晶体管的情况。如果在沟道部分的鳍片的厚度为5nm或更小，由于量子效应，需要采用这样的金属栅电极，其具有与采用n型/p型体Si衬底的情况相同的功函数。而且，由于在三维器件中非常难于实现将杂质离子注入多晶Si电极中，因此，在MoB和Mo部分控制阈值电压值将是非常有效的。
虽然在该实施例中采用鳍片结构的双栅极MIS晶体管，但是还可以采用其它三维器件，如平面型双栅极CMIS晶体管、垂直双栅极CMIS晶体管等。
根据本发明，可以提供这样的CMIS器件，所述器件具有低电阻率、避免栅极损耗、在高温下性能稳定、并提供有具有受控功函数的栅电极。另外，根据本发明，可以提供制造CMIS器件的方法，所述方法可以没有复杂步骤地进行。
对本领域的技术人员来说，其它的优点和修改将是显而易见的。因此，本发明在其更宽范围内并不限于这里示出和说明的具体细节和代表性实施例。因此，只要不脱离所附权利要求书和其等同替换限定的总发明构思的精神或范围，可以进行各种修改。

Claims (20)

1.一种半导体器件，包括：
具有隔离区域的半导体衬底；
p型MIS晶体管，包括形成于所述半导体衬底中或上的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极/栅极绝缘膜的界面上具有第一金属层；以及
n型MIS晶体管，包括形成于所述半导体衬底中或上的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极/栅极绝缘膜的界面上具有所述第一金属的硼化物层。
2.如权利要求1所述的半导体器件，其中在所述n型MIS晶体管中的所述栅电极具有在所述第一金属的硼化物层上形成的所述第一金属层。
3.如权利要求1所述的半导体器件，其中所述第一金属是钼。
4.如权利要求1所述的半导体器件，其中在所述半导体衬底中形成的所述源极/漏极区域由重掺杂区域构成。
5.如权利要求4所述的半导体器件，其中在所述p型MIS晶体管中的所述栅电极和在所述n型MIS晶体管中的所述栅电极的顶部表面上提供有硼化铬层。
6.如权利要求5所述的半导体器件，其中在所述p型MIS晶体管中的所述栅电极在所述第一金属层和所述硼化铬层之间还包括由选自如下的材料形成的阻挡层：TaSiN、TaN、TiN以及TiSiN。
7.一种半导体器件，包括：
具有隔离区域的半导体衬底；
p型MIS晶体管，包括形成于所述半导体衬底中或上的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极/栅极绝缘膜的界面上具有第一金属的碳化物层；以及
n型MIS晶体管，包括形成于所述半导体衬底中或上的一对源极/漏极区域，形成于所述半导体衬底上的栅极绝缘膜，和形成于所述栅极绝缘膜上的栅电极，并至少在所述栅电极/栅极绝缘膜的界面上具有所述第一金属的硼化物层。
8.如权利要求7所述的半导体器件，其中在所述n型MIS晶体管中的所述栅电极具有在所述第一金属的硼化物层上形成的所述第一金属层。
9.如权利要求7所述的半导体器件，其中所述第一金属是钼。
10.如权利要求7所述的半导体器件，其中在所述半导体衬底中形成的所述源极/漏极区域由重掺杂区域构成。
11.如权利要求10所述的半导体器件，其中在所述p型MIS晶体管中的所述栅电极和在所述n型MIS晶体管中的所述栅电极的顶部表面上提供有硼化铬层。
12.如权利要求11所述的半导体器件，其中在所述p型MIS晶体管中的所述栅电极在所述第一金属层和所述硼化铬层之间还包括由选自如下的材料形成的阻挡层：TaSiN、TaN、TiN以及TiSiN。
13.一种制造半导体器件的方法，包括：
在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；
在所述绝缘膜上形成金属层；
在位于所述p型杂质区域中的所述金属膜上选择性地形成硼源膜；
热处理具有所述硼源膜的所述半导体衬底，以将全部所述金属膜转变成其金属硼化物膜，从而在所述p型杂质区域中选择性地形成金属硼化物膜；
加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；
加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及
在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
14.根据权利要求13的方法，还包括，在所述栅电极侧壁上形成所述侧壁绝缘膜之前，通过使用所述栅电极作为掩模将杂质注入所述半导体衬底，从而形成重掺杂区域。
15.一种制造半导体器件的方法，包括：
在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；
在所述绝缘膜上形成金属硼化物层；
在位于所述n型杂质区域中的所述金属硼化物膜上选择性地形成硼吸收膜；
热处理在其上形成有所述硼吸收膜的所述半导体衬底，以从所述n型杂质区域中的所述金属硼化物膜扩散硼，从而选择性地形成与所述绝缘膜接触的金属膜；
加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；
加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及
在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
16.根据权利要求15的方法，还包括，在所述栅电极侧壁上形成所述侧壁绝缘膜之前，通过使用所述栅电极作为掩模将杂质注入所述半导体衬底，从而形成重掺杂区域。
17.一种制造半导体器件的方法，包括：
在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；
在所述绝缘膜上形成金属层；
在位于所述p型杂质区域中的所述金属膜中选择性地离子注入硼，以形成金属硼化物膜；
加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；
加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及
在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
18.根据权利要求17的方法，还包括，在所述栅电极侧壁上形成所述侧壁绝缘膜之前，通过使用所述栅电极作为掩模将杂质注入所述半导体衬底，从而形成重掺杂区域。
19.一种制造半导体器件的方法，包括：
在半导体衬底上形成绝缘膜，所述半导体衬底具有彼此隔离的p型杂质区域和n型杂质区域；
通过位于所述p型杂质区域中的所述绝缘膜上的硼吸收，选择性地形成硼膜；
在所述硼膜和所述绝缘膜上形成金属膜；
热处理在其上形成有所述金属膜的所述半导体衬底，以将硼从所述硼膜扩散进入所述金属膜，从而在所述p型杂质区域中选择性地形成金属硼化物膜，所述金属硼化物膜与所述绝缘膜接触；
加工所述金属硼化物膜，以在所述p型杂质区域中形成n型MIS晶体管的栅电极；
加工所述金属膜，以在所述n型杂质区域中形成p型MIS晶体管的栅电极；以及
在所述n型MIS晶体管的栅电极侧壁和所述p型MIS晶体管的栅电极侧壁上形成侧壁绝缘膜。
20.根据权利要求19的方法，还包括，在所述栅电极侧壁上形成所述侧壁绝缘膜之前，通过使用所述栅电极作为掩模将杂质注入所述半导体衬底，从而形成重掺杂区域。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100541818C (zh) * 2006-03-08 2009-09-16 株式会社东芝 半导体器件及其制造方法
CN101308849B (zh) * 2007-05-17 2011-04-20 联华电子股份有限公司 半导体装置及其形成方法
CN103292677A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN103928442A (zh) * 2013-01-16 2014-07-16 中芯国际集成电路制造(上海)有限公司 一种场效应管重叠电容的测试结构及方法
CN108288646A (zh) * 2017-12-14 2018-07-17 中国科学院微电子研究所 鳍型场效应晶体管及其制备方法
CN110473880A (zh) * 2018-05-08 2019-11-19 三星电子株式会社 半导体器件及其制造方法
CN110854200A (zh) * 2019-11-19 2020-02-28 上海华力集成电路制造有限公司 N型半导体器件及其制造方法
TWI728413B (zh) * 2018-07-31 2021-05-21 台灣積體電路製造股份有限公司 半導體裝置與半導體結構之形成方法、以及半導體裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613620B2 (en) * 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7250666B2 (en) * 2005-11-15 2007-07-31 International Business Machines Corporation Schottky barrier diode and method of forming a Schottky barrier diode
US7973304B2 (en) * 2007-02-06 2011-07-05 International Rectifier Corporation III-nitride semiconductor device
US20090045458A1 (en) * 2007-08-15 2009-02-19 Advanced Micro Devices, Inc. Mos transistors for thin soi integration and methods for fabricating the same
JP2009111222A (ja) * 2007-10-31 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100541818C (zh) * 2006-03-08 2009-09-16 株式会社东芝 半导体器件及其制造方法
CN101308849B (zh) * 2007-05-17 2011-04-20 联华电子股份有限公司 半导体装置及其形成方法
CN103292677A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN103292677B (zh) * 2012-03-02 2016-04-06 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN103928442A (zh) * 2013-01-16 2014-07-16 中芯国际集成电路制造(上海)有限公司 一种场效应管重叠电容的测试结构及方法
CN103928442B (zh) * 2013-01-16 2017-02-08 中芯国际集成电路制造(上海)有限公司 一种场效应管重叠电容的测试结构及方法
CN108288646A (zh) * 2017-12-14 2018-07-17 中国科学院微电子研究所 鳍型场效应晶体管及其制备方法
CN110473880A (zh) * 2018-05-08 2019-11-19 三星电子株式会社 半导体器件及其制造方法
CN110473880B (zh) * 2018-05-08 2024-05-17 三星电子株式会社 半导体器件及其制造方法
TWI728413B (zh) * 2018-07-31 2021-05-21 台灣積體電路製造股份有限公司 半導體裝置與半導體結構之形成方法、以及半導體裝置
CN110854200A (zh) * 2019-11-19 2020-02-28 上海华力集成电路制造有限公司 N型半导体器件及其制造方法
CN110854200B (zh) * 2019-11-19 2023-04-07 上海华力集成电路制造有限公司 N型半导体器件及其制造方法

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