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TWI301305B - Conductive coupling of electrical structures to a semiconductor device located under a buried oxide layer - Google Patents

Conductive coupling of electrical structures to a semiconductor device located under a buried oxide layer Download PDF

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TWI301305B
TWI301305B TW091102201A TW91102201A TWI301305B TW I301305 B TWI301305 B TW I301305B TW 091102201 A TW091102201 A TW 091102201A TW 91102201 A TW91102201 A TW 91102201A TW I301305 B TWI301305 B TW I301305B
Authority
TW
Taiwan
Prior art keywords
diffusion region
conductive
diffusion
semiconductor device
semiconductor substrate
Prior art date
Application number
TW091102201A
Other languages
English (en)
Inventor
S Brown Jeffrey
J Gauthier Robert Jr
H Rankin Jed
R Tonti William
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Ibm filed Critical Ibm
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Publication of TWI301305B publication Critical patent/TWI301305B/zh

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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description

1301305 A7 A7 B7 五、發明説明(1 ) 發明背景 1 .技術領域 本發明關於一種用以傳導耦合電結構至一位在一絕緣體 上矽(SOI)層下方之半導體裝置之方法及結構。 2 .相關技術 一位在一基板内且超過一埋藏氧化層之靜電放電裝置 (ESD)係被絕緣體上矽(SOI)結構中之熱絕緣材料所環繞。 例如,該ESD裝置可由底部之埋藏氧化層、侧邊之小溝渠 隔離及頂部夾層介電質所環繞。一靜電放電裝置必須能處 理因靜電放電、因人體或一耦合或整合於該基板之積體電 路上之環境所致之大電流。這類大電流產生因該環繞之電 性及熱性絕緣材料而無法有效自該ESD裝置中消散而出之 實際熱能。 需要一方法及結構以在SOI上之一靜電放電期間來有效 地消除熱能。 發明概述 本發明提供一種電子結構,包括: 一塊具有一半導體裝置之内之半導體基板,其中該半導 體裝置包含Μ擴散區,其中Μ係至少為2,其中該Μ擴散 區之一第一擴散區係為一 Ρ +擴散區,且其中該Μ擴散區之 一第二擴散區係為一Ν +擴散區; 一在該塊半導體基板上之絕緣體上矽(SOI)結構,其中該 SOI結構包含一在該塊半導體基板上之絕緣層及一在該絕 緣層上之半導體層;及 -4- ^ 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1301305 A7 B7 五、發明説明(2 ) Μ傳導插塞,其自我對準於該μ擴散區並延伸穿過一部 分該SOI層致使各傳導插塞之一末端係傳導接觸著該Μ擴散 區之一對應擴散區。 本發明提供一種用以形成一電子結構之方法,包括下列 步騾: 提供一大塊半導體基板; 形成一在該塊半導體基板上之絕緣體上矽(s〇i)結構,其 中該SOI結構包含一在該塊半導體基板上之絕緣層及一在 該絕緣層上之半導體層; 形成一穿透該SOI層之溝渠結構,其中該溝渠結構之一 末端係介接於該塊半導體基板; 經由使用該溝渠結構以在該塊半導體基板中形成一半導 體裝置,其中該半導體裝置包含Μ擴散區,其中μ係至少 為2,其中該Μ擴散區之一第一擴散區係為一 ρ +擴散區, 且其中該Μ擴散區之一第二擴散區係為一 ν +擴散區;及 形成自我對準於該Μ擴散區並延伸穿過一部分該SOI層 致使各傳導插塞之一末端係傳導接觸著該M擴散區之一對 應擴散區之Μ傳導插塞。 本發明提供一用以在一靜電放電事件期間有效消除熱之 方法及結構。 圖式之簡單說明 圖1根據本發明之具體實施例說明一具有一在一大塊半 導體基板上之絕緣體上矽(SOI)結構之電子結構之前剖面圖。 圖2A說明圖1在穿透該SI0結構形成一第一溝渠及一第二 -5- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1301305 A7 f______B7 五、發明説明(3 ) 溝渠後’具有一介於該第一溝渠及該半導體層間之第一絕 緣内襯之形成及一介於該第二溝渠及該半導體層間之第二 絕緣内襯之形成。 圖2B說明不具該第一及第二絕緣内襯之圖2A ^ 圖3說明圖2B在一 P +擴散區及一 n +擴散區已分別形成於 該塊半導體基板中之第一溝渠及第二溝渠下方後及絕緣内 襯已形成於該第一溝渠及該第二溝渠侧壁上後。 圖4說明圖3在該第一溝渠已填充著傳導材料以形成一第 一傳導插塞且該第一傳導插塞已傳導耦合至一第一電性結 構後及泫第二溝渠已填充著一第二傳導材料以形成一第二 傳導插塞且該第二傳導插塞已傳導耦合至一第二電性結構 後。 圖5說明圖4具有一在該塊半導體基板中增加之一摻雜井。 圖6說明圖4具有一在該塊半導體基板中增加之一第二 Ν'擴散區。 圖7說明圖6具有一在該塊半導體基板中增加之一第二 Ρ +擴散區及一 Ν型井。 圖8說明圖1在穿透該SOI結構形成一第一溝渠致使一部 分該塊半導體基板露出後。 圖9說明圖8在一 P +擴散區及一N +擴散區已形成於該塊 半導體基板中之第一溝渠下方後。 圖10說明圖9在該第一溝渠已填充著一傳導材料以形成 一包括該傳導材料之傳導間隙。 圖11說明圖10在一部分該傳導材料已自該傳導間隙中移 -6 - : 一本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)' --------- 1301305 A7 B7 五、發明説明(4 ) 除,致使留下一第一傳導插塞、一第二傳導插塞及一第二 溝渠後,其中該第二溝渠分開該第一傳導插塞及該第二傳 導插塞。 圖12說明圖11在該第二溝渠已填充著絕緣,該第一傳導 插塞已傳導耦合至一第一電性裝置及該第二傳導插塞已傳 導耦合至一第二電性裝置後。 發明詳細說明 圖1根據本發明之具體實施例說明一具有一在一大塊半 導體基板12上之絕緣體上矽(SOI)結構14之電子結構10之前 剖面圖。該SOI結構14包含一在一絕緣體層15上之半導體層 16。該絕緣體層15係在該塊半導體基板12上。在該塊半導 體基板12上之SOI結構14可利用一熟知此項技術之人士所知 之任何方法來形成,例如利用該SIM0X(植入氧分隔)方法 或一晶圓結合法(也就是,結合一半導體晶圓至經由在該 塊半導體基板12上成長一熱氧化層所形成之絕緣體層15)。 該半導體層16係大體上薄於該絕緣體層15。例如,該絕緣 體層15可具有一範圍約在1.0至約10微米之厚度,而該半導 體層16可具有一範圍約在0.1至約1.0微米之厚度。該半導 體層16之頂部表面17被露出。 該塊半導體基板12包含一例如一 P ·半導體材料(例如, 或一 P·摻雜矽材料)之摻雜半導體材料。此外,該塊半導 體基板12可包含一 N·摻雜半導體材料(例如,或一 N ·摻雜 矽材料)之摻雜半導體材料。該絕緣體層15包含例如二氧 化矽(Si02)之絕緣材料。若該絕緣體層15包含SiOj1〗該絕緣 -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 装 訂
線 i⑽ 1301305 A7 B7 五、發明説明(5 ) 體層15典型地被稱為一埋藏氧化層(BOX)。 圖2A、2B及3-5說明於該絕緣層15下方及該塊半導體基 板12内形成一半導體裝置(例如,一二極體、一雙極電晶 體、一閘流體、等等)及於該絕緣層15内形成傳導插塞。 該半導體裝置可包含一靜電放電裝置(ESD)。具有一高熱 傳導性之該塊半導體基板12當作一有效媒介使用以消除由 該靜電放電裝置(也就是,該半導體裝置)所產生之熱。利 用該絕緣體層15下方之半導體裝置,本發明利用該塊半導 體基板12來有效地消除來自該半導體裝置之熱,及利用該 傳導插塞來提供一在該半導體裝置及該絕緣體層15上方之 電性結構之傳導介面。注意,除非另有描述,”傳導”在此 意謂著’’電性傳導”。 圖2A說明圖1在穿透該SIO結構14形成一溝渠20及一溝渠 30後,露出部分該塊半導體基板12。該溝渠20及該溝渠30 可由一熟知此項技術之人士所知之任何方法來形成。例如
,二小溝渠隔離(STI’s)可被形成於該半導體層16中且各STI 可填充著例如濃密之四乙基正矽酸鹽(TEOS)之絕緣材料。 接著該半導體層16之頂部表面17係涵蓋著光阻劑,以對應 於該些STTI作圖案化(例如經由遮罩),並根據該圖案化來照 射(例如,紫外線照射)之選擇性曝露。該些STI之絕緣材 料及該絕緣層15之絕緣材料被蝕光而產生該溝渠20及30。 有關圖2A之圖案化係致使只有該些STI絕緣材料之一中心 部分被蝕刻,殘留絕緣材料作為一在該溝渠20及該半導體 層16間之絕緣内襯21,及作為一在該溝渠30及該半導體層 -8- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1301305 A7 B7. 五、發明説明(6 ) 16間之絕緣内襯31。該絕緣内襯21及31包含該絕緣材料(例 如,TEOS).。如同後面將結合圖4說明,該絕緣内襯21及31 用來絕緣該半導體層16及分別插入該溝渠20及30之傳導材 料。 另一圖案化係致使所有該些STI絕緣材料被蝕刻,其中 該絕緣材料21及31將不會形成。圖2B根據該另一圖案化說 明圖2A不具該絕緣内襯。利用該另一圖案化,圖2A之絕緣 内襯21及31如同後面圖3所示,分別被圖2B之絕緣内襯24 及34所取代。 圖3說明圖2B在一 P +擴散區22及一 N +擴散區32已分別形 成於該塊半導體基板12中之溝渠20下方及溝渠30下方。該 P +擴散區22及該N +擴散區32係分別由一熟知此項技術之人 士所知之任何方法來形成。例如,為了形成該P +擴散區22 ,該半導體層16及該溝渠30之頂部表面17係遮罩著一遮罩 材料,且P +摻雜劑係以一方向8植入穿透該溝渠20並至該 溝渠20下方之該塊半導體基板12之一頂部部分。該遮罩係 使該P +摻雜劑阻止除了形成該P +擴散區22地方外之電子結 構10之任何部分剝落。在形成該P +擴散區22後,該遮罩材 料係經由例如化學移除之任何已知方法來移除。該N +擴散 區32可以一類似於形成該P +擴散區22之前述方法之方式或 一熟知此項技術之人士所知之任何方法來形成。該P +擴散 區22可在形成該N +擴散區32之前或之後形成。該溝渠20及 30結合一用以植入摻雜劑以形成該P +擴散區22及該N +擴散 區32之”溝渠結構”來構成。 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 1301305 五、發明説明(7 ) 圖3說明一在該溝渠20之一侧壁23上之絕緣内襯24及一 在該溝渠30之一側壁33上之絕緣内襯34。該絕緣内襯24及 34可利用一熟知此項技術之人士所知之例如沉積氧化層及 間隙壁蝕刻之任何方法分別形成於該側壁23及33上。另外 ,熱氧化層(例如,二氧化矽)可在侧壁23及33之SOI部分上 成長。如同後面結合圖4所述,該絕緣内襯24及34係有關 用以絕緣該半導體層16與分別插入該溝渠20及30之傳導材 料之絕緣内襯21及31(見圖2A及後附說明)之另例。該絕緣 内襯24及34可在形成該P +擴散區22及該N +擴散區32之前或 之後被形成。 圖4說明圖3具有填充著傳導材料以形成一與該P +擴散 區22傳導接觸之傳導插塞25之溝渠20及具有填充著一第二 傳導材料以形成一與該N +擴散區32傳導耦合之傳導插塞35 之溝渠30。該絕緣内襯24及34或該絕緣内襯21及31 (見圖 2A)集中構成一用以分別絕緣該傳導插塞25及35中之半導 體層16。該傳導插塞25及35係為π穿透插塞’’。 該傳導插塞25及35可包含一例如現場摻雜或植入之多晶 矽、摻雜自擴散區22及32之純多晶矽、一金屬(例如,鎢或 鋁)或一金屬合金之半導體材料。若該傳導材料包含例如 摻雜多晶矽之摻雜半導體材料,則該摻雜半導體材料應為 一如同下面該擴散區般之相同傳導型,並因此有相同極性 。例如,若該傳導插塞25及35之傳導材料包含摻雜多晶矽 ,則該傳導插塞25及35之摻雜多晶矽於該傳導插塞25中用 於接觸該Ρ-擴散區22者應為Ρ+摻雜多晶矽,及於該傳導插 -10- 本纸張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 1301305 A7 B7 _ .. 五、發明説明(8 ) 塞35中用於接觸該N+擴散區32者應為摻雜多晶矽。該溝 渠20及該溝渠30可包含一相同傳導材料或不同傳導材料。 該傳導插塞25及該傳導插塞35可利用一熟知此項技術之 人士所知之任何方法來形成。例如,若該傳導插頭25包含 P+多晶矽,則該傳導插頭25可利用於該溝渠20内沉積該p+ 多晶矽形成,或者,於該溝渠2 0内沈積純多晶矽,接著使 用一類似於如前面圖3所述用以形成該P +擴散區22之遮罩 方式來形成。在形成該傳導插塞25後,該傳導插塞25之一 頂邵表面27可利用一熟知此項技術之人士所知之任何方法 來拋光。若該傳導插頭35包含N -多晶矽,則該傳導插頭35 可以一類似於形成該傳導插塞25之前述方法或一熟知此項 技術之人士所知之任何方法來形成。注意,若植入摻雜劑 係用以形成該傳導插塞25及該傳導插塞35兩者,則該遮罩 及有關植入摻雜劑該純多晶矽中必須以不同處理步驟來產 生該傳導插塞25及該傳導插塞35。 该傳導插塞25及該傳導插塞35係顯示成各具一從該絕緣 體層15之一底部表面18延伸至約該半導體層16之頂部表面 17之高度Η。另外,該傳導插塞25及該傳導插塞%可各具 一如在一從該半導體層16之底部表面18之方向6所測量之 少於Η之高度《該傳導插塞25及該傳導插塞35可具有一相 同高度或不同高度。若該傳導插塞25及該傳導插塞35兩者 中任一者具有一高度約Η,一放置該傳導材料於該溝渠2〇 及/或孩溝渠30中可包含以該傳導材料過度填充該溝渠2〇及 /或該溝渠30,接著由例如化學機械研磨(CMp)或任何其它 -11- 7.?本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱]---* A7 B7 1301305 五、發明説明(9 ) 合適的研磨方法來拋光以平坦化該半導體層16之頂部表面 17 〇 先前,圖2A說明絕緣内襯21及31,另外,圖3說明絕緣 内襯24及34,用以分別絕緣該半導體層16與該傳導插塞25 及35。然而,在本發明範圍内,沒有絕緣隔離該半導體層 16及該傳導插塞25及35。例如,想要具有由該塊半導體基 板12之P·材料電阻耦合至一電子裝置之傳導插塞25。 該電子裝置10可以是一包括該方向6之半導體層16上之 多層壓板之下面部分。據此,一接下來之處理步騾可包含 在該半導體層16上之一或更多介電層(未顯示)及在該一或 更多介電層内以上之電性結構(例如,導線、電鍍通孔、 等等)。 圖4顯示由一傳導介面26傳導耦合至一内節點或外墊片 28之傳導插塞25及由一傳導介面36傳導耦合至一内節點或 外墊片38之傳導插塞35。一’•内節點”代表一在例如別稱一 在一由該電子結構10所包圍之半導體晶片内之電性傳導位 置之電子結構10内之電性傳導位置。一 ”外墊片”代表一外 接至例如別稱一在一半導體晶片上外接至該電子結構10之 電性傳導墊片之電子結構10之電性傳導墊片。該傳導介面 26及該傳導介面36可各包含一熟知此項技術之人士所知之 任何類型傳導介面,例如一傳導接觸及導線之組合。該内 節點或外墊片28及38可各自耦合至該半導體層16或該塊半 導體基板12中之其它電性裝置。定義上,該名稱’’傳導節 點”用於表達該名詞”内節點或外墊片”。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1301305 A7 __________B7 1、發明説明(i ) ~" ~ 一該P +擴散區22及該N +擴散區32之結合可作用成一二 極體。若該二極體傳導大電流,例如在靜電放電期間所產 生之大電流,則具有一咼熱傳導性之該塊半導體基板12當 作一用以消除該大電流所產生之熱之有效媒介。當操作於 逆偏愿時,該二極體係一擴散型電容器。 圖5說明圖4具有一增加於該塊半導體基板12中之摻雜井 〇9。例如,該摻雜井39可包含一n井。前面圖1-4所述之所 有變化及具體實施例施用至圖5 ^ 圖6說明圖4具有一增加於該塊半導體基板12中之n+擴 散區42。該N +擴散區42可以形成該N +擴散區32之任何方式 來形成。見圖3及附文作為前面該N +擴散區32如何透過該 溝渠30植入摻雜劑來形成於其中之說明。如此,該N-擴散 區42可透過一類似於圖2A或圖2B之溝渠3〇之溝渠來形成。 該N+擴散區42可與該N +擴散區32之形成同時形成,或該 N+擴散區42可在該N +擴散區32形成之前或之後形成β包 含該傳導插塞25及35(見圖4)之溝渠2〇及3〇 (見圖从及2Β) ’連同用以植入摻雜劑以形成該Ν +擴散區42之溝渠一起構 成一用來植入摻雜劑以形成該ρ +擴散區22、該Ν +擴散區32 及該Ν +擴散區42之”溝渠結構”。 圖6也說明一與該Ν +擴散區42傳導性接觸並由一傳導介 面46傳導性耦合至一内節點或外墊片48之傳導插塞45 β該 内節點或外墊片48具有前面圖4所述之内節點或外墊片28 之任何特徵或特性《圖6中之傳導插塞45可以形成該傳導 插塞35之任何方式來形成,且可包含該傳導插塞35可包含 -13- ?4 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) A7 B7 1301305 五、發明説明(11 ) 之任何傳導材料。見圖4及附文作為前面該傳導插塞35如 何形成及該傳導插塞35可包含之任何傳導材料之說明。注 意,該傳導插塞45係形成於用來植入摻雜劑以形成該N +擴 散區42之溝渠中。該傳導介面46可包含一熟知此項技術之 人士所知之任何類型傳導介面,例如一傳導接觸及導線之 組合。該内節點或外墊片48可各自耦合至該半導體層16或 該塊半導體基板12中之其它電性裝置。 圖6中,一絕緣内襯44絕緣該半導體層16及該傳導插塞 45。該絕緣内襯44可以形成該絕緣層34之任何方式來形成 。見圖3及附文作為前面該絕緣内襯34如何形成之說明。 如同另一例,該絕緣内襯44可由一例如前面對應圖2A所述 之絕緣内襯21之絕緣内襯所取代,且可以一形成該絕緣内 襯21之相同方式來形成。見圖2A及附文作為前面該絕緣内 襯21如何形成之說明。取代該絕緣内襯44之絕緣内襯再絕 緣該半導體層16及該傳導插塞45。如另一例,在本發明範 圍内,該半導體層16及該傳導插塞45之間不具有絕緣隔離。 一該P +擴散區22、該N +擴散區32及該N +擴散區42之結 合可當作一侧NPN雙極電晶體作用。另外,若該塊半導體 基板12包含一 N ·材料且若該擴散區22、32及42之極性被反 轉時,該P +擴散區22、該N +擴散區32及該N-擴散區42之 結合可當作一 PNP雙極電晶體作用。若該PNP雙極電晶體或 該NPN雙極電晶體傳導大電流,例如在靜電放電期間產生 之大電流,則具有一高熱傳導性之該塊半導體基板12當作 一用以一消除由該大電流產生之熱之有效媒介。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1301305 A7 B7 五、發明説明(12 ) — ~ 圖7說明圖6具有一增加於該塊半導體基板12之植入N井 62中之P +擴散區52。該N +擴散區32類似地被植入該N井62 中。該P +擴散區52可以形成該P +擴散區22之任何方式來形 成。見圖3及附文作為前面該擴散區如何透過該溝渠植入 摻雜劑來形成之說明。因此,該擴散區52可透過類似於圖 2A及圖2B之溝渠20之溝渠來形成。該P +擴散區52可與該p + 擴散區22同時形成,或該p +擴散區52可在該P +擴散區22形 成之前或之後被形成。分別包含該傳導插塞25及35 (圖4) 之溝渠20及30 (見圖2A及2B)連同用以植入摻雜劑以形成該 N +擴散區42及該P +擴散區52之溝渠一起構成一用來植入摻 雜劑以形成遠P擴散區2 2、該N +擴散區32、該]^ +擴散區 42及該P +擴散區52之,•溝渠結構”。 圖7也說明一與該P +擴散區52傳導接觸且由一傳導介面 56傳導耦合至内節點或外墊片58之傳導插塞兄。該内節點 或外墊片58具有前面圖4所述之内節點或外墊片28之任何 特徵或特性。圖7中之傳導插塞55可以形成該傳導插塞25 之任何方式來形成,且可包含該傳導插塞25可包含之任何 傳導材料。見圖4及附文作為前面該傳導插塞25如何形成 及該傳導插塞25可包含之任何傳導材料之說明.注意,兮 傳導插塞55係形成於用來植入摻雜劑以形成該p +擴散區52 之溝渠中。該N井62可在提供擴散區22、32、42及52及傳導 插塞35及55之前利用遮罩及植入來提供一例如磷之N型摻 雜劑於該塊半導體基板12中而形成。一高溫擴散區係接著 提供以形成該N井62。接著植入係提供於擴散區22、&、 -15-
1301305 A7 B7 五、發明説明(13 ) 42及 52。 在圖7中,一絕緣内襯54絕緣該半導體層16及該傳導插 塞55。該絕緣内襯54可以形成該絕緣層34之任何方式來形 成。見圖3及附文作為前面該絕緣内襯34如何形成之說明 。如同另一例,該絕緣内襯54可由一例如前面對應圖2A所 述之絕緣内襯3 1之絕緣内襯所取代,且可以一形成該絕緣 内襯31之相同方式來形成。見圖2A及附文作為前面該絕緣 内襯3 1如何形成之說明。取代該絕緣内襯54之絕緣内襯再 絕緣該半導體層16及該傳導插塞55 ^如另一例,在本發明 範圍内,該半導體層16及該傳導插塞55之間不具有絕緣隔 離。 在圖7中,該傳導介面56可具以該傳導介面26之任何特 性及功能。見圖4及附文作為前面該傳導介面26之說明。 一該P +擴散區22、該N +擴散區32、該N +擴散區42及 該P +擴散區52之結合可當作一閘流體(例如,一矽控整流 器)作用。若該閘流體傳導例如在靜電放電期間產生之大 電流,則具有一高熱傳導性之該塊半導體基板12當作一用 以一消除由該大電流產生之熱之有效媒介。 該傳導插塞25、35、45及55係分別與該擴散區22、32、 42及52自我對準並延伸至該半導體層16及絕緣體層15之一 部分致使該傳導插塞25、35、45及55之一末端係分別與諱 擴散區22、32、42及52作傳導揍觸。 圖8 - 12說明辨別為電子結構90之另一具體實施例,其中 類似圖4那些之擴散區及傳導插塞係根據一不同於前面結 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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線 1301305 A7 __ B7 五、發明説明(14 ) 合圖2A及2B對應至圖4所述之溝渠形成方式之不同形成溝 渠方式來製造。 圖8說明圖1在穿透該s〇l結構】4形成一溝渠60致使一部 分該塊半導體基板12被露出後之圖形。該溝渠6〇可以一熟 知此項技術之人士所知之任何方法來形成,包含前述用以 形成圖2A及2B之溝渠20之任何方法。若使用圖2A之方法, 該溝渠將在該溝渠60之一侧壁61之一部分上具有一類似圖 2A之絕緣内襯21之絕緣内襯,其中該部分係鄭接至該半導 體層16。這類絕緣内襯構成一.用以絕緣該半導體層16及接 著形成(也就疋,後面圖11中所示之傳導插塞乃及85)之傳 導插塞。 圖9說明圖8在一 p +擴散區72及一N +擴散區82已形成於 該塊半導體基板中之溝渠60下方後。該p +擴散區72及該N + 擴散區82係分別以一熟知此項技術之人士所知之任何方法 來形成。例如,為了形成該P +擴散區72,該半導體層16之 頂部表面17及該溝渠60下未形成該p +擴散區72之部分係以 一遮罩材料來遮罩,而P +摻雜劑係以該方向8或一相對於 該方向8之角度透過該溝渠60未遮罩部分植入至該溝渠6〇 未遮罩部分下方之該塊半導體基板12之一頂部部分中。該 遮罩係致使該P +摻雜劑除形成該P +擴散區72所在處外免受 該電子結構90之任何部分之攻擊。在形成該p +擴散區72後 ,該遮罩材料可由例如化學移除之任何已知方法來移除。 該N +擴散區82可以類似於形成該p +擴散區72之前述方法之 方式或由一熟知此項技術之人士所知之任何方法來形成。 _17_ 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公^ " ----
1301305 遍P擴散區72可在形成該N +擴散區82之前或之後被形成。 忒溝耒60構成一用以植入摻雜劑以形成該ρ +擴散區72及該 Ν +擴散區82之”溝渠結構”。 圖9說明一在該溝渠6〇侧壁61上之絕緣内襯74。該絕緣 内襯74可如前面結合圖3所述之形成該絕緣内襯24之相同 方式來形成。該絕緣内襯74係一前面(但是未被顯示)結合 圖8所示之絕緣内襯之另一例。該絕緣内襯74 (或有關圖8 所述之絕緣内襯)如後面結合圖12所述之自接著形成於該 溝渠60内之傳導插塞中絕緣該半導體層16。該半導體内襯 74可在形成該ρ +擴散區72及該Ν +擴散區82之前或之後被形 成。該絕緣内襯74構成一用以自接著形成(也就是,後面 圖11所示之傳導插塞75及85)之傳導插塞中絕緣該半導體層 16之••絕緣内襯結構 圖10說明圖9在該溝渠60已填充著傳導材料62後。傳導 材料62係與該Ρ +擴散區72及該Ν +擴散區82作傳導接觸。該 傳導材料62可包含一例如摻雜多晶矽之半導體材料或另一 材料(例如,鎢或鋁)或一金屬合金。若該傳導材料62包含 例如摻雜多晶矽之摻雜半導體材料,則該傳導材料62應被 分佈致使超過該Ρ +擴散區72之一部分該傳導材料62被摻雜 Ρ型,而超過該Ν_擴散區82之一部分該傳導材料62被摻雜 Ν型。 圖10中之傳導材料62係顯示如同具有從該絕緣層15之底 部表面18延伸至約該半導體層16之頂部表面17之高度Η(同 時述於圖4中)。另外,該傳導材料62可具有一如自該半導 -18- m本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公爱)
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線 1301305 A7 B7 五、發明説明(16 ) 體層16之底部表面18之方向6所測量之少於Η之高度。該傳 導材料可利用過度填充著接著以例如經CMP或任何合適拋 光方法來平坦化該半導體層16之頂部表面17來拋光之傳導 材料來置於該溝渠60中。 圖11說明圖10在一部分該傳導材料已自該傳導間隙62中 移除,致使留下一傳導插塞75、一傳導插塞85及一溝渠70 後,其中該溝渠70分開該傳導插塞75及該傳導插塞85。在 該傳導插塞75及該傳導插塞85之至少一邊緣係分別與擴散 區72及82及與該侧壁61 (見圖9)自我對準。移除部分該傳 導材料係以一熟知此項技術之人士所知之任何方法來完成 ,例如,別稱微影及蝕刻、機械鑽孔或雷射鑽孔。該傳導 插塞75及85係"間隙壁插塞"。 圖12說明圖11在該溝渠70已填充著絕緣63後。該絕緣63 可包含例如二氧化矽之任何電性絕緣材料。此外於圖12中 ,該傳導插塞75及85已分別使用一傳導介面76及86來分別 傳導耦合至内節點或外墊片78及88。該内節點或外墊片78 及88各具有前面結合圖4所述之内節點或外墊片28之任何 特徵或特性。該傳導介面76及該傳導介面86可各具有一熟 知此項技術之人士所知之任何類型傳導介面,例如一傳導 接觸及傳導接線之組合。 一該Ρ +擴散區72及該Ν +擴散眉82之結合可當作一二極 體作用。若該二極體傳導例如在靜電放電期間所產生之大 電流,則具有一高熱傳導性之該塊半導體基板12當作一用 以消除該大電流產生之熱之有效媒介。該二極體在操作於 -19- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐)
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線 1301305 A7 £7___ 五、發明説明(17 ) 逆偏壓時也可提供一擴散電容器。
線 圖12之電子結構90在結構及功能上係類似於圖4之電子 結構10。圖12之電子結構90非材料上不同於圖4之電子結構 10在於圖12中之傳導插塞75及85係由該絕緣間隙63分開, 而圖4中之傳導插塞22及32係由一部分該絕緣層15及該半導 體層16之一對應部分來分開。據此,前面用於圖1-4之電 子結構10所述之所有修改及具體實施例施用至圖12之電子 結構90。又,前面圖5 - 7中所示電子結構90之修改及具體 實施例施用至圖12之電子結構90。例如,該電子結構90可 包括一在類似於圖5之摻雜井39之該塊半導體基板12中之 摻雜井(也就是,一 N井)。如同一第二例,該電子結構90 可包括三擴散區(例如,一 PNP雙極電晶體或一如前面用於 圖6中之電子結構10所示之NPN雙極電晶體)。如同一第三 例,該電子結構90可包括四擴散區(例如,一如前面用於 圖7中之電子結構10所示之閘流體)。用以在該電子結構90 之該塊半導體基板12中形成多擴散區,摻雜劑必須透過在 該塊半導體基板12形成一擴散區之各位置之溝渠60 (如前 面結合圖9所描述)來植入。據此,該溝渠60構成一用以植 入摻雜劑以形成該P +擴散區72、該N +擴散區82及任何其它 擴散區之”溝渠結構"。又,用以在該電子結構90之該塊半 導體基板12中形成多擴散區,傳導材料必須如前面結合圖 11所述地自該傳導間隙62中移除,因而留下一超過各擴散 區之傳導插塞,且該移除之傳導材料接著係如前面結合圖 12所述地由該絕緣材料來取代。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 1301305 五、發明説明(18 ) 在本發明特定具體實施例在此基於說明目的已作說明時 ,許多修改及變化對那些熟知此項技藝之人士將是顯而易 見的。據此,所附申請專利範圍係要包含落於本發明之真 正精神及範圍内之所有這類修改及變化。 -21 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

Claims (1)

  1. _1那复丨 έβ8 丨1 —,…一J ____ D8 六、申請專利範圍 ~ 1 · 一種電子結構,包括: 一具有一半導體裝置之大塊半導體基板,其中該半 導體裝置包含Μ個擴散區,其中μ係至少為2,其中該 Μ個擴散區之一第一擴散區係為一 ρ +擴散區,及其中 A Μ擴政£之* —弟^一擴散區係為一 ν +擴散區; 一在該塊半導體基板上之絕緣體上矽(s〇I)結構,其 中該SOI結構包含一在該塊半導體基板上之絕緣體層及 一在該絕緣體層上之半導體層·,及 Μ個傳導插塞,自我對準於該μ個擴散區並延伸穿透 一部分該SOI層致使各傳導插塞之一末端係傳導接觸著 該Μ個擴散區之一相對應擴散區。 2·如申請專利範圍第1項之電子結構,其中各傳導插塞包 含一選自由純多晶矽、摻雜多晶矽、鎢及鋁所組族群 中之傳導材料。 3 .如申請專利範圍第1項之電子結構,其中各傳導插塞係 為一如該相對應擴散區之相同傳導類型。 4.如申請專利範圍第丨項之電子結構,其中該各擴散區已 利用植入摻雜劑來形成。 5·如申請專利範圍第丨項之電子結構,其中各傳導插塞係 為一穿透插塞。 6 ·如申請專利範圍第1項之電子結構,其中各傳導插塞係 為一間隙插塞。 7 ·如申請專利範圍第1項之電子結構,進—步包括一絕緣 -22- 阳本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) "— --- A8 B8 C8 D8 1301305 申請專利範圍 分開該半導體層中各傳導插塞之絕緣内襯結構。 8 ·如申請專利範圍第1項之電子結構,其中該半導體裝置 包含一靜電放電裝置(ESD)。 9·如申請專利範圍第1項之電子結構,其中該半導體裝置 包含一二極體或一擴散電容器。 10·如申請專利範圍第i項之電子結構,其中該大塊半導體 基板包含一摻雜井,及其中一部分該半導體裝置係在 遠換雜井内β 11.如申請專利範圍第i項之電子結構,進一步包括Μ個傳 導節點及Μ個傳導介面,其中該Μ個傳導介面之各介面 係傳導接觸著該Μ個傳導插塞之一相對應傳導插塞及 該Μ個傳導節點之一相對應傳導節點。 12·如申請專利範圍第1項之電子結構,其中Μ係至少為3, 其中遠Μ個擴散區之一第三擴散區係為一 擴散區或一 Ρ +擴散區,及其中該半導體裝置包含一雙極電晶體。 13·如申請專利範圍第1項之電子結構,其中Μ係至少為4 ’其中遠Μ個擴散區之一第三擴散區係為一 ρ +擴散區 ,其中該Μ個擴散區之一第四擴散區係為一 Ν +擴散區 ’及其中該半導體裝置包含一閘流體。 14.一種用以形成一電子結構之方法,包括下列步驟: 提供一塊半導體基板; 在該塊半導體基板上形成一絕緣體上矽結構, 其中該SOI結構包含一在該塊半導體基板上之絕緣.體層 -23- 1福本紙張尺度逋用中國國家標準(CNS) A4規格(210X297公楚) 1301305 A8 B8 C8 D8 申請專利範圍 及一在該絕緣體層上之半導體層; 形成一穿透該SOI層之溝渠結構,其中該溝渠結構之 一末端係介接於該塊半導體基板; 使用該溝渠結構於該塊半導體基板中形成一半導體 裝置,其中該半導體裝置包含%個擴散區,其中“係至 少為2 ’其中該Μ個擴散區之一第一擴散區係為一 p +擴 散區,及其中該Μ個擴散區之一第二擴散區係為一 Ν + 擴散區; 形成Μ個傳導插塞,自我對準於該Μ個擴散區並延伸 穿透一部分該SOI層致使各傳導插塞之一末端係傳導接 觸著遠Μ個擴散區之一相對應擴散區。 15. 如申請專利範圍第14項之方法,其中各傳導插塞包 一選自由純多晶矽、摻雜多晶矽、鎢及鋁所組族群 之傳導材料。 16. 如中請專利範圍第14項之方法,其中各傳導插塞係 一如該相對應擴散區之相同傳導類型。 Π.如申請專利範圍第14項之方法,其中該形成一半導 裝置之步驟包含利用植入摻雜劑來形成各擴散區。 18.如申請專利ΙΕ圍第14項之方法,其中各傳導插塞係 一穿透插塞。 19•如申請專利範圍第14項之方法,其中各傳導插塞係 一間隙插塞》 # 20.如申請專利範圍第14项之方法,進一步包括形成一 含 中 為 體 為 為 絕 -24 - 丨5本纸張尺度適用中國國家標準(CNS) Α4規格(21〇χ297公爱) 1301305 έΙ C8 _______D8 六、申請專利範園 緣分開該半導體層中各傳導插塞之絕緣内襯結構。 21·如申請專利範圍第14項之方法,其中該半導體裝置包 含一靜電放電裝置(ESD)。 22.如申請專利範圍第14項之方法,其中該半導體裝置包 含一二極體或一擴散電容器。 23·如申請專利範圍第14項之方法,其中該大塊半導體基 板包含一摻雜井,及其中一部分該半導體裝置係在該 4參雜井内。 24·如申請專利範圍第14項之方法,進一步包括形成μ個傳 導節點及Μ個傳導介面,其中該μ個傳導介面之各介面 係傳導接觸著該Μ個傳導插塞之一相對應傳導插塞及 該Μ個傳導節點之一相對應傳導節點β 25·如申請專利範圍第14項之方法,其中μ係至少為3,其 中該Μ個擴散區之一第三擴散區係為一 Ν+擴散區或一 Ρ +擴散區,及其中該半導體裝置包含一雙極電晶體^ 26·如申請專利範圍第14項之方法,其中Μ係至少為4,其 中該Μ個擴散區之一第三擴散區係為一 ρ +擴散區,其 中該Μ個擴散區之一第四擴散區係為一 Ν +擴散區,及 其中該半導體裝置包含一閘流體。 -25- 本纸張尺度通用中國國家標準(CNS) Α4規格(210X297公爱) iOO
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI553315B (zh) * 2015-11-27 2016-10-11 致茂電子股份有限公司 用於靜電放電測試之檢測組件

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4176342B2 (ja) * 2001-10-29 2008-11-05 川崎マイクロエレクトロニクス株式会社 半導体装置およびそのレイアウト方法
DE10303926B4 (de) * 2003-01-31 2005-01-05 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Technik zur Herstellung von Kontakten für vergrabene dotierte Gebiete in einem Halbleiterelement
DE10345346B4 (de) * 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
DE10345345A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung von Halbleiterbauelementen in einem Halbleitersubstrat
US7205657B2 (en) * 2004-02-12 2007-04-17 International Rectifier Corporation Complimentary lateral nitride transistors
US7075155B1 (en) 2004-06-14 2006-07-11 Advanced Micro Devices, Inc. Structure for protecting a semiconductor circuit from electrostatic discharge and a method for forming the structure
US7223640B2 (en) * 2005-03-03 2007-05-29 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
JP2007042760A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置
JP2007294765A (ja) * 2006-04-26 2007-11-08 Oki Electric Ind Co Ltd 半導体装置
US7375339B2 (en) * 2006-04-28 2008-05-20 International Business Machines Corporation Monitoring ionizing radiation in silicon-on insulator integrated circuits
US20080305613A1 (en) * 2007-06-07 2008-12-11 Advanced Micro Devices, Inc. Method for fabricating an soi defined semiconductor device
US7791139B2 (en) * 2007-07-27 2010-09-07 Infineon Technologies Austria Ag Integrated circuit including a semiconductor assembly in thin-SOI technology
US7675121B2 (en) * 2007-10-08 2010-03-09 International Business Machines Corporation SOI substrate contact with extended silicide area
US20090113357A1 (en) * 2007-10-25 2009-04-30 Wagdi William Abadeer Monitoring ionizing radiation in silicon-on insulator integrated circuits
JP2008109148A (ja) * 2007-11-19 2008-05-08 Toshiba Corp 半導体集積装置
DE102008007002B4 (de) * 2008-01-31 2013-03-28 Advanced Micro Devices, Inc. Verfahren zum Bilden von Substratkontakten für moderne SOI-Bauelemente auf der Grundlage einer tiefen Grabenkondensatorkonfiguration
US8497529B2 (en) * 2009-03-13 2013-07-30 International Business Machines Corporation Trench generated device structures and design structures for radiofrequency and BiCMOS integrated circuits
US8232625B2 (en) * 2009-03-26 2012-07-31 International Business Machines Corporation ESD network circuit with a through wafer via structure and a method of manufacture
US7989282B2 (en) * 2009-03-26 2011-08-02 International Business Machines Corporation Structure and method for latchup improvement using through wafer via latchup guard ring
US8054597B2 (en) * 2009-06-23 2011-11-08 International Business Machines Corporation Electrostatic discharge structures and methods of manufacture
US8021941B2 (en) * 2009-07-21 2011-09-20 International Business Machines Corporation Bias-controlled deep trench substrate noise isolation integrated circuit device structures
JP2011151268A (ja) * 2010-01-22 2011-08-04 Sharp Corp 発光装置
DE102010001405B4 (de) * 2010-01-29 2018-03-15 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Halbleiterelements mit einer Substratsdiode mit geringen Fluktuationen
KR200451754Y1 (ko) * 2010-06-11 2011-01-10 권욱근 떡성형기용 거피고물 공급장치
JP2014225483A (ja) 2011-09-16 2014-12-04 パナソニック株式会社 半導体集積回路装置
US9324632B2 (en) 2014-05-28 2016-04-26 Globalfoundries Inc. Semiconductor structures with isolated ohmic trenches and stand-alone isolation trenches and related method
US9847246B1 (en) 2016-09-30 2017-12-19 International Business Machines Corporation Multiple finFET formation with epitaxy separation
US11189546B2 (en) * 2019-10-18 2021-11-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6048106B2 (ja) 1979-12-24 1985-10-25 富士通株式会社 半導体集積回路
US4649627A (en) 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element
JP2812388B2 (ja) 1988-01-18 1998-10-22 富士通株式会社 Soi半導体装置の製造方法
JPH02246267A (ja) 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置の製造方法
DE69316256T2 (de) 1992-03-26 1998-08-06 Texas Instruments Inc Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
WO1994027325A1 (en) 1993-05-07 1994-11-24 Vlsi Technology, Inc. Integrated circuit structure and method
US5525814A (en) 1995-01-19 1996-06-11 Texas Instruments Incorporated Three dimensional integrated latch and bulk pass transistor for high density field reconfigurable architecture
JP2806286B2 (ja) 1995-02-07 1998-09-30 日本電気株式会社 半導体装置
US6034399A (en) 1997-03-06 2000-03-07 Lockheed Martin Corporation Electrostatic discharge protection for silicon-on-insulator
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
US5923067A (en) 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US5956597A (en) 1997-09-15 1999-09-21 International Business Machines Corporation Method for producing SOI & non-SOI circuits on a single wafer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI553315B (zh) * 2015-11-27 2016-10-11 致茂電子股份有限公司 用於靜電放電測試之檢測組件

Also Published As

Publication number Publication date
US20020113267A1 (en) 2002-08-22
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US6498372B2 (en) 2002-12-24

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