TWI395290B - 快閃記憶體及其製造方法 - Google Patents

Description

快閃記憶體及其製造方法

本發明是有關於一種記憶體及其製造方法，且特別是有關於一種快閃記憶體及其製造方法。

非揮發性記憶體因具有可多次進行資料之存入、讀取、抹除等特性，且存入之資料在斷電後也不會消失，因此被廣泛應用於個人電腦和電子設備。一般來說，典型的記憶體元件包括由浮置閘極(floating gate)與控制閘極(control gate)構成的堆疊式閘極結構。浮置閘極配置於控制閘極和基底之間且處於浮置狀態，而控制閘極則與字元線相連接。且，基底與浮置閘極之間配置有穿隧介電層，浮置閘極與控制閘極之間配置有閘間介電層。

一般來說，浮置閘極配置於隔離結構之間，且浮置閘極的表面例如是與隔離結構的表面齊平。因此，移除一部分位於浮置閘極之間的隔離結構可以增加浮置閘極所暴露出來的面積，以增加浮置閘極與控制閘極之間的接觸面積，進而提升閘極耦合率(gate-coupling ratio，GCR)。

然而，記憶體元件包括記憶胞區與周邊區，為了移除記憶胞區之浮置閘極之間的一部分的隔離結構，往往會同時移除周邊區的一部分的隔離結構。在周邊區中，移除過多的隔離結構可能暴露出位於隔離結構之間之基底上的閘介電層，使得閘介電層在後續的蝕刻製程與清洗製程中退化，而影響周邊區元件的電性。再者，在移除一部分的隔離結構後會在基底上形成一整層的閘間介電層，且接著移除周邊區的閘間介電層與浮置閘極。若是位於周邊區之隔離結構之表面與浮置閘極之表面之間的高度差太大，後續移除周邊區之閘間介電層與浮置閘極的蝕刻製程會因間隙壁效應(spacer effect)而不易進行。

因此，如何適當地移除記憶胞區與周邊區之一部分的隔離結構，以提高記憶體元件的閘極耦合率且維持良好的電性為目前十分重要且亟需解決的問題。

本發明提供一種快閃記憶體的製造方法，使快閃記憶體具有高閘極耦合率與良好的電性。

本發明提出一種快閃記憶體的製造方法。首先，提供基底，基底包括記憶胞區與周邊區，基底上已形成有多個隔離結構，且隔離結構之間的基底上已形成有第一介電層與浮置閘極。接著，於基底上形成罩幕層，罩幕層覆蓋周邊區的隔離結構以及位於記憶胞區且與周邊區緊鄰的隔離結構。然後，以罩幕層為罩幕，移除記憶胞區的隔離結構的一部分，使得位於周邊區的隔離結構之表面與第一介電層之表面之間具有第一高度差，位於記憶胞區且與周邊區緊鄰的隔離結構之表面與第一介電層之表面之間具有第一高度差，而位於記憶胞區的其餘隔離結構之表面與第一介電層之表面之間具有第二高度差，其中第一高度差大於第二高度差，且隔離結構之表面高於第一介電層之表面。接著，移除罩幕層。然後，於基底上形成閘間介電層。繼之，移除周邊區的閘間介電層以及浮置閘極。而後，於基底上形成導體層。

在本發明之一實施例中，在移除周邊區的閘間介電層以及浮置閘極後，更包括移除周邊區的第一介電層以及於周邊區的隔離結構之間的基底上形成第二介電層。

在本發明之一實施例中，上述之周邊區的隔離結構之表面高於第二介電層之表面，且周邊區的隔離結構之表面與第二介電層之表面之間具有第三高度差，其中第三高度差大於第二高度差。

基於上述，本發明之快閃記憶體的製造方法利用罩幕層覆蓋周邊區來移除記憶胞區的部分隔離結構，使記憶胞區的隔離結構之表面與穿隧介電層之表面之間的高度差大於周邊區的隔離結構之表面與閘介電層之表面之間的高度差。如此一來，能夠增加浮置閘極與控制閘極之間的接觸面積，以及保持周邊區之閘介電層的完整性，使得快閃記憶體具有高閘極耦合率與良好的電性。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

[第一實施例]

圖1A至圖1I是依照本發明之第一實施例的一種快閃記憶體的製造方法之流程剖面示意圖。

請參照圖1A，首先，提供基底100。基底100例如是矽基底。基底100包括記憶胞區102與周邊區104。然後，於基底100上依序形成介電層106與罩幕層110。介電層106的材料例如是氧化矽，其形成方法例如是熱氧化法或化學氣相沈積法。罩幕層110的材料例如是氮化矽，其形成方法例如是化學氣相沈積法。

請參照圖1B，接著，移除部分罩幕層110、介電層106與基底100，以形成溝渠112。移除部分罩幕層110、介電層106與基底100的方法例如是先於罩幕層110上形成圖案化光阻層(未繪示)。然後，以圖案化光阻層為罩幕，進行蝕刻製程，以移除暴露的罩幕層110以及罩幕層110下方的介電層106與基底100。之後，移除圖案化光阻層。

請參照圖1C，然後，於溝渠112中形成隔離結構114、114’、116。其中，隔離結構114’為記憶胞區102中最靠近周邊區104的隔離結構。隔離結構114、114’、116例如是淺溝渠隔離結構。隔離結構114、114’、116的材料例如為高密度電漿氧化物，其形成方法例如是先以高密度電漿化學氣相沈積法於圖1B所繪示的基底100上形成一層諸如氧化矽的絕緣材料，然後以罩幕層110為研磨終止層，進行化學機械研磨製程將絕緣材料平坦化。之後，移除罩幕層110以暴露出介電層106。移除罩幕層110的方法例如是非等向性蝕刻製程。

請參照圖1D，接著，例如是以濕蝕刻法去除介電層106，並形成穿隧介電層108。而後，於基底100上形成導體材料層(未繪示)，導體材料層的材料例如是多晶矽。隨後，例如是以隔離結構114、114’、116為研磨終止層，進行化學機械研磨製程將導體材料層平坦化，以形成浮置閘極120。特別注意的是，在本實施例中，浮置閘極120之表面與隔離結構114、114’、116之表面例如是齊平。特別一提的是，本發明未限制快閃記憶體的形成方法，圖1A至圖1C所述之流程僅是多種進行快閃記憶體之前段製程中的一種，換言之，熟知此技藝者應了解可使用各種方法來製作圖1D所示的穿隧介電層108、浮置閘極120以及隔離結構114、114’、116。

請參照圖1E，接著，於基底100上形成罩幕層122，罩幕層122覆蓋周邊區104的隔離結構116以及位於記憶胞區102且與周邊區104緊鄰的隔離結構114’。罩幕層122的材料例如是光阻。

然後，以罩幕層122為罩幕，移除位於記憶胞區102的部分隔離結構114，以形成隔離結構114a。如此一來，除了與周邊區104緊鄰的隔離結構114’以外，記憶胞區102的其餘隔離結構114a之表面124皆低於位於周邊區104的隔離結構116之表面126。換言之，隔離結構114a、114’、116之表面124、125、126高於穿隧介電層108之表面109，且周邊區104的隔離結構116之表面126與穿隧介電層108之表面109之間具有第一高度差H1、位於記憶胞區102且與周邊區104緊鄰的隔離結構114’之表面125與穿隧介電層108之表面109之間同樣具有第一高度差H1，而位於記憶胞區102的其餘隔離結構114a之表面124與穿隧介電層108之表面109之間具有小於第一高度差H1的第二高度差H2。

請參照圖1F，接著，例如是以非等向性蝕刻製程移除罩幕層122。而後，在本實施例中，例如是對隔離結構114a、114’、116進行全面性移除，以形成隔離結構114b、114’a、116a。全面性移除的方法包括濕式蝕刻法或乾式蝕刻法。如此一來，位於記憶胞區102的隔離結構114b之表面124仍低於位於周邊區104的隔離結構116a之表面126以及位於記憶胞區102且與周邊區104緊鄰的隔離結構114’a之表面125。換言之，隔離結構114b、114’a、116a的表面124、125、126高於穿隧介電層108之表面109，且位於周邊區104的隔離結構116a之表面126與穿隧介電層108之表面109之間具有高度差H3，位於記憶胞區102且與周邊區104緊鄰的隔離結構114’a之表面125與穿隧介電層108之表面109之間同樣具有高度差H3，而位於記憶胞區102的其餘隔離結構114b之表面124與穿隧介電層108之表面109之間具有小於高度差H3的高度差H4。

請參照圖1G，之後，於基底100上形成閘間介電層128。閘間介電層128例如是由氧化矽層、氮化矽層與氧化矽層堆疊而成的複合介電層，其形成方法例如是化學氣相沈積法。當然，在其他實施例中，閘間介電層128也可以是氧化矽、氮化矽等介電材料的單層結構。

請同時參照圖1G與圖1H，然後，移除周邊區104的閘間介電層128、浮置閘極120以及穿隧介電層108。而後，於周邊區104的隔離結構116a之間的基底100上形成閘介電層130。移除周邊區104的閘間介電層128、浮置閘極120以及穿隧介電層108的方法例如是乾式蝕刻製程或濕式蝕刻製程。閘介電層130的材料例如是氧化矽，其形成方法例如是化學氣相沈積法。其中，周邊區104的隔離結構116a之表面126與閘介電層130之表面132之間的高度差H5大於隔離結構114b之表面124與穿隧介電層108之表面109之間的高度差H4。

請參照圖1I，繼之，於基底100上形成導體層134，以覆蓋記憶胞區102之閘間介電層128與周邊區104之閘介電層130與隔離結構116a。其中，記憶胞區102的導體層134作為控制閘極，周邊區104的導體層134作為閘極。導體層134的材料例如是摻雜多晶矽，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者也可採用臨場(in-situ)植入摻質的方式，利用化學氣相沈積法形成之。之後，進行快閃記憶體的後段製程步驟，如形成源極與汲極區、接觸窗與導線等步驟，此為本領域中具有通常知識者所熟知，於此不再贅述。

在本實施例中，利用罩幕層覆蓋周邊區以及鄰近周邊區的記憶胞區，使得記憶胞區的隔離結構與周邊區的隔離結構被移除的程度不同。如此一來，記憶胞區的隔離結構之表面低於周邊區的隔離結構之表面，也就是記憶胞區的隔離結構之表面與穿隧介電層之表面之間的高度差大於周邊區的隔離結構之表面與閘介電層之表面之間的高度差。在記憶胞區中，由於較多的隔離結構被移除，使得浮置閘極暴露出較多的面積，故增加浮置閘極與控制閘極之間的接觸面積，以提升閘極耦合率。在周邊區中，由於較少的隔離結構被移除，故即使對周邊區進行多次的蝕刻或清洗製程，也不會使閘介電層暴露出來，能避免閘介電層退化(degradation)，因此能使記憶體元件具有良好的電性。再者，由於位於記憶胞區且與周邊區鄰近的隔離結構之表面與周邊區的隔離結構之表面幾乎齊平，因此在形成作為控制閘極的導體層時，能避免導體層在位於記憶胞區且鄰近周邊區處發生間隙壁效應。換言之，本發明之快閃記憶體的製造方法能夠增加浮置閘極與控制閘極之間的接觸面積，以及保持周邊區之閘介電層的完整性，使得快閃記憶體具有高閘極耦合率與良好的電性。

[第二實施例]

圖2A至圖2C是依照本發明之第二實施例的一種快閃記憶體的製造方法之一部分的流程剖面示意圖。在本實施例中，快閃記憶體的前段製程與第一實施例中圖1A至圖1D以及其對應說明相似，因此以下僅針對接續圖1D之步驟進行說明。

請同時參照圖1D與圖2A，在隔離結構114、114’、116之間的基底100上形成堆疊的穿隧介電層108與浮置閘極120後，例如是對隔離結構114、114’、116進行全面性(blanket)移除，以形成隔離結構114a、114’a、116a。其中，隔離結構114a、114’a、116a之表面124、125、126高於穿隧介電層108之表面109，且隔離結構114a、114’、116之表面124、125、126例如是齊平且與穿隧介電層108之表面109之間具有第一高度差H1。全面性移除的方法包括濕式蝕刻法或乾式蝕刻法。

請同時參照圖2A與圖2B，接著，於基底100上形成罩幕層122，罩幕層122覆蓋周邊區104的隔離結構116a以及位於記憶胞區102而與周邊區104緊鄰的隔離結構114’a。罩幕層122的材料例如是光阻。

然後，以罩幕層122為罩幕，移除位於記憶胞區102的部分隔離結構114a，以形成隔離結構114b。如此一來，除了與周邊區104緊鄰的隔離結構114’a以外，位於記憶胞區102的其餘隔離結構114b之表面124低於位於周邊區104的隔離結構116a之表面126。也就是說，周邊區104的隔離結構116a之表面126與穿隧介電層108之表面109之間仍具有第一高度差H1、位於記憶胞區102且與周邊區104緊鄰的隔離結構114’a之表面125與穿隧介電層108之表面109之間仍具有第一高度差H1，但位於記憶胞區102的其餘隔離結構114b之表面124與穿隧介電層108之表面109之間具有小於第一高度差H1的第二高度差H2。

請參照圖2C，而後，移除罩幕層122。在移除罩幕層122後，本實施例之快閃記憶體的後段製程與第一實施例中圖1G至圖1I以及其對應說明相似，於此不贅述。

綜上所述，利用罩幕層覆蓋周邊區以及鄰近周邊區的記憶胞區，使得記憶胞區的隔離結構與周邊區的隔離結構被移除的程度不同。如此一來，記憶胞區的隔離結構之表面與穿隧介電層之表面之間的高度差大於周邊區的隔離結構之表面與閘介電層之表面之間的高度差。在記憶胞區中，由於較多的隔離結構被移除，故能增加浮置閘極與控制閘極之間的接觸面積，以提升閘極耦合率。在周邊區中，由於較少的隔離結構被移除，故能避免閘介電層因暴露出來而退化，使記憶體元件具有良好的電性。換言之，本發明之快閃記憶體的製造方法能夠增加浮置閘極與控制閘極之間的接觸面積，以及保持周邊區之閘介電層的完整性，使得快閃記憶體具有高閘極耦合率與良好的電性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

102．．．記憶胞區

104．．．周邊區

106．．．介電層

108．．．穿隧介電層

109．．．表面

110．．．罩幕層

112．．．溝渠

114、114a、114b、114’、114’a、116、116a．．．隔離結構

120．．．浮置閘極

122．．．罩幕層

124、125、126．．．表面

128．．．閘間介電層

130．．．閘介電層

132．．．表面

134．．．導體層

H1、H2、H3、H4、H5．．．高度差

圖1A至圖1I是依照本發明之第一實施例的一種快閃記憶體的製造方法之流程剖面示意圖。

圖2A至圖2C是依照本發明之第二實施例的一種快閃記憶體的製造方法之一部分的流程剖面示意圖。

100．．．基底

102．．．記憶胞區

104．．．周邊區

108．．．穿隧介電層

109．．．表面

114’a、114b、116a．．．隔離結構

120．．．浮置閘極

124、125、126．．．表面

128．．．閘間介電層

130．．．閘介電層

132．．．表面

134．．．導體層

H4、H5．．．高度差

Claims (14)

1. 一種快閃記憶體的製造方法，包括：提供一基底，該基底包括一記憶胞區與一周邊區，該基底上已形成有多個隔離結構，且該些隔離結構之間的該基底上已形成有一第一介電層與一浮置閘極；於該基底上形成一罩幕層，該罩幕層覆蓋該周邊區的該些隔離結構以及位於該記憶胞區且與該周邊區緊鄰的該隔離結構；以該罩幕層為罩幕，移除該記憶胞區的該些隔離結構的一部分，使得位於該周邊區的該些隔離結構之表面與該第一介電層之表面之間具有一第一高度差，位於該記憶胞區且與該周邊區緊鄰的該隔離結構之表面與該第一介電層之表面之間具有該第一高度差，而位於該記憶胞區的其餘該些隔離結構之表面與該第一介電層之表面之間具有一第二高度差，其中該第一高度差大於該第二高度差，且該些隔離結構之表面高於該第一介電層之表面；移除該罩幕層；於該基底上形成一閘間介電層；移除該周邊區的該閘間介電層以及該些浮置閘極；以及於該基底上形成一導體層。
2. 如申請專利範圍第1項所述之快閃記憶體的製造方法，在移除該罩幕層之後更包括對該些隔離結構進行全面性(blanket)移除。
3. 如申請專利範圍第2項所述之快閃記憶體的製造方法，其中該全面性移除的方法包括濕式蝕刻法或乾式蝕刻法。
4. 如申請專利範圍第1項所述之快閃記憶體的製造方法，在形成該罩幕層之前更包括對該些隔離結構進行全面性(blanket)移除。
5. 如申請專利範圍第4項所述之快閃記憶體的製造方法，其中該全面性移除的方法包括濕式蝕刻法或乾式蝕刻法。
6. 如申請專利範圍第1項所述之快閃記憶體的製造方法，在移除該周邊區的該閘間介電層以及該些浮置閘極後，更包括移除該周邊區的該第一介電層以及於該周邊區的該些隔離結構之間的該基底上形成一第二介電層。
7. 如申請專利範圍第6項所述之快閃記憶體的製造方法，其中該周邊區的該些隔離結構之表面高於該第二介電層之表面，且該周邊區的該些隔離結構之表面與該第二介電層之表面之間具有一第三高度差，其中該第三高度差大於該第二高度差。
8. 如申請專利範圍第1項所述之快閃記憶體的製造方法，其中該罩幕層的材料包括光阻。
9. 如申請專利範圍第1項所述之快閃記憶體，其中該些隔離結構的材料包括氧化矽。
10. 如申請專利範圍第1項所述之快閃記憶體，其中該第一介電層的材料包括氧化矽。
11. 如申請專利範圍第1項所述之快閃記憶體，其中該第二介電層的材料包括氧化矽。
12. 如申請專利範圍第1項所述之快閃記憶體的製作方法，其中該些浮置閘極的材料包括摻雜多晶矽。
13. 如申請專利範圍第1項所述之快閃記憶體的製造方法，其中該閘間介電層的材料包括氧化矽/氮化矽/氧化矽。
14. 如申請專利範圍第1項所述之快閃記憶體的製作方法，其中該導體層的材料包括摻雜多晶矽。