TWI389261B - 埋入式閘極字元線ｄｒａｍ裝置的堆疊式電容結構及堆疊式電容的製造方法 - Google Patents
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Description
本發明係有關於一種堆疊式電容結構的製造方法，特別有關於埋入式閘極字元線連結DRAM裝置的堆疊式電容結構的製造方法。
埋入式閘極字元線連結(Buried Wordline DRAM)技術，不同於傳統的溝槽式(Trench)技術，而是以溝槽為基礎改良的標準堆疊電容器技術，具有效能、低功耗和小尺寸晶片等特點，進而發展出達成完全垂直單元(vertical cells)的技術領域突破。
於先前技術中，在製作埋入式閘極字元線連結DRAM裝置的堆疊式電容結構時，需配合製作極高深寬比的電容結構的製程。第1A和1B圖係顯示傳統堆疊式電容結構的部分製程的示意圖。請參閱第1A圖，形成一介電層2於一半導體基底1上。接著形成高深寬比的電容開口5於介電層2中，並且沉積一導電層3(做為電容結構的下電極)於介電層2和電容開口5內側壁上。接著，請參閱第1B圖，施以化學機械研磨將介電層2表面上的導電層3移除，再以濕蝕刻製程，或稱模版蝕刻(mold etch)，回蝕刻介電層2露出導電層3的上部分，形成部分外露的電容杯體，以利進行後續的製程。
隨著記憶體陣列區的電容密度提升，電容結構的間距就愈靠近。尤其是，在進行上述形成電容杯體的步驟時，常因微影製程的曝光失焦(defocus)，或者由於蝕刻開口製
程造成局部區域蝕刻率不同，所導致電容杯口蝕刻深度不足，如第1C圖的開口5’和5”所示。進而導致在後續製程時，例如模版蝕刻(mold etch)，電容杯體的底部因失去支撐而倒塌或剝離，如第1D圖的電容杯體3’和3”所示。
本發明之一實施例提供一種堆疊式電容的製造方法，包括：提供一基底具有一記憶胞陣列區域和一週邊區域，其中所述記憶胞陣列區域包括多個電容堆疊的結構，所述週邊區域具有一對準標記；形成一第一介電層於該基底上；形成一穩定堆疊層包括一氮化矽層和一氧化矽層於該第一介電層上；形成一第二介電層於該穩定堆疊層上；實施一第一圖案化步驟以形成多個電容開口於記憶胞陣列區域及一溝槽環繞該對準標記；順應性地沉積一第一電極層於該基底上並填入所述多個電容開口與溝槽的內側表面上；沉積一第三介電層於該第一電極層上並覆蓋整個基底上，並填滿電容開口與溝槽的內部；平坦化該第三介電層並移除該第二介電層表面上多餘的第三介電層；實施一第二圖案化步驟將該第二介電層圖案化，定義出一第一開口露出該電容開口的表面以及一第二開口露出該溝槽所環繞的區域；依序移除該第一和第二開口所露出的該第三介電層和該穩定堆疊層的該氧化矽層部分；順應性地沉積一高介電常數介電層和一第二電極層於該基底上並填入所述多個電容開口與溝槽的內側表面上；沉積一金屬層於該基底上並填滿所述多個電容開口與溝槽的內部；圖案化該金屬
層露出該週邊區域的一開口區域；移除該週邊區域的該開口區域下方的該穩定堆疊層和該第一介電層，並露出該對準標記；以及沉積一第五介電層於該基底上並填入該週邊區域的該開口區域，並接著將該第五介電層平坦化。
本發明另一實施例提供一種埋入式閘極字元線DRAM裝置的堆疊式電容結構，包括：一基底具有一記憶胞陣列區域和一週邊區域，所述週邊區域具有一對準標記；一第一介電層設置於該基底上；一穩定堆疊層設置於該第一介電層上；一第二介電層於該穩定堆疊層上；以及多個堆疊式電容結構設置於記憶胞陣列區域及一阻障結構環繞該對準標記設置於該週邊區域；其中於該週邊區域的該對準標記上方與該阻障結構的內部為一透明的第三介電層。
為使本發明能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
為了能有效地提升堆疊式電容結構的製程裕度及良
率，可在介電層上增加一穩定層(stabilize structure，簡稱ST)結構，例如藉由增加氮化矽/氧化矽層，以穩定電容杯體的結構。再者，在定義電容開口的製程中，藉由一圖案化的氮化矽層環繞相連保護住電容開口的杯緣。在進行模版蝕刻(mold etch)的步驟時，可避免電容杯體倒塌。
第2圖係顯示藉由增加氮化矽/氧化矽層的幫助，避免堆疊式電容杯體結構倒塌的示意圖。請參閱第2圖，首先提供一半導體基底11，具有一記憶胞陣列區域10A和一週邊區域10P。在記憶胞陣列區域10A具有主動元件15電性連接一電性接觸25，對應一堆疊式電容的位置。電性接觸25形成於介電層20中，是藉由金屬化製程形成。一圖案化的氮化矽層30設置於半導體基底11上定義出堆疊式電容的位置。所述週邊區域10P具有一連接導電層(Interconnect Layer)所形成之對準標記M0於氮化矽層30上。
一第一介電層35設置於半導體基底11上，並將穩定層結構(ST)包括氮化矽層40和氧化矽層45設置於第一介電層35上。接著，進行圖案化電容開口製程，形成對應電性接觸25位置的開口，並且在開口內側壁及底部形成導電層62填入介電層63於開口的中心部份。接著，以氮化矽層50做為硬遮罩層，其具有開口65a和65b於陣列區域10A與開口65c於週邊區域10P，接著定義電容杯口，即移除部份氧化矽層45a、45b和45c，以及繼續進行後續的步驟。
然而，僅僅藉由增加穩定層結構，其氮化矽層為透光
性差的介電層，在進行後續如上電極層之金屬導線製程(plate line，簡稱PL)製程時，因鎢金屬(Tungsten)為非透光層會導致上層光罩對準對準標記M0時發生困難。克服對準對準標記的方法為採用間接對準方法，或者將對準標記M0上方的穩定層結構移除。如果採用間接對準方法，會導致累進誤差增加。另一方面，若將對準標記M0上方的穩定層結構移除，例如在定義電容杯口時，亦即以濕蝕刻法移除部份氧化矽層45a、45b和45c時，所可順利地將對準標記M0上方的氮化矽層與氧化矽層45c移除，然而蝕刻液會由週邊區域10P進入，如箭頭E所示，進而橫向侵入陣列區域10A，進而影響元件效能。
在移除對準標記M0上方的穩定層結構時，為了避免蝕刻液由週邊區域橫向侵入陣列區域，本發明所揭露的實施例提供一種阻隔構造，設置於週邊區域且環繞對準標記，以有效地避免蝕刻液由週邊區域橫向侵入陣列區域。
第3A圖係顯示根據本發明之一實施例的埋入式閘極字元線連結DRAM裝置的平面示意圖。於第3A圖中，埋入式閘極字元線連結DRAM裝置100晶圓包括多個記憶胞陣列區域100A和週邊區域100P(或稱週邊街道(Kerf)或切割道區域(kerf line))，對準標記M0設置於週邊區域100P內。為了將對準標記M0上方的穩定層結構移除，利用微影製程形成一窗口(例如區域R)中。
第3B和3C圖係顯示第3A圖的局部區域R的示意圖。根據本發明之一實施例，形成一阻隔構造於週邊區域且環繞對準標記M0，請參閱第3B圖，在形成電容開口的步驟，
同時形成一溝槽80環繞對準標記M0，溝槽80的寬度為W，沿X方向與區域R的距離為△X、沿Y方向與區域R的距離為△Y。在形成與電容相同的導電層結構於溝槽80內之後，再以微影製程形成窗口區域85，並將窗口內的穩定層結構移除，由於溝槽80內導電層結構的阻隔，能有效地避免蝕刻液由週邊區域橫向侵入陣列區域。
第4A-4J係顯示根據本發明之實施例的堆疊式電容杯體結構於製造過程中各步驟的剖面示意圖。請參閱第4A圖，首先提供一半導體基底110，具有一記憶胞陣列區域100A和一週邊區域100P。在記憶胞陣列區域100A具有多個主動元件115，例如MOS場效電晶體，電性連接一電性接觸125，對應堆疊式電容的位置。電性接觸125可形成於介電層120中，例如金屬間介電層(IMD)，可藉由各種金屬化連線製程形成。
一氮化矽層130設置於半導體基底110上定義出堆疊式電容的位置。所述週邊區域100P具有一對準標記M0於氮化矽層130上。
一第一介電層135設置於半導體基底110上，例如以電漿輔助化學氣相沉積法(PECVD)形成四乙氧基矽酸鹽(TEOS)層，厚度範圍約為800±100nm。並將穩定層結構包括一氮化矽層140(例如由PECVD形成的SiN層，厚度約50±10nm)和一氧化矽層145(例如由PECVD形成的TEOS層，厚度約500±100nm)設置於第一介電層135上。
接著，進行圖案化電容開口製程，於記憶胞陣列區域形成對應電性接觸位置的開口，以及於週邊區域形成溝槽
環繞對準標記M0。請參閱第4B圖，實施一第一微影製程，包括由PECVD形成的SiN層150(厚度約100±10nm)於第一介電層135。接著，形成一碳硬遮罩層(Carbon hard mask)152，其組成為碳氫高分子(carbon-hydrgen polymer)及頂部薄的氮氧化矽(top thin SiON)於SiN層150上，其中碳氫高分子的厚度範圍約為2000埃至5000埃，SiON的厚度範圍約為250-1500埃，接著，形成一抗反射塗層(ARC，厚度約50nm)154於碳硬遮罩層152上，再形成圖案化光阻層156於抗反射塗層154上，並定義出對應電容位置的開口155a於記憶胞陣列區域100A和環繞對準標記M0的溝槽的開口155b於週邊區域100P。
以圖案化光阻層156為遮罩定義抗反射塗層154，碳硬遮罩層152和SiN層150，再以定義後的SiN層150為遮罩，例如以氫氟酸緩衝蝕刻(BHF)溶液，蝕刻氧化矽層145、氮化矽層140、第一介電層135和氮化矽層130，露出下方的基底結構，如第4C圖所示。由此，形成電容開口160a以及環繞的溝槽160b，由於電容開口160a的頂端受到連續環繞的圖案化SiN層150保護，因此在蝕刻電容開口時，可避免電容杯口崩塌。
請參閱第4D圖，順應性地形成一導電層162於上述基底結構上，在開口160a及溝槽160b內側壁及底部形成導電層162，例如以原子層沉積法(ALD)形成氮化鈦(TiN)層(厚度約為26±5nm)，接著以化學氣相沉積法(CVD)形成臭氧-四乙氧基矽酸鹽(O-TEOS，厚度約330±100nm)層164於基底結構上並填入開口160a及溝槽160b的中心部份。
接著，請參閱第4E圖，施以化學機械研磨法(CMP)210於基底結構，移除表面的O-TEOS層164，露出平坦的SiN層150與O-TEOS層164表面。
請參閱第4F圖，實施一第二微影製程，包括形成一碳硬遮罩層(厚度約200nm)170於SiN層150上，形成一抗反射塗層(ARC，厚度約為50nm的氮氧化矽層)172於碳硬遮罩層170上，再形成圖案化光阻層174於抗反射塗層172上，並定義出對應電容位置的開口175a和對準標記M0上方的開口175b。
請參閱第4G圖，以圖案化光阻層174為遮罩，透過開口175a和175b向下蝕刻，例如以反應性離子蝕刻或電漿蝕刻，並過度蝕刻部分露出的TiN層162和SiN層150，再移除圖案化光阻層174和碳硬遮罩層170。接著，實施濕蝕刻製程將露出的O-TEOS層164a和164b移除，並將穩定層結構所露出的氧化矽層145a和145b移除，如第4H圖所示。於一實施例中，可於第一階段利用氫氟酸緩衝蝕刻(BHF)溶液移除約400nm的氧化矽層，再以第二階段利用稀釋氫氟酸(DHF)溶液移除約100nm的氧化矽層。應理解的是，在週邊區域100P處，環繞對準標記M0的溝槽因受到導電層(TiN)162的襯墊，因而在進行濕蝕刻步驟時，可避免蝕刻液由週邊區域橫向侵入陣列區域。更明確地說，在週邊區域100P處的導電層(TiN)162可做為避免蝕刻液由週邊區域橫向侵入陣列區域的阻隔構造。
請參閱第4I圖，以化學氣相沉積法(CVD)或原子層沉積法(ALD)順應性地形成一高介電常數(high-k)介電層182
於基底結構上，以化學氣相沉積法(CVD)或原子層沉積法(ALD)順應性地形成一導電層(例如TiN)184於high-k介電層182上。由導電層150、high-k介電層182、和導電層184構成電容堆疊構造。接著，以化學氣相沉積法(CVD)順應性地形成一金屬層(例如鎢)186於基底結構上並填入開口及溝槽的中心部份。
接著，形成一光阻層188於金屬層(鎢)186上，光阻層188遮蔽陣列區域100A的金屬層(鎢)186與露出週邊區域100P的金屬層(鎢)186，形成對準標記M0上方的開口185。
請參閱第4J圖，移除光阻層188後，形成一介電層195於基底結構上，例如以電漿輔助化學氣相沉積法(PECVD)形成四乙氧基矽酸鹽(TEOS)層並填入對準標記M0上方的開口。接著再將介電層195平坦化，以利實施後續的製程，例如半導體的後段製程(BEOL)。應理解的是，由於此時對準標記M0上方是由透明的介電層(TEOS)195覆蓋，因此在進行後續製程時，例如進行上電極層之金屬導線製程(plate line，簡稱PL)製程，可藉由直接對準對準標記M0增加製程精度。
本發明所揭露的動態隨機存取記憶(DRAM)裝置的堆疊式電容的製造方法，其優點在於提供了穩定層結構以避免在進行模版蝕刻(mold etch)時造成電容杯體傾倒或崩塌。再者，為了後續製程的對準需求，在移除對準標記M0上方的不透明穩定層結構時，增加了環繞的阻隔構造，能有效地避免蝕刻液由週邊區域橫向侵入陣列區域。並且，本發明提供微影製程中所需對準標記及其製作方法，不會
造成後段製程(BEOL)或上電極層(PL)無法對準及曝光。
本發明雖以各種實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧半導體基底
2‧‧‧介電層
3‧‧‧導電層
3’、3”‧‧‧倒塌、剝離的電容杯體
5‧‧‧電容開口
5’、5”‧‧‧曝光失焦、蝕刻不足的電容開口
11、110‧‧‧半導體基底
10A、100A‧‧‧記憶胞陣列區域
10P、100P‧‧‧週邊區域
15、115‧‧‧主動元件
20、120‧‧‧介電層
25、125‧‧‧電性接觸
30、130‧‧‧氮化矽層
35、135‧‧‧第一介電層
40、140‧‧‧氮化矽層
45、145‧‧‧氧化矽層
45a、45b和45c‧‧‧部份氧化矽層
50、150‧‧‧氮化矽層
62‧‧‧導電層
63‧‧‧介電層
65a、65b、65c‧‧‧開口
80‧‧‧溝槽
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100‧‧‧DRAM裝置
145a和145b‧‧‧露出的氧化矽層
152、170‧‧‧碳硬遮罩層
154、172‧‧‧抗反射塗層
156、174、188‧‧‧圖案化光阻層
155a、155b‧‧‧開口
160‧‧‧介電層
160a‧‧‧開口
160b‧‧‧溝槽
162‧‧‧導電層(TiN)
164‧‧‧臭氧-四乙氧基矽酸鹽(O-TEOS)層
164a和164b‧‧‧露出的O-TEOS層
175a和175b‧‧‧開口
182‧‧‧high-k介電層
184‧‧‧導電層(TiN)
185‧‧‧對準標記M0上方的開口
186‧‧‧金屬層(鎢)
195‧‧‧介電層(TEOS)
210‧‧‧化學機械研磨法(CMP)
R‧‧‧局部區域
M0‧‧‧對準標記
E‧‧‧蝕刻液侵入方向
第1A和1B圖係顯示傳統堆疊式電容結構的部分製程的示意圖；第1C圖係顯示對應第1A圖的開口，因曝光失焦(defocus)或因局部區域蝕刻率不同，所導致電容開口深度不足的示意圖；第1D圖係顯示對應第1B圖的電容杯體，在進行模版蝕刻(mold etch)後，造成電容杯體崩塌或剝離的示意圖；第2圖係顯示藉由增加氮化矽/氧化矽層的幫助，避免堆疊式電容杯體結構倒塌的示意圖。；第3A圖係顯示根據本發明之一實施例的埋入式閘極字元線連結DRAM裝置的平面示意圖，第3B和3C圖係顯示第3A圖的局部區域R的示意圖；以及第4A-4J係顯示根據本發明之實施例的堆疊式電容杯體結構於製造過程中各步驟的剖面示意圖。
100A‧‧‧記憶胞陣列區域
100P‧‧‧週邊區域
110‧‧‧半導體基底
115‧‧‧主動元件
120‧‧‧介電層
125‧‧‧電性接觸
130‧‧‧氮化矽層
135‧‧‧第一介電層
140‧‧‧氮化矽層
145‧‧‧氧化矽層
150‧‧‧氮化矽層
162‧‧‧導電層(TiN)
182‧‧‧high-k介電層
184‧‧‧導電層(TiN)
186‧‧‧金屬層(鎢)
195‧‧‧介電層(TEOS)
M0‧‧‧對準標記
Claims (16)
- 一種堆疊式電容的製造方法，包括：提供一基底具有一記憶胞陣列區域和一週邊區域，其中所述記憶胞陣列區域包括多個電容堆疊的結構，所述週邊區域具有一對準標記；形成一第一介電層於該基底上；形成一穩定堆疊層包括一氮化矽層和一氧化矽層於該第一介電層上；形成一第二介電層於該穩定堆疊層上；實施一第一圖案化步驟以形成多個電容開口於記憶胞陣列區域及一溝槽環繞該對準標記；順應性地沉積一第一電極層於該基底上並填入所述多個電容開口與溝槽的內側表面上；沉積一第三介電層於該第一電極層上並覆蓋整個基底上，並填滿電容開口與溝槽的內部；平坦化該第三介電層並移除該第二介電層表面上多餘的第三介電層；實施一第二圖案化步驟將該第二介電層圖案化，定義出一第一開口露出該電容開口的表面以及一第二開口露出該溝槽所環繞的區域；依序移除該第一和第二開口所露出的該第三介電層和該穩定堆疊層的該氧化矽層部分；順應性地沉積一高介電常數介電層和一第二電極層於該基底上並填入所述多個電容開口與溝槽的內側表面上；沉積一金屬層於該基底上並填滿所述多個電容開口與 溝槽的內部；圖案化該金屬層露出該週邊區域的一開口區域；移除該週邊區域的該開口區域下方的該穩定堆疊層和該第一介電層，並露出該對準標記；以及沉積一第五介電層於該基底上並填入該週邊區域的該開口區域，並接著將該第五介電層平坦化。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該第一介電層包括一四乙氧基矽酸鹽(TEOS)。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該第二介電層包括一氮化矽層。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該第一圖案化步驟包括：形成一碳硬遮罩層於該穩定堆疊層的該第二介電層上；形成一抗反射塗層於該碳硬遮罩層上；以及形成一圖案化光阻層於該抗反射塗層上，由此定義出對應電容位置的多個開口於該記憶胞陣列區域和環繞該對準標記的一溝槽於該週邊區域。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該第一電極層與第二電極層為一氮化鈦(TiN)層。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該第三介電層包括一臭氧-四乙氧基矽酸鹽(O-TEOS)層。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該第二圖案化步驟包括： 形成一碳硬遮罩層於該第二介電層上；形成一抗反射塗層於該碳硬遮罩層上；以及形成一圖案化光阻層於該抗反射塗層上，由此定義出對應電容位置的第一開口和對準標記上方的第二開口。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中依序移除該第一和第二開口所露出的該第三介電層和該穩定堆疊層的該氧化矽層部分包括一第一階段利用氫氟酸緩衝蝕刻(BHF)溶液移除一部分的該氧化矽層，再以第二階段利用稀釋氫氟酸(DHF)溶液移除剩餘部份的該氧化矽層。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該金屬層包括金屬鎢。
- 如申請專利範圍第1項所述之堆疊式電容的製造方法，其中該第五介電層包括一四乙氧基矽酸鹽(TEOS)層。
- 一種埋入式閘極字元線DRAM裝置的堆疊式電容結構，包括：一基底具有一記憶胞陣列區域和一週邊區域，所述週邊區域具有一對準標記；一第一介電層設置於該基底上；一穩定堆疊層設置於該第一介電層上；一第二介電層於該穩定堆疊層上；以及多個堆疊式電容結構設置於記憶胞陣列區域及一阻障結構環繞該對準標記設置於該週邊區域；其中於該週邊區域的該對準標記上方與該阻障結構的內部為一透明的第三介電層。
- 如申請專利範圍第11項所述之埋入式閘極字元線DRAM裝置的堆疊式電容結構，其中該第一介電層包括一四乙氧基矽酸鹽(TEOS)層。
- 如申請專利範圍第11項所述之埋入式閘極字元線DRAM裝置的堆疊式電容結構，其中該穩定堆疊層包括氮化矽層及氧化矽層。
- 如申請專利範圍第11項所述之埋入式閘極字元線DRAM裝置的堆疊式電容結構，其中該第二介電層包括一氮化矽層，連續地環繞該些堆疊式電容結構的開口。
- 如申請專利範圍第11項所述之埋入式閘極字元線DRAM裝置的堆疊式電容結構，其中該堆疊式電容結構包括一第一電極層、一高介電常數介電層和一第二電極層。
- 如申請專利範圍第11項所述之埋入式閘極字元線DRAM裝置的堆疊式電容結構，其中該透明的第三介電層包括一臭氧-四乙氧基矽酸鹽(O-TEOS)層。
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