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TWI571915B - 電容器下電極之製造方法及半導體裝置 - Google Patents

電容器下電極之製造方法及半導體裝置 Download PDF

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TWI571915B
TWI571915B TW103103495A TW103103495A TWI571915B TW I571915 B TWI571915 B TW I571915B TW 103103495 A TW103103495 A TW 103103495A TW 103103495 A TW103103495 A TW 103103495A TW I571915 B TWI571915 B TW I571915B
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崔振遠
李宗翰
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華亞科技股份有限公司
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Description

電容器下電極之製造方法及半導體裝置
本發明是有關於一種記憶體元件之製造方法，且特別是有關於一種動態隨機存取記憶體(DRAM)之電容器下電極之製造方法。
近年來，電腦微處理器的功能愈趨複雜，由軟體程式所進行的運算也愈來愈龐大，因此製作記憶體的技術已成為半導體產業不可忽略的重要技術之一。
對動態隨機存取記憶體(dynamic random access memory，DRAM)而言，電容器(Capacitor)是一種用來儲存資料的半導體元件，每一個記憶胞(memory cell)的資料值即是由電容器所帶的電荷來判讀。現今DRAM電容器的結構主要分成堆疊式和深溝渠式兩種態樣，然而在記憶體單元尺寸不斷微縮之際，其將遭遇到更難的製造技術與更高的製造成本；舉例來說，在相同面積的晶圓下因為元件密度提高(圖案的複雜度提高)而線寬/線距必須大幅縮減，對準精確度的要求也變的越來越高。
現有技術中已知一種微影製程，係先在待蝕刻材料層上形成一層光阻層後，再以投影曝光方式(Projection)將光罩(Photo mask)上的圖案(Pattern)以重複且步進(Step and repeat)或步 進且掃描(Step and scan)方式轉移到晶圓上。雖然此微影製程所形成的圖案可具有較佳的解析度，但是此微影製程的複雜度高，且會受制於光罩對準位置、放大倍數(Magnification)誤差、步進機(stepper)和掃描機(Scanner)的對準正確性以及機械裝置之間的搭配等問題，導致製程的裕度(Process window)變得更加緊縮，從而增加了對準上的困難度，甚至在製程上有可能會造成缺陷(Defect)。
進一步言之，倘若將上述之微影製程應用於MIM電容器之製作方法，例如先在富含氧化物或富含矽的犧牲層中形成深溝槽(Deep trench)，接著利用化學氣相沉積法(CVD)或其他合適的方法在深溝槽的內側壁形成下電極，然後在犧牲層上形成一圖案化光阻層，並使用圖案化光阻層作為罩幕選擇性地蝕刻下電極及犧牲層，以形成數個暴露出犧牲層的開口。
隨著DRAM的積集度增加，記憶胞尺寸的縮小成為必然的趨勢，可以理解的是，想要縮小記憶胞的尺寸就勢必得縮小平面電容的面積；惟，由於在形成開口時同時會產生側向蝕刻，一旦蝕刻的時間拉長將造成側向蝕刻的程度過大，故使得電容器所佔的橫向面積(Lateral area)難以增大，或者是DRAM的集積度難以增大。因此，本發明人認為實有必要開發一種形成電容器下電極的新方法。
本發明之主要目的，在於提供一種電容器下電極之製造方法及半導體裝置，所述電容器下電極之製造方法的製程簡單且可以形成外型輪廓良好的開口，有助於縮小元件的尺寸。
為達成上述目的及功效，本發明採用以下技術方法：首先，提供一半導體基底；接著，形成一犧牲疊層於該半導體基底上；然後，形成複數個電容器溝槽於該犧牲疊層中，並形成一下電極結構於每一電容器溝槽內；之後，對該犧牲疊層進行一濕蝕刻程 序，以回蝕該犧牲疊層至一所欲厚度並裸露出各該些下電極結構的一頂端部；之後，形成一襯層以共形地覆蓋該犧牲疊層及該些頂端部；之後，對該襯層進行一圖案化程序，以形成一絕緣間隙壁於各該些頂端部的外側壁，其中相鄰的兩絕緣間隙壁之間形成有一自對準開口；最後，進行另一濕蝕刻程序，通過該些自對準開口完全移除該犧牲疊層。
基於上述之方法，本發明還提供一種半導體裝置，包括一半導體基底、犧牲疊層、複數個下電極結構及複數個絕緣間隙壁。其中，該犧牲疊層形成於該半導體基底上且具有複數個電容器溝槽；該些下電極結構分別形成於該些電容器溝槽內，其中各該些下電極結構具有一突伸出該犧牲疊層的一頂端部；該些絕緣間隙壁分別形成於各該些頂端部之外側壁，其中相鄰的兩絕緣間隙壁之間形成有一自對準開口以暴露出該犧牲疊層之部分表面。
綜上所述，相較於傳統的電容器製程，本發明之電容器下電極之製造方法係利用絕緣間隙壁以界定出自對準開口，不需要額外的光罩就可以精確地定義出開口的位置，因此本發明可以簡化製程並降低對光罩的需求以節省製程成本，同時還有助於提高元件積集度。
以上關於本發明內容的說明以及以下實施方式的說明係用以舉例並解釋本創作的原理，並且提供本發明之專利申請範圍進一步的解釋。
1‧‧‧半導體基底
10‧‧‧基板
10a‧‧‧儲存單元陣列區
11‧‧‧埋入式位元線
12‧‧‧位元線接觸窗
13‧‧‧導電結構
10b‧‧‧周邊線路區
14‧‧‧電晶體
15‧‧‧導電結構
2‧‧‧犧牲疊層
21‧‧‧第一氧化層
22‧‧‧圖案化支撐層
220‧‧‧通孔
23‧‧‧第二氧化層
24‧‧‧電容器溝槽
25‧‧‧下電極結構
25a‧‧‧頂端部
251‧‧‧下電極
252‧‧‧保護體
3‧‧‧襯層
3a‧‧‧絕緣間隙壁
30‧‧‧自對準開口
4‧‧‧圖案化光阻層
圖1為本發明之電容器下電極之製造方法之流程示意圖。
圖2至6為對應本發明之電容器下電極之製造方法之各步驟之製程示意圖。
以下將配合所附圖式來更充分地描述本發明之實施例，讓本領域的技術人員可由實施例內容而輕易了解本發明的特點和功效。需要說明的是，本發明的尚可採取多種不同的形式來施行，且圖式中為明確起見可能誇示各層及區域的尺寸，而未按照實際比例繪示。
請參考圖1，為本發明之電容器下電極之製造方法之流程示意圖，如圖所示，本發明的方法包括以下之步驟：請配合參考圖2，本發明首先提供一半導體基底1(步驟S10)。所述半導體基底1可區分為一儲存單元陣列區10a及至少一位於儲存單元陣列區10a一側的周邊線路區10b；在一實施例中，儲存單元陣列區10a中已形成有數條埋入式位元線11、數個位元線接觸窗12及數個導電結構13，周邊線路區10b中則已形成有數個電晶體14及數個導電結構15。
具體地說，形成半導體基底1的方法包括以下之步驟：先準備一基板10，其上定義有所述儲存單元陣列區10a及周邊線路區10b；接著，在基板10(儲存單元陣列區)中形成數條埋入式位元線11；隨後，在基板10中形成數個與該些埋入式位元線11交錯排列的位元線接觸窗12，意即相鄰的兩條埋入式位元線11之間形成有一位元線接觸窗12；之後，在基板10上形成數個導電結構13，且該些導電結構13係分別位於位元線接觸窗12上，作為與電容器(未標示)電性連接的插塞。
再者，周邊線路區10b中的電晶體14及導電結構15可以在進行上述該些步驟時同步形成，或是在完成上述該些步驟之後才分別形成於基板10(周邊線路區)上；其中電晶體14可為但不限於金氧半場效電晶體(MOSFET)，而導電結構15可以是與源極區/汲極區的接觸窗(未標示)電性連接的插塞。另外，形成上述該些元件的方式可以是任何習知技藝，所以在此不予贅述。
請同樣參考圖2，本發明接著全面形成一犧牲疊層2於半導體 基底1上(步驟S11)。具體地說，形成犧牲疊層2的方法係依次形成一第一氧化層21於半導體基底1上、形成一圖案化支撐層22於第一氧化層21上、及形成一第二氧化層23於圖案化支撐層22上；值得注意的是，所述圖案化支撐層22上預先形成有數個通孔220，因此除了能提供支撐力以防止電容器下電極發生傾倒外，還可以避免因為需要額外的蝕刻程序而造成過度的側向蝕刻。
在一實施例中，犧牲疊層2可利用高密度電漿化學氣相沈積(HDP CVD)、電漿增強型化學氣相沈積(PECVD)或其他類型的氣相沈積法所形成；其中之第一氧化層21和第二氧化層23的材質可為但不限於硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、未摻雜矽玻璃(USG)或四乙氧基矽酸塩(TEOS)氧化矽，而圖案化支撐層22的材質可為氮化矽(SiN)。在一變化實施例中，第一氧化層21和第二氧化層23的材質也可以根據後續的濕蝕刻程序中所使用的蝕刻液種類而選擇為其他氧化物(oxide)或矽材料(silicon)。
請同樣參考圖2，本發明隨後形成數個電容器溝槽24於犧牲疊層2中，並形成一下電極結構25於每一電容器溝槽24內(步驟S12)。具體地說，形成電容器溝槽24的方法包括以下之步驟：先在第二氧化層23上旋轉塗佈(spin coating)一光阻材料，且所述光阻材料於曝光後進行圖案化之顯影以成型為一圖案化光阻層(未繪示)；接著，以圖案化光阻層作為罩幕選擇性地蝕刻犧牲疊層2，以形成該些電容器溝槽24；隨後，利用乾式或濕式去光阻方式移除圖案化光阻層。
再者，形成下電極結構25的方法包括以下之步驟：先在犧牲疊層2上形成一層共形的電極材料，例如氮化鈦(TiN)，所述電極材料係連續地覆蓋犧牲疊層2的外露表面與電容器溝槽24的內壁面；接著，在犧牲疊層2上形成一多晶矽材料，且多晶矽材料進一步填入每一電容器溝槽24內以保護電極材料；之後利用化學 機械研磨(CMP)方式移除犧牲疊層2上方的電極材料及多晶矽材料；據此，留下來的電極材料即成型為下電極251，留下來的多晶矽材料即成型為保護體252，可提供下電極251保護之用，而所述下電極251及其保護體252則成型為下電極結構25，且所述下電極結構25可為但不限於中空圓柱狀。
請配合參考圖3，本發明之後對犧牲疊層2進行一濕蝕刻程序，以回蝕犧牲疊層2至一所欲厚度並裸露出每一下電極結構25的一頂端部25a(步驟S13)。此步驟係為本發明的關鍵步驟之一，具體地說，於此步驟中可使用對犧牲疊層2中之第二氧化層23具有較高的濕式蝕刻反應選擇比(Wet etch selectivity)的蝕刻液並精確地控制蝕刻時間，以使犧牲疊層2產生適當的內縮，從而裸露出下電極結構25的頂端部25a，並且犧牲疊層2與下電極結構25之頂端部25a的外露表面共同構成一階梯狀的外形輪廓。
請配合參考圖4A，本發明之後形成一襯層3以共形地覆蓋犧牲疊層2及每一下電極結構25之頂端部25a(步驟S14)。在一實施例中，襯層3可選擇為富含矽材質，例如氮化矽；較佳地，襯層3可利用原子層沉積(Atomic layer deposition,ALD)並沿著犧牲疊層2與下電極結構25之頂端部25a之外露表面所構成之階梯狀外形輪廓而形成，優點在於襯層3的厚度可控制在Å等級且均勻性極佳。
請配合參考圖5A，本發明之後對襯層3進行一圖案化程序，以形成一絕緣間隙壁3a於每一下電極結構25之頂端部25a的外側壁，其中相鄰的兩絕緣間隙壁3a之間形成有一自對準開口30(步驟S15)。此步驟為本發明的另一關鍵步驟，具體地說，於此步驟中可利用乾蝕刻方式對襯層3進行回蝕，以於下電極結構25之頂端部25a的外側壁上留下絕緣間隙壁3a並暴露第二氧化層23的部分表面。藉此，本發明不需要額外的光罩來定義開口，因此可以簡化製程並同時提高元件積集度。
請配合參考圖6，本發明最後進行另一濕蝕刻程序，通過自對準開口30完全移除犧牲疊層2(步驟S16)。於此步驟中可使用對犧牲疊層2中之第一、第二氧化層21、23同時具有較高的濕式蝕刻反應選擇比(Wet etch selectivity)的蝕刻液，雖然所述蝕刻液無法將圖案化支撐層22移除，但由於圖案化支撐層22具有複數通孔220，因此蝕刻液仍可直接經該些通孔220將位於圖案化支撐層22下方的第一氧化層21完全移除。
請配合參考圖4B及5B，進一步值得說明的是，由於周邊線路區10b的犧牲疊層2也可以根據不同之製程需求而選擇保留，為此本發明在步驟S14與步驟S15之間還包括步驟形成一圖案化光阻層4以覆蓋周邊線路區10b的襯層3，並且於步驟S15中可利用圖案化光阻層4作為罩幕而只對儲存單元陣列區10a的襯層進行回蝕。
若在一變化實施例中，半導體基底1中還形成有用以隔離儲存單元陣列區10a與周邊線路區10b的一環溝結構(未繪示)，所述圖案化光阻層4可進一步覆蓋環溝結構。據此，步驟S16之濕蝕刻程序可利用圖案化光阻層4作為罩幕選擇性地移除儲存單元陣列區10a的第一、第二氧化層21、23。
請復參考圖2及5A，所述電容器下電極之製造方法之技術特徵已詳述如上，於是本發明又提供一種半導體裝置，包括一半導體基底1、一犧牲疊層2、複數個下電極結構25及複數個絕緣間隙壁3a。
在本具體實施例中，犧牲疊層2形於半導體基底1上且具有複數個電容器溝槽24；該些下電極結構25分別形成於該些電容器溝槽24內，其中各該些下電極結構25具有一突伸出該犧牲疊層2的一頂端部25a；該些絕緣間隙壁3a分別形成於各該些頂端部25a之外側壁，其中相鄰的兩絕緣間隙壁3a之間形成有一自對準開口30以暴露出犧牲疊層2之部分表面。
更詳細地說，所述半導體基底1包括一基板10、複數個埋入式位元線11、複數個位元線接觸窗12及複數個導電結構13；其中該些埋入式位元線12係形成於基板10中，各該些導電接觸窗12係分別位於相鄰的兩埋入式位元線11之間，該些導電結構13係分別形成於位元線接觸窗12上並與該些下電極結構25相接觸。需說明的是，由於上述之所有元件的形成方式可以如前文所述，所以不再重覆。
綜上所述，相較於傳統的電容器製程，本發明之電容器下電極之製造方法係利用絕緣間隙壁以界定出自對準開口，不需要額外的光罩就可以精確地定義出開口的位置，因此本發明可以簡化製程並降低對光罩的需求以節省製程成本，同時還有助於提高元件積集度。
綜上所述，本發明實已符合新型專利之要件，依法提出申請。惟以上所揭露者，僅為本發明較佳實施例而已，自不能以此限定本案的權利範圍，因此依本案申請範圍所做的均等變化或修飾，仍屬本案所涵蓋的範圍。
1‧‧‧半導體基底
10‧‧‧基板
10a‧‧‧儲存單元陣列區
10b‧‧‧周邊線路區
14‧‧‧電晶體
15‧‧‧導電結構
2‧‧‧犧牲疊層
21‧‧‧第一氧化層
22‧‧‧圖案化支撐層
220‧‧‧通孔
23‧‧‧第二氧化層
25a‧‧‧頂端部
3a‧‧‧絕緣間隙壁
30‧‧‧自對準開口

Claims (9)

  1. 一種電容器下電極之製造方法，包括以下之步驟：提供一半導體基底；形成一犧牲疊層於該半導體基底上；形成複數個電容器溝槽於該犧牲疊層中，並形成一下電極結構於每一電容器溝槽內；對該犧牲疊層進行一濕蝕刻程序，以回蝕該犧牲疊層至一所欲厚度並裸露出各該些下電極結構的一頂端部；形成一襯層以共形地覆蓋該犧牲疊層及該些頂端部；對該襯層進行一圖案化程序，以形成一絕緣間隙壁於各該些頂端部的外側壁，其中相鄰的兩絕緣間隙壁之間形成有一自對準開口；及進行另一濕蝕刻程序，通過該些自對準開口完全移除該犧牲疊層。
  2. 如請求項1所述的電容器下電極之製造方法，其中在該半導體基底具有一主動區及至少一位於該主動區一側的一周邊區，而在該形成一襯層以共形地覆蓋該犧牲疊層及該些頂端部的步驟與該對該襯層進行一圖案化程序的步驟之間，更進一步包括步驟形成一圖案化光阻層以覆蓋該周邊區之該襯層，且在該進行另一濕蝕刻程序的步驟中，係以該圖案化光阻層為罩幕而選擇性地移除該主動區之該犧牲疊層。
  3. 如請求項1所述的電容器下電極之製造方法，其中在該半導體基底具有一主動區及至少一位於該主動區一側的一周邊區，且該半導體基底中進一步形成有位於該主動區及該周邊區之間的一環溝結構，而在該形成一襯層以共形地覆蓋該犧牲疊層及該些頂端部的步驟與該對該襯層進行一圖案化程序的步驟之間，更進一步包括步驟形成一圖案化光阻層以覆蓋該周邊區之該襯層及該環溝結構，且在該進行另一濕蝕刻程序的步驟中，係以 該圖案化光阻層為罩幕而選擇性地移除該主動區之該犧牲疊層。
  4. 如請求項1所述的電容器下電極之製造方法，其中在該形成一犧牲疊層於該半導體基底上的步驟中，更進一步包括以下之步驟：形成一第一氧化層於該半導體基底上；形成一圖案化支撐層於該第一氧化層上，該圖案化支撐層具有複數個通孔；及形成一第二氧化層於該圖案化支撐層上。
  5. 如請求項1所述的電容器下電極之製造方法，其中在該形成複數個電容器溝槽於該犧牲疊層中的步驟中，更進一步包括以下之步驟：形成一下電極以覆蓋每一電容器溝槽之內側壁；及填入一介電結構於每一電容器溝槽內。
  6. 一種半導體裝置，包括：一半導體基底；一犧牲疊層，係形於該半導體基底上，該犧牲疊層具有複數個電容器溝槽，其中該犧牲疊層包括一位於該半導體基底上之第一氧化層、一位於該第一氧化層上之圖案化支撐層及一位於該圖案化支撐層上之第二氧化層；複數個下電極結構，係分別形成於該些電容器溝槽內，其中各該些下電極結構具有一突伸出該犧牲疊層的一頂端部；及複數個絕緣間隙壁，係分別形成於各該些頂端部之外側壁，其中相鄰的兩絕緣間隙壁之間形成有一自對準開口以暴露出該犧牲疊層之部分表面。
  7. 如請求項6所述的半導體裝置，其中該半導體基底包括一基板、複數個埋入式位元線、複數個位元線接觸窗及複數個導電結構，該些埋入式位元線係形成於該基板中，各該些導電接觸窗 係形成於相鄰的兩埋入式位元線之間，該些導電結構係分別形成於該些位元線接觸窗上並與該些下電極結構相接觸。
  8. 如請求項6所述的半導體裝置，更包括一襯層及一圖案化光阻層，該半導體基底具有一主動區及至少一位於該主動區一側的一周邊區，該些下電極結構位於該主動區內，該襯層全面覆蓋該周邊區之該犧牲疊層，且該圖案化光阻層全面覆蓋該襯層。
  9. 如請求項6所述的半導體裝置，更包括一襯層及一圖案化光阻層，該半導體基底具有一主動區及至少一位於該主動區一側的一周邊區，該半導體基底中還形成有一位於該主動區與該周邊區之間的環溝結構，該些下電極結構位於該主動區內，該襯層覆蓋該周邊區之該犧牲疊層及該環溝結構，且該圖案化光阻層全面覆蓋該襯層。
TW103103495A 2014-01-29 2014-01-29 電容器下電極之製造方法及半導體裝置 TWI571915B (zh)

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