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TWI343641B - Cmos well structure and method of forming the same - Google Patents

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TWI343641B
TWI343641B TW093134994A TW93134994A TWI343641B TW I343641 B TWI343641 B TW I343641B TW 093134994 A TW093134994 A TW 093134994A TW 93134994 A TW93134994 A TW 93134994A TW I343641 B TWI343641 B TW I343641B
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forming
well
conductivity type
type
conductivity
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TW093134994A
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TW200525735A (en
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Terence B Hook
Louis C Hsu
Rajiv V Joshi
Werner Rausch
Wilfried E Haensch
Original Assignee
Ibm
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Publication date
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  • Element Separation (AREA)

Description

1343641 Θ年5月>79修(更)正替換頁 玫、發明説明： 【發明所屬之技術領域】 本發明關於半導體元件，且尤其是更關於集成半導體 元件，諸如互補式金氧半導體（CN10S)元件。 【先前技術】 在互補式金氧半導體集成（即NMOS及PM0S在相同 晶片上）時’在一矽基材上需要至少一井。例如在使用一 p 型基材時，NMOS可被製造在該基材上，而pM〇s必須製 造在該基材上的一 η型井内》或者是，當使用一 ^型基材 時，PMOS可被製造在該基材上，而NM〇s必須製造在該 基材上的一 ρ型井内。再者，為避免有關栓鎖（丨atchup) 之問題’通常是利用一雙重井（duai- well)方式。該雙重井 方式係指無論起始基材類型為何，係於一 ρ型丼上形成 NMOS及在一 η型井上形成PM〇s。二種井之推雜物濃度 均經修改’使不再出現栓鎖狀況。 為了從起始基材完全地隔離二井，通常會利用一額外 之井。此係稱為「三重井（t r i ρ丨e - w e 11)」結構。在此例中， (例如）當一 η型井係形成在一 n型型基材中時，除非該n 型井之底部及四周係由Ρ型推雜物材料密封’否則將無法 隔離η型井與基材且將其偏壓。常見實例係一在一 ρ型換 雜矽基材上形成一具有NMOS傳輪閘之DRAM。不使用一 二重井結構時，該DRAM陣列無法以一不同於接地之電壓 偏壓。通常是應用一負偏壓「Vbb」至該埋入式井，使得 1343641 Μ年5月>7曰炽正替換頁 v維持電荷保持。在w + &杜& & + ^ 仗罝敌類比TL件時也需求三重井結構， 其或是產生一高位準之雜句j ^ 卡之雜訊，或需求一極安靜之環境，且 也可應用至需求分雜太押抱麻认 -M上 乃艰本體偏壓的一疋件或電路。 當互補式金氧半導體之比例縮放超過深次微米且進入 奈米基本設計規則範圍時，會面臨在形成井時的一大挑 戰因為凡件愈來愈小，諸如井至井（well-to-well)及元件 至井（devlce-to-We丨丨）之尺寸也預期會據以比例縮放。然 而’應用於電晶體之相同比例縮放倍數，T能無法應用至 離子植入所形成之習知井。有關使用離子植入以形成井 之問題在於該井接近效應，其中在—丼之整個寬度中’該 井邊緣處的摻雜輪廓不一致。此現象係由於來自高能 0劑量離子植入之離子濺射所致。因此，置於較靠近 井之邊緣的元件具有之臨界電壓Vt,與置於遠離該井之 邊緣的元^ 7J. 平不同。對此問題的一簡單解決方式係使元件保 持*遠離訪' μ开之邊緣。然而’此方式對於記憶體單元必須緊 密 裝_ < SRAM陣列而言並不適合β明確言之，使元 牛’、寺遠離井之邊緣明顯地浪費了晶片空間，且如果產生 之臨界電服 $係該SRAM单元無法接受，則一額外遮罩必須 加入該製扭 ,, 程以正確地中置該臨界電壓’造成額外之成本及 複雜度。 【發明内容】 本* 巧的一目的在於使井之規模可縮放性（scalability) 叮仃因此井至井及元件至井之尺寸可依據此項技術的基 1343641 _. _ 外年《月>7曰傪(更)正替換頁 本設計規則比例縮放。 本發明之另一目的係藉由使用深及淺溝槽（trench)隔 離以完全地隔離不同傳導型式之井。 本發明之另一目的係在一塊基材上使用一充分自對 準、低溫磊晶成長製程，以形成一多重及隔離井結構。
依據本發明用以形成一互補式金氧半導體井結構之方 法，包括在一基材上形成一第一遮罩，該第一遮罩具有複 數個開口。複數個第一傳導型式之井係形成在該基材上， 各該等第一傳導型式之井形成在該第一遮罩中之一各自的
開口中。一罩蓋係形成各該等第一傳導型式之井上，而後 該第一遮罩被移除。側壁間隔件係形成在各該等第一傳導 型式之井的側壁上。複數個第二傳導型式之井會形成，各 該等第二傳導型式之井係形成在各自的第一傳導型式之井 間。複數個淺溝槽隔離係形成在該等第一傳導型式之井與 第一傳導型式之井間。至少一第二傳導型式M〇s元件係形 成在各該等複數個第一傳導型式之井内，且至少一第一傳 導型式MOS係形成在各該等複數個第二傳導型式之井内。 在本發明至〉-具體實施例巾’該等複數個第一傳導 1式之井係由第一選擇性蟲晶成長製程形成，且該等複 數個第二傳導型式之养技+ 咕 井係由一第二選擇性磊晶成長製程形 成。 本發明至少 第 間 —傳導型式之井前，在該第 蚀刻該基材至一預定深度 具體實施例包括在該基材上形成複數個 —遮罩中的該等複數個開口 在形成側壁間隔件之步驟 5 1343641 穴年5月巧曰修(更)正替換買 前，複數個第一傳導型式植入區域會形成在該基材中，各 該等複數個第一傳導型式之井係形成在整個基材上，各該 等第一傳導型式植入區域形成在該基材的一各自之露出表 面中。該等複數個第一傳導型式之井係由一第一選擇性磊 晶成長製程形成，且該等複數個第二傳導型式之井係藉由 一第二選擇性磊晶成長製程形成在第一傳導型式植入區域 之露出表面上。
本發明之此等及其他目的與特徵與優勢，將可在以下 連同附圖閱讀之示範性具體實施例的詳細說明中更加明 瞭。 【實施方式】
在本發明之各種範例性具體實施例中，一垂直側壁井 係形成在大塊狀矽晶圓中。連續低溫選擇性磊晶成長製程 係用以形成該垂直側壁單井、雙重井及三重井結構，使得 由於離子散射之鄰近效應（proximity effect)得以消除。 在鄰近效應不出現下，元件間可維持最小距離一直到井邊 界處。本發明之各種範例性具體實施例兼用深及淺溝槽隔 離。間隔件型式之薄垂直深溝槽係使用側壁間隔件技藝形 成在該等井之邊界處，而淺溝槽係不只用以隔離在該等井 中之元件，而且移除在井邊界處由於選擇性磊晶造成之缺 陷。 第1至1 1圖係顯示依據本發明一具體實施例用以形成 互補式金氧半導體結構之方法的各種步驟之剖面圖。本具 6 1343641 竹年石月W曰修(更)正替換頁 體實施例形成一互補式金氧半導體雙重井結構。如第1圖 所示，一 η型井遮罩10係形成於一 p型基材15。該η型 井遮罩10具有露出ρ型基材15之上表面的複數個開口 12。遮罩10係藉由沉積一遮罩層於ρ型基材15且圖案化 該遮罩層而形成。遮罩10可由任何適合材料製成，諸如多 晶矽、矽氧化物（二氧化矽）或矽氮化物（氮化矽）。第一遮 罩最好是形成至一約50奈米至約500奈米之厚度。
如第2圖所示，η型井區域16係形成於該ρ型基材15 上而位於η井遮罩10之開口 12中。該η型井區域16係由 一 η型選擇性磊晶成長製程形成。該η型井區域1 6係以一 具有約1 X 1 0 17/立方公分至約1 X 1 02G/立方公分濃度之η型 摻雜物原位摻雜。該η型井區域16最好在遮罩10上形成 一定量之過成長（overgrowth)f，以避免產生稜角面。 如第3圖中所示，該η型井區域16之上表面係經平坦 化且除去磊晶過成長材料。此步驟可使用任何適合之研磨 製程（諸如化學機械研磨製程，CMP)實行。
如第4圖中所示，該η型井區域16之頂部係凹回至一 預定深度b。在此步驟中，該η型井區域16係置於一蝕刻 製程，諸如一濕式蝕刻製程。 如第5圖t所示，該η型井區域16係覆蓋有一罩蓋 21。罩蓋21可由任何適合之製程形成，諸如化學氣相沉積 (CVD)或熱氧化。罩蓋21可由（例如）二氧化石夕製成。第一 遮罩1 0係藉由（例如）氮化物濕式蝕刻移除，以形成第6圖 中所示之結構。 7 1343641 艿年厂月w日絛(更>正替換頁 如第7圖中所示，間隔件28係形成於η型井區域16 之垂直側壁上。間隔件28可由一 CVD製程形成，其中氮 化物會沉積至範圍約5至3 0奈米之厚度。間隔件2 8將η 井區域1 6之側壁密封，以避免擴散出或交叉污染。
如第8圖中所示，ρ型井區域30係形成於基材15上， 且介於η型井區域16間。該ρ型井區域30係以一在範圍 約1 X 1 0 1 7/立方公分至約1 X 1 02G/立方公分間之原位摻雜濃 度，藉由一 P型選擇性磊晶成長製程形成。該P型井區域 30最好在罩蓋21上形成一定量之過成長h，以避免產生稜 角面。 如第9圖中所示，該ρ型井區域30之上表面係經平坦 化且除去磊晶過成長材料。此步驟可使用任何適合之研磨 製程實行，諸如一化學機械研磨（CMP)製程。 如第10圖中所示，該ρ型井區域30係覆蓋有罩蓋31。 罩蓋31可由任何適合之製程（諸如化學氣相沉積（CVD)或 熱氧化）形成。罩蓋3 1可由（例如）二氧化矽製成。
如第1 1圖所示，淺溝槽隔離（STI)32係形成以用於元 件隔離及井邊界形成。STI 32係使用熟習此項技術人士已 知之標準淺溝槽製程步驟形成。該STI 32隔離在η型井區 域16中之元件區域34，及在ρ型井區域30中之元件區域 3 6° 在本發明之各種範例性具體實施例中，不同型式之半 導體元件可形成在元件區域34及36中。在本發明至少一 具體實施例，係使用熟習此項技術人士已知之標準互補式 8 1343641 ”年5月巧曰修<£)正替換頁 金氧半導體處理步驟，使pMOS元件40形成在η型井元件 區域34中而nMOS元件42形成在ρ型井元件區域36中。 各MOS元件40及42包括一閘介電質44、一閘導體46、 一形成於閘導體46頂部之附加硬遮罩48，及形成在閘導 體46之至少側壁上之間隔件5 0。P +接面52係形成於η型 井元件區域34中，用於pMOS元件，而η +接面54係形成 於Ρ型井元件區域36中，用於nMOS元件42。
第1 2至24圖係顯示依據本發明另一具體實施例用以 形成互補式金氧半導體結構之方法的各種步驟之剖面圖。 本發明之該具體實施例形成一互補式金氧半導體三重井結 構。如第12圖所示，一 η型井遮罩10係形成於一 ρ型基 材15上。該η型井遮罩10具有露出ρ型基材15之上表面 的複數個開口 1 2。遮罩1 0係藉由沉積一遮罩層於ρ型基 材15且圖案化該遮罩層而形成。遮罩10可由任何適合材 料製成，諸如光阻、多晶矽、矽氧化物（二氧化矽）或矽氮 化物（氣化石夕）。
如第13圖所示，由η井遮罩10中之開口 12所曝露之 Ρ型基材1 5的部份係經蝕刻，以在ρ型基材1 5中形成具 有深度d之開口 2 0。深度最好是在約2 0奈米至約5 0 0奈 米之範圍中。該ρ型基材15最好使用一以氣氣為基礎之 RIE(反應式離子蝕刻）製程異向性地蝕刻。為避免損及基材 1 5，在蝕刻製程中應使用低功率電漿，繼而為一退火或清 洗步驟。 如第14圖中所示，η型井區域16係形成於該ρ型基 9 1343641 _ 听年5月”日修{更)正替換頁 材15中之開口 20上。該η型井區域16係由一 η型選擇性 磊晶成長製程形成。該η型井區域16最好在遮罩10上形 成一定量之過成長f，以避免產生稜角面。 如第15圖中所示，該η型井區域16之上表面係經平 坦化且除去磊晶過長材料。此步驟可使用任何適合之研磨 製程實行，諸如一化學機械研磨製程（CMP) »
如第16圖中所示，該η型井區域16之頂部被移除至 一預定深度b。在此步驟中，該η型井區域16係置於一蝕 刻製程（諸如一濕式蝕刻製程）。 如第17圖中所示，該η型井區域16係覆蓋有一罩蓋 2 1。罩蓋 2 1可由任何適合製程形成，諸如化學氣相沉積 (CVD)或熱氧化。罩蓋2 1可由（例如）二氧化石夕製成。第一 遮罩1 0係藉由（例如）氮化物濕式蝕刻移除，以達成第1 8 圖中所示之結構。
如第19圖中所示，η +植入區域26係形成於基材151 中介於η型井區域16間。該η +植入區域26係由任何已知 技藝形成，諸如離子植入。該表面植入摻雜濃度最好在約 1 X 1 0 19/立方公分至約1 X 1 0^ /立方公分間之範圍中。在退火 後，該最後埋入之η+植入區域26具有約20奈米至約600 奈米間之厚度。 如第2 0圖中所示，間隔件2 8係形成於η井區域16 之垂直側壁上。間隔件28可由一 CVD製程形成，其中氮 化物會沉積至約5至30奈米之厚度範圍。間隔件28將η 型井區域1 6之側壁密封，以避免擴散出或交叉污染。 10 1343641 力年5月日修(更)正替換頁 如第21圖中所示，p型井區域30係形成於基材15上 且介於η井區域16間。該p型井區域30係以一在範圍約 1 X 1 0 17/立方公分至約1 X 1 〇20/立方公分間之摻雜濃度，藉由 一 Ρ型選擇性磊晶成長製程形成。該ρ型井區域30最好在 罩蓋21上形成一定量之過成長，以避免棱角面。 如第22圖中所示，該ρ型井區域30之上表面係經平 坦化且除去磊晶過成長材料。此步驟可使用任何適合研磨 製程實行，諸如化學機械研磨製程（CMP)。
如第23圖中所示，該ρ型井區域30係覆蓋有罩蓋3卜 罩蓋31可由任何適合之製程形成，諸如化學氣相沉積 (CVD)或熱氧化。罩蓋3 1可由（例如）二氧化石夕製成。 如第2 4圖所示，形成之淺溝槽隔離（S ΤI) 3 2係用於元 件隔離及形成井邊界。S ΤI 3 2係使用熟習此項技術人士已 知之標準淺溝槽製程步驟形成。該STI 32隔離在η井區域 16中之元件區域34,及在ρ型井區域30中之元件區域36。
在本發明之各種範例性具體實施例中，不同型式之半 導體元件可形成在元件區域34及36中。在本發明至少一 具體實施例，係使用熟習此項技術人士已知之標準互補式 金氧半導體處理步驟，使pMOS元件40形成在η型井元件 區域34中，而nMOS元件42形成在ρ型井元件區域36 中。各MOS元件40及42包括一閘介電質44、一閘導體 46、一形成於閘導體46頂部之附加硬遮罩48，及形成在 閘導體46之至少側壁上的間隔件50。P +接面52係形成於 η型井元件區域34中，用於pMOS元件，而n +接面54係 11 1343641 Μ年5月>7日衝更聲換頁 形成於p型井元件區域36中，用於nMOS元件42。
在本發明之其他具體實施例中，該等複數個第一傳導 型式井中至少一者係一假（dummy)第一傳導性井，其終止 至少一第二傳導型式井。例如，第25圖係顯示依據本發明 一具體實施例的一 C Μ 0 S結構之剖面圖。在此具體實施例 中，一假η型井區域16Α係形成於一 ρ型井區域30之邊 緣處，以隔離該ρ型井區域30。在其他具體實施例中，一 假ρ型井區域（未顯示）可形成於一 η井區域的一邊緣處， 以隔離該π井區域。 雖然已參考附圖說明該等示範性具體實施例，應瞭解 本發明及方法係不受限於該等明確之具體實施例，且各種 其他改變及修改可藉由一般熟習此項技術人士發生作用而 不脫離本發明之範疇或精神。所有此改變及修改係意於包 括在由隨附申請專利範圍所界定之本發明範鳴中" 【圖式簡單說明】
本發明將在以下參考下列附圖之較佳具體實施例的說 明中詳細描述，其中： 第1至Π圖係顯示依據本發明一具體實施例用以形成一互 補式金氧半導體結構之方法的各種步驟之剖面圖。 第1 2至2 4圖係顯示依據本發明另一具體實施例用以形成 一互補式金氧半導體結構之方法的各種步驟之剖面 圖。 第25圖係一依據本發明一具體實施例之互補式金氧半導 12 1343641 ”年^月>7日修(更)正替換頁 體結構的一剖面圖。 【主要元件符號說明】 10 η型井遮罩 12 開口 15 Ρ型基材 16 η型井區域 1 6A 假η型井區域 20 開口 21 罩蓋 26 η+植入區域 28 間隔件 30 ρ型井區域 3 1 罩蓋 32 淺溝槽隔離 34 元件區域 36 元件區域 40 pMOS元件 42 nMOS元件 44 閘介電質 46 閘導體 48 硬遮罩 50 間隔件 52 P +接面 54 n +接面 13

Claims (1)

  1. ：>:、 1343641 耠、申請專利範圍: 1. 一種用以形成一互補式金氧半導體之井結構白 方法至少包含下列步驟： 在一基材上形成一第一遮罩，該第一遮罩具 開口； 在該基材上形成複數個第一傳導型式之井， 一傳導型式之井的形成係以第一傳導型式材料填 罩的各別開口中； 在各該等第一傳導型式之井上形成一罩蓋； 移除該第一遮罩； 在各該等第一傳導型式之井的側壁上形成側 (spacers)；及 在該基材上形成複數個第二傳導型式之井， 數個第二傳導型式之井係以第二傳導型式材料填 一傳導型式之井間的空間。 2.如申請專利範圍第1項所述之方法，更包含： 在該等第一傳導型式之井與第二傳導型式之 複數個淺溝槽隔離； 在各該等複數個第一傳導型式之井内形成至 傳導型式MOS元件；及 在各該等複數個第二傳導型式之井内形成至 傳導型式MOS元件。 I方法，該 有複數個 各該等第 入第一遮 壁間隔件 各該等複 入各別第 井間形成 少一第二 少一第一 14 1343641 3.如申請專利範圍第1項所述之方法，其中該等複數個第 一傳導型式之井係由一第一選擇性磊晶成長製程形 成，且該等複數個第二傳導型式之井係由一第二選擇性 磊晶成長製程形成。 4. 如申請專利範圍第1項所述之方法，其中該第一遮罩係 一低溫化學氣相沉積氣化物。
    5. 如申請專利範圍第1項所述之方法，其中該第一遮罩之 厚度係在約5 0奈米至約5 0 0奈米之範圍t。 6.如申請專利範圍第3項所述之方法，其中形成複數個第 一傳導型式之井的步驟，至少包含形成以一第一傳導性 摻雜物原位（in-situ)摻雜的一第一磊晶層。
    7.如申請專利範圍第6項所述之方法，其中該第一傳導性 摻雜物之摻雜濃度係在約1 X 1 0 17/立方公分至約1 X〗02G/ 立方公分之範圍中。 8.如申請專利範圍第6項所述之方法，更包含： 形成該第一磊晶層至一比該第一遮罩更大之厚度，以 避免造成蟲晶面（faceting);及 回钱該第一蟲晶層使其厚度小於該第一遮罩。 15 1343641 %年〃月彳日修(更)正替換頁 第&冬辦號專利栗竹牛η月修正 9. 如申請專利範圍第3項所述之方法，其中形成複數個第 二傳導型式之井的步驟至少包含形成以一第二傳導性 摻雜物原位摻雜的一第二磊晶層。 10. 如申請專利範圍第9項所述之方法，其中該第二傳導性 摻雜物之摻雜濃度係在約1 X 1 0 17/立方公分至約1 X 1 02Q/ 立方公分之範圍中。 11. 如申請專利範圍第9項所述之方法，更包含： 形成該第二磊晶層至一比該第一傳導型式的井更大之 厚度，以避免造成棱角面；及 平坦化該第二磊晶層。 12. 如申請專利範圍第1項所述之方法，其中形成一罩蓋的 步驟至少包含熱氧化。 1 3 .如申請專利範圍第1項所述之方法，其中形成側壁間隔 件之步驟至少包含化學氣相沉積。 1 4.如申請專利範圍第1項所述之方法，其中該側壁間隔件 係由氮化物製成。 1 5.如申請專利範圍第1項所述之方法，其中該側壁間隔件 之厚度係在約5奈米至約3 0奈米的範圍中。 16 134.3641 16.如申請專利範圍第1項所述之方法，其中該第一傳導塑 式係η型，且該第二傳導型式係p型。 17. 如申請專利範圍第1項所述之方法，更包含： 在形成複數個第一傳導型式之丼於該基材上前，蝕刻 位於該第一遮罩中之該等複數個開口間的該基材至一預定 深度。
    18. 如申請專利範圍第17項所述之方法，更包含： 在形成側壁間隔件之步驟前，形成複數個第一傳導型 式植入區域於該基材中，各該等複數個第一傳導型式植入 區域係形成在該基材的一各自露出的表面中。
    1 9.如申請專利範圍第1 8項所述之方法，其中該等複數個 第一傳導型式之井係由一第一選擇性磊晶成長製程形 成，且該等複數個第二傳導型式之井係由一第二選擇性 磊晶成長製程形成在該等第一傳導型式植入區域之露 出表面上。 20. 如申請專利範圍第17項所述之方法，其中該預定深度 係在約2 0奈米至約5 0 0奈米之範圍中。 21. 如申請專利範圍第18項所述之方法，其中該第一傳導 17 1343641 型式植入區域之摻雜濃度係在約 1 χ 1 Ο 1 9/立方公分至約 lxl 021/立方公分之範圍中。 22. 如申請專利範圍第18項所述之方法，其中該等複數個 第一傳導型式植入區域係形成在該基材中，至一約 20 奈米至約6 0 0奈米之深度。 23. 如申請專利範圍第19項所述之方法，其中該等複數個 第一傳導型式井中至少一者係一假第一傳導性井，其可 終止至少一第二傳導型式之井。 2 4.如申請專利範圍第1 9項所述之方法，其中該等複數個 第二傳導型式井中至少一者係一假第二傳導性井，其可 終止至少一第一傳導型式之井。 25.如申請專利範圍第19項所述之方法，其中該第一傳導 型式係η型，且該第二傳導型式係ρ型。 2 6. —種互補式金氧半導體井結構，其形成方法至少包含下 列步驟： 在一基材上形成一第一遮罩，該第一遮罩具有複數個 開口； 在該基材上形成複數個第一傳導型式之井，各該等第 一傳導型式之井的形成係以第一傳導型式材料填入第一遮 18 1343641 罩的各別開口中； 在各該等第一傳導型式之井上形成一罩蓋； 移除該第一遮罩； 在各該等第一傳導型式之井的側壁上形成數個側壁間 隔件；及 在該基材上形成複數個第二傳導型式之井，各該等複 數個第二傳導型式之井係以第二傳導型式材料填入各別第 一傳導型式之井間的空間。
    27. 如申請專利範圍第26項所述之互補式金氧半導體井結 構，其中該方法更包含下列步驟： 在該等第一傳導型式之井與第二傳導型式之井間形成 複數個淺溝槽隔離； 在各該等複數個第一傳導型式之井内形成至少一第二 傳導型式MOS元件；及
    在各該等複數個第二傳導型式之井内形成至少一第一 傳導型式MOS元件。 28. 如申請專利範圍第26項所述之互補式金氧半導體井結 構，其中該等複數個第一傳導型式之井係由一第一選擇 性磊晶成長製程形成，且該等複數個第二傳導型式之井 係由一第二選擇性磊晶成長製程形成。 29.如申請專利範圍第26項所述之互補式金氧半導體井結 19 1343641 構，其中在形成複數個第一傳導型式之井於該基材上 前，介於該第一遮罩中之該等複數個開口間的該基材係 被蝕刻至一預定深度。 3 0.如申請專利範圍第29項所述之互補式金氧半導體井結 構，其中在形成數個側壁間隔件之步驟前，複數個第一 植入區域係形成於該基材中，各該等複數個第一傳導型 式植入區域係形成於該基材的一各自露出的表面中。 31. 如申請專利範圍第30項所述之互補式金氡半導體井結 構，其中該等複數個第一傳導型式之井係由一第一選擇 性磊晶成長製程形成，且該等複數個第二傳導型式之井 係由一第二選擇性磊晶成長製程形成在該等第一傳導 型式植入區域之露出表面上。 32. 如申請專利範圍第26項所述之互補式金氧半導體井結 構，其中該第一傳導型式係η型，且該第二傳導型式係 ρ型。 20 1343641 _第㈣切7 %專利案％年广月修正 朽年S月W日修(史)正替換頁 /1〇 12 lr.T^graTVT^~^€saa^raaagss rS.^.trasasirairT^^^^^r*—---·! 一 Τ7_·:ΐ=ίίί—一=>—二! 一 iSS1 运 〆 V ::^^Trars^一 | p-sub 1 垃丨 第12圖
    第13圖
    第15圖 1343641 乃年{月β日修{更)正替換頁 « 柒、指定代表圖： (一） 、本案指定代表圖為：第11圖。 (二） 、本代表圖之元件代表符號簡單說明： 16 η型井區域 30 P型井區域 32 淺溝槽隔離 34 元件區域 36 元件區域 40 pMOS元件 42 nMOS元件 44 閘介電質 46 閘導體 48 硬遮罩 50 間隔件 52 P +接面 54 n +接面 捌、本案若有化學式時，請揭示最能顯示發初 特徵的化學式：
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