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TWI685023B - 形成源極／汲極區域的佈植於不同電晶體的方法 - Google Patents

形成源極／汲極區域的佈植於不同電晶體的方法 Download PDF

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TWI685023B
TWI685023B TW106125606A TW106125606A TWI685023B TW I685023 B TWI685023 B TW I685023B TW 106125606 A TW106125606 A TW 106125606A TW 106125606 A TW106125606 A TW 106125606A TW I685023 B TWI685023 B TW I685023B
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drain region
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forming
gate stack
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TW201901753A (zh
Inventor
于殿聖
廖忠志
崔壬汾
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台灣積體電路製造股份有限公司
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Abstract

形成源極/汲極區域的佈植於不同電晶體的方法，包括：形成第一電晶體，包括形成第一閘極堆疊；在第一閘極堆疊之側面上磊晶生長第一源極/汲極區域；以及執行第一佈植以佈植第一源極/汲極區域。此方法更包括：形成第二電晶體，包括形成第二閘極堆疊；在第二閘極堆疊之側壁上形成第二閘極間隔物；在第二閘極堆疊之側面上磊晶生長第二源極/汲極區域；以及執行第二佈植以佈植第二源極/汲極區域。形成層間介電質以覆蓋第一源極/汲極區域及第二源極/汲極區域。在形成層間介電質之前執行第一佈植，且在形成層間介電質之後執行第二佈植。

Description

形成源極/汲極區域的佈植於不同電晶體 的方法
本發明實施例是有關於一種形成源極/汲極區域的佈植於不同電晶體的方法。
積體電路(IC)材料及設計的技術進步已經產生了數代IC，其中每一代皆具有比上一代更小且更複雜的電路。在IC進化的過程中，功能密度(亦即，單位晶片面積的互連裝置的數目)大體上增加，而幾何形狀尺寸(亦即，可使用製造製程產生的最小元件(或線))已經減小。此種按比例縮小過程大體上藉由增加生產效率及降低相關成本來提供益處。
此種按比例縮小亦增加了處理及製造IC的複雜性，並且為了實現此等進步，需要IC處理及製造中的類似發展。舉例而言，已經引入了諸如鰭式場效電晶體(Fin Field-Effect Transistors；FinFETs)之三維電晶體來代替平面電晶體。儘管現有的FinFET裝置及製造FinFET裝置之方法已經大體上足以滿足所欲目的，但隨著電路縮小的增加，出現了更多問題。舉例而言，不同電路的FinFET(諸 如核心(邏輯)電路、靜態隨機存取記憶體(Static Random Access Memory；SRAM)電路及輸入-輸出裝置)可隨著積體電路縮小的增加而面臨不同的問題，此等問題在之前並未被觀察到。
根據本揭示案之一些實施例，一種形成源極/汲極區域的佈植於不同電晶體的方法包括：在第一突出鰭片之第一部分之側壁及頂表面上形成第一閘極堆疊；在第二突出鰭片之第一部分之側壁及頂表面上形成第二閘極堆疊；分別蝕刻第一突出鰭片之第二部分及第二突出鰭片之第二部分以形成第一凹槽及第二凹槽；分別在第一凹槽及第二凹槽中磊晶生長第一源極/汲極區域及第二源極/汲極區域；以及在第一源極/汲極區域上執行第一佈植而未佈植第二源極/汲極區域。在第一佈植之後，形成層間介電質以覆蓋第一源極/汲極區域及第二源極/汲極區域。此方法更包括：在層間介電質中形成第一接觸開口及第二接觸開口以顯露第一源極/汲極區域及第二源極/汲極區域；以及在第二源極/汲極區域上執行第二佈植而未佈植第一源極/汲極區域。經由第二接觸開口執行第二佈植。
根據本揭示案之一些實施例，一種形成源極/汲極區域的佈植於不同電晶體的方法包括：在半導體區域上形成第一閘極堆疊及第二閘極堆疊；在第一閘極堆疊之側壁上形成第一閘極間隔物；在第二閘極堆疊之側壁上形成第二閘極間隔物；以及形成第一源極/汲極區域及第二源極/汲極 區域。第一源極/汲極區域具有實質上垂直對準於第一閘極堆疊之側壁的內緣，且第二源極/汲極區域具有實質上垂直對準於第二閘極堆疊之側壁的內緣。在第一源極/汲極區域上執行第一佈植以產生第一經佈植區域，且第一經佈植區域具有垂直對準於第一閘極堆疊之側壁的內緣。形成層間介電質以覆蓋第一源極/汲極區域及第二源極/汲極區域。在層間介電質中形成第一接觸開口及第二接觸開口以顯露第一源極/汲極區域及第二源極/汲極區域。在第二源極/汲極區域上執行第二佈植以產生第二經佈植區域。藉由層間介電質的一部分將第二經佈植區域與第二閘極間隔物間隔分離。
根據本揭示案之一些實施例，一種形成源極/汲極區域的佈植於不同電晶體的方法包括：形成第一電晶體，包括形成第一閘極堆疊；在第一閘極堆疊之側面上磊晶生長第一源極/汲極區域；以及執行第一佈植以佈植第一源極/汲極區域。此方法更包括：形成第二電晶體，包括形成第二閘極堆疊；在第二閘極堆疊之側壁上形成第二閘極間隔物；在第二閘極堆疊之側面上磊晶生長第二源極/汲極區域；以及執行第二佈植以佈植第二源極/汲極區域。形成層間介電質以覆蓋第一源極/汲極區域及第二源極/汲極區域。在形成層間介電質之前執行第一佈植，且在形成層間介電質之後執行第二佈植。
10‧‧‧晶圓
20‧‧‧基板
22‧‧‧淺溝槽隔離區域
22A‧‧‧頂表面
46‧‧‧層間介電質
84‧‧‧蝕刻終止層
86‧‧‧層間介電質
92‧‧‧阻障層
94‧‧‧含金屬材料
100‧‧‧裝置區域
102‧‧‧SRAM單元
104A‧‧‧主動區域
104B‧‧‧主動區域
104C‧‧‧主動區域
104D‧‧‧主動區域
106A‧‧‧閘極
106B‧‧‧閘極
106C‧‧‧閘極
106D‧‧‧閘極
122A‧‧‧頂表面
124‧‧‧半導體條帶
124'‧‧‧突出鰭片
130‧‧‧虛設閘極堆疊
132‧‧‧虛設閘極介電質
134‧‧‧虛設閘極
136‧‧‧硬遮罩層
138‧‧‧閘極間隔物
138A‧‧‧低介電常數介電層
138B‧‧‧非低介電常數介電層
139‧‧‧箭頭
140‧‧‧凹槽
142‧‧‧磊晶區域/源極/汲極區域
145‧‧‧經佈植區域
145'‧‧‧經佈植區域之底部的可能位置
147‧‧‧接觸蝕刻終止層
148‧‧‧開口
150‧‧‧替換的閘極堆疊
151‧‧‧閘極間隔物
151A‧‧‧低介電常數介電層
151B‧‧‧介電層
154‧‧‧界面層
156‧‧‧高介電常數介電層
162‧‧‧含金屬層
164‧‧‧金屬區域
168‧‧‧硬遮罩
170‧‧‧接觸開口
172‧‧‧光阻
174‧‧‧源極/汲極矽化物區域
176‧‧‧金屬層
178‧‧‧金屬氮化層
180‧‧‧金屬區域
182‧‧‧接觸插塞
188‧‧‧插塞/通孔
190‧‧‧插塞/通孔
196‧‧‧介電接觸間隔物
199‧‧‧長通道電晶體
200‧‧‧裝置區域
202‧‧‧電晶體
204‧‧‧主動區域
206‧‧‧閘極
222A‧‧‧頂表面
224‧‧‧半導體條帶
224'‧‧‧突出鰭片
230‧‧‧虛設閘極堆疊
232‧‧‧虛設閘極介電質
234‧‧‧虛設閘極
236‧‧‧硬遮罩層
238、238A、238B‧‧‧閘極間隔物
240‧‧‧凹槽
242‧‧‧磊晶區域
243‧‧‧光阻
245‧‧‧經佈植區域
245'‧‧‧經佈植區域之底部的可能位置
247‧‧‧接觸蝕刻終止層
248‧‧‧開口
250‧‧‧替換的閘極堆疊
251‧‧‧閘極間隔物
251A‧‧‧介電層
251B‧‧‧介電層
254‧‧‧界面層
256‧‧‧高介電常數介電層
262‧‧‧含金屬層
264‧‧‧金屬區域
268‧‧‧硬遮罩
270‧‧‧接觸開口
273‧‧‧箭頭
274‧‧‧源極/汲極矽化物區域
276‧‧‧金屬層
278‧‧‧金屬氮化層
280‧‧‧金屬區域
282‧‧‧接觸插塞
288‧‧‧插塞/通孔
29‧‧‧插塞/通孔
296‧‧‧介電接觸間隔物
299‧‧‧短通道電晶體
300‧‧‧製程流程圖
302‧‧‧步驟
304‧‧‧步驟
306‧‧‧步驟
308‧‧‧步驟
310‧‧‧步驟
312‧‧‧步驟
314‧‧‧步驟
316‧‧‧步驟
318‧‧‧步驟
320‧‧‧步驟
Lg1‧‧‧通道長度
Lg2‧‧‧通道長度
A-A‧‧‧線A-A
B-B‧‧‧線B-B
PU1、PU2‧‧‧P型電晶體
PD1、PD2、PG1、PG2‧‧‧n型電晶體
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示案之態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵之尺寸。
第1圖至第15圖圖示根據一些實施例的在鰭式場效電晶體(FinFETs)之形成中的中間階段之橫截面視圖及俯視圖。
第16圖圖示根據一些實施例的一些電路之佈局。
第17圖圖示根據一些實施例的用於形成FinFET的製程流程圖。
以下揭示內容提供許多不同實施例或實例，以便實施本發明實施例之不同特徵。下文描述元件及佈置之特定實例以簡化本揭示案。當然，此等僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本揭示案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「下層」、「下方」、「下部」、「上覆」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸 圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可類似解讀本文所使用之空間相對性描述詞。
根據各種示例性實施例，提供電晶體及形成電晶體之方法。根據一些實施例，圖示形成電晶體之中間階段。論述一些實施例之一些變化。貫穿各視圖及說明性實施例，使用相同元件符號代表相同元件。在所圖示之示例性實施例中，將鰭式場效電晶體(FinFETs)之形成用作實例來解釋本揭示案之概念。平面電晶體亦可採用本揭示案之概念。
第16圖圖示裝置區域100與200內的電路之示例性佈局。貫穿描述，裝置區域100係內部形成長通道電晶體的區域，且裝置區域200係內部形成短通道電晶體的區域。應瞭解，術語「長通道」與「短通道」係相對於彼此而言。長通道電晶體具有與短通道電晶體之通道相比較長的通道。根據本揭示案之一些實施例，長通道裝置區域100包括靜態隨機存取記憶體(SRAM)單元或輸入-輸出(Input-Output；IO)電路，且內部的電晶體為長通道電晶體。短通道裝置區域200包括邏輯電路/電晶體(有時稱為核心電路/電晶體)，且內部的電晶體為短通道電晶體。舉例而言，第16圖圖示裝置區域100內的SRAM單元102。根據替代實施例，裝置區域100包括IO電晶體。SRAM單元102包括N阱中形成的p型電晶體PU1與PU2及P阱中形成的n型電晶體PD1、PD2、PG1及PG2。基於主動區域(此 等主動區域可為半導體鰭片)104A、104B、104C及104D以及閘極106A、106B、106C及106D形成電晶體PU1、PU2、PD1、PD2、PG1及PG2。電晶體202位於裝置區域200內，且基於主動區域(此等主動區域亦可為半導體鰭片)204以及閘極206形成。電晶體202可為p型電晶體或n型電晶體。
根據本揭示案之一些實施例，如第15圖所示，短通道裝置之通道長度Lg2小於約30nm，且長通道裝置之通道長度Lg1大於約60nm。根據一些實施例，通道長度比率Lg1/Lg2可大於約2.0，且可介於約2與約10之範圍內。
第1圖至第15圖圖示根據本揭示案之方法的一些實施例的在電晶體之形成中的中間階段之橫截面視圖及俯視圖。亦在第17圖所示之製程流程圖300中示意性反映第1圖至第15圖所示之步驟。所形成之電晶體包括裝置區域100內的長通道電晶體(作為實例，諸如長通道FinFET)及裝置區域200內的短通道電晶體(作為實例，諸如短通道FinFET)。根據本揭示案之一些示例性實施例，裝置區域100與200內的長通道電晶體與短通道電晶體分別具有相同的導電類型，且兩者可皆為p型電晶體或皆為n型電晶體。舉例而言，裝置區域100內的長通道電晶體可為p型電晶體，諸如第16圖中的電晶體PU1或PU2；n型電晶體，諸如第16圖中的電晶體PD1、PD2、PG1或PG2；或IO電路中的p型或n型電晶體。裝置區域200內形成的短通道電晶體可為p型電晶體或者n型電晶體，其中在第16圖中圖示此佈局。
第1圖圖示初始結構之俯視圖。初始結構包括晶圓10，此晶圓進一步包括基板20。基板20可為半導體基板，此半導體基板可為矽基板、矽鍺基板或由其他半導體材料形成之基板。基板20可摻有p型或n型雜質。可形成隔離區域22(諸如淺溝槽隔離(Shallow Trench Isolation；STI)區域)以延伸至基板20中。將相鄰淺溝槽隔離區域22之間的基板20的多個部分稱為半導體條帶124與224，此等半導體條帶分別位於裝置區域100與200內。
淺溝槽隔離區域22可包括襯墊氧化物(未圖示)。襯墊氧化物可由經由基板20之表層之熱氧化形成的熱氧化物形成。襯墊氧化物亦可為使用例如原子層沉積(Atomic Layer Deposition；ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition；HDPCVD)或化學氣相沉積(Chemical Vapor Deposition；CVD)形成的沉積氧化矽層。淺溝槽隔離區域22亦可包括襯墊氧化物上方的介電材料，其中可使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)、旋塗式塗佈或類似者形成介電材料。
參看第2圖，使淺溝槽隔離區域22凹陷，使得半導體條帶124及224之頂部部分與相鄰淺溝槽隔離區域22之頂表面22A相比突出較高高度以形成突出鰭片124'及224'。將各別步驟圖示為第17圖所示之製程中的步驟302。可使用乾式蝕刻製程執行蝕刻，其中將NH3及NF3用作蝕刻氣體。在蝕刻製程期間，可產生電漿。亦可包括氬。根據本 揭示案之替代實施例，使用濕式蝕刻製程執行淺溝槽隔離區域22之凹陷。舉例而言，蝕刻化學品可包括稀釋HF。
參看第3圖，分別在突出鰭片124'及224'之頂表面及側壁上形成虛設閘極堆疊130及230。將各別步驟圖示為第17圖所示之製程中的步驟304。虛設閘極堆疊130可包括閘極介電質132及虛設閘極介電質132上方的虛設閘極134。虛設閘極堆疊230可包括閘極介電質232及虛設閘極介電質232上方的虛設閘極234。可例如使用多晶矽形成虛設閘極134及234，且亦可使用其他材料。虛設閘極堆疊130及230之各者亦可包括一個(或複數個)硬遮罩層136及236。硬遮罩層136及236可由氮化矽、碳氮化矽或類似者形成。虛設閘極堆疊130及230之各者分別跨越單個或複數個突出鰭片124'及224'。虛設閘極堆疊130及230亦可分別具有垂直於各別突出鰭片124'及224'之縱向的縱向。
接著，在虛設閘極堆疊130及230上分別形成閘極間隔物138及238。與此同時，亦可在突出鰭片124'及224'之側壁上分別形成鰭片間隔物(未圖示)。根據本揭示案之一些實施例，閘極間隔物138及238由介電材料(諸如碳氮氧化矽(SiCN)、氮化矽或類似者)形成，且可具有單層結構或包括複數個介電層的多層結構。
根據一些實施例，閘極間隔物138之各者包括低介電常數介電層138A及非低介電常數介電層138B(參看第6B圖)，其中經由毯覆式沉積步驟繼之以各向異性蝕刻步驟形成層138A及138B之各者。低介電常數介電層138A 可由具有低於約3.0的介電常數(k值)的低介電常數介電材料形成，此低介電常數介電材料可由SiON或SiOCN形成，在材料內形成有孔隙以便減小材料的k值。舉例而言，非低介電常數介電層138B可由氮化矽形成。閘極間隔物238具有與閘極間隔物138相同的結構，且可包括分別由與層138A及138B相同的材料形成的閘極間隔物238A及238B。
隨後執行蝕刻步驟(下文稱為源極/汲極凹陷)以蝕刻突出鰭片124'及224'之多個部分(及條帶124及224之下層部分)，此等部分未被虛設閘極堆疊130及230以及閘極間隔物138及238覆蓋，從而產生第4圖所示之結構。凹陷可為各向異性，且因此保護直接位於各別虛設閘極堆疊130/230及閘極間隔物138/238下層的鰭片124'及224'之多個部分，而並未蝕刻此多個部分。根據一些實施例，經凹陷半導體條帶124及224之頂表面可與相鄰淺溝槽隔離區域22之頂表面相比較低。因此，在淺溝槽隔離區域22之間形成凹槽140及240。可在常用蝕刻製程中或在單獨製程中執行裝置區域100及200中的凹陷，且凹槽140之深度可與凹槽240之深度相等或不同。
接著，藉由在凹槽140及240中同時(或單獨地)選擇性生長半導體材料來形成磊晶區域(源極/汲極區域)，從而產生第5圖中的結構。將各別步驟圖示為第17圖所示之製程中的步驟306。根據一些示例性實施例，磊晶區域142及242包括矽鍺或矽。取決於所得FinFET是p型還是n型 FinFET，可在磊晶之進行中原位摻雜p型或n型雜質。舉例而言，當所得FinFET為p型FinFET時，可生長矽鍺硼(SiGeB)。相反，當所得FinFET為n型FinFET時，可生長矽磷(SiP)或矽碳磷(SiCP)。根據一些實施例，原位摻雜p型或n型雜質之濃度可高於約1×1020/cm3，且可介於約1×1020/cm3與約2×1021/cm3之間。根據本揭示案之替代實施例，磊晶區域142及242由III-V族化合物半導體(諸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、上述之組合或上述之多層)形成。在用磊晶半導體材料填充凹槽140及240之後，磊晶區域142及242之進一步磊晶生長引發磊晶區域142及242水平擴展，且可形成小面。相鄰磊晶區域142及242可或可不接合。全部描述中將磊晶區域142及242稱為源極/汲極區域。
參看第6A圖，形成及圖案化光阻243。藉由光阻243覆蓋裝置區域200，且不覆蓋裝置區域100。接著，執行佈植以佈植p型雜質或n型雜質。將各別步驟圖示為第17圖所示之製程中的步驟308。將佈植稱為磊晶後源極/汲極佈植(after-epi source/drain implantation)。由箭頭139表示佈植。所佈植雜質具有與第5圖所示之步驟中引入的原位摻雜雜質相同的導電類型。舉例而言，若裝置區域100及200內的所得FinFET為p型，則所佈植雜質亦為p型，及若裝置區域100及200內的所得FinFET為n型，則所佈植雜質亦為n型。作為佈植結果，源極/汲極區域142內的 雜質濃度與原位摻雜雜質之雜質濃度相比可增加兩倍至五倍。
第6B圖圖示第6A圖所示之結構之橫截面視圖，其中橫截面視圖包括自第6A圖中含有線A-A的垂直平面及含有線B-B的垂直平面獲得之橫截面視圖。根據一些實施例，垂直執行佈植。將經佈植區域145之底部的可能位置標記為145'，此等位置與磊晶區域142之底部相比可較高、處於相同位準處或較低。由於光阻243，未由任何磊晶後佈植(after-epi implantation)來佈植源極/汲極區域242。由於使用與第4圖所示之蝕刻相同的遮罩(閘極堆疊130及間隔物138)執行佈植，經佈植區域145延伸至源極/汲極區域142之內緣與外緣兩者。在佈植之後移除光阻243。
第7A圖圖示形成接觸蝕刻終止層(Contact Etch Stop Layers；CESLs)147及247及層間介電質(Inter-Layer Dielectric；ILD)46之俯視圖。將各別步驟圖示為第17圖所示之製程中的步驟310。根據本揭示案之一些實施例，接觸蝕刻終止層147及247由氮化矽、碳氮化矽或類似者形成。舉例而言，可使用保形沉積方法(諸如ALD或CVD)形成接觸蝕刻終止層147及247。在接觸蝕刻終止層147及247上方形成層間介電質46，且可使用例如FCVD、旋塗式塗佈、CVD或類似者形成此層間介電質。層間介電質46可由磷矽玻璃(Phospho-Silicate Glass；PSG)、硼矽玻璃(Boro-Silicate Glass；BSG)、摻硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、 四乙氧基正矽酸鹽(Tetra Ethyl Ortho Silicate；TEOS)氧化物或類似者形成。可執行平坦化(諸如化學機械研磨(Chemical Mechanical Polish；CMP)或研磨)以使層間介電質46之頂表面、虛設閘極堆疊130及230與閘極間隔物138及238彼此齊平。
第7B圖圖示第7A圖所示之結構之橫截面視圖，其中橫截面視圖自第7A圖中含有線A-A的垂直平面及含有線B-B的垂直平面獲得。在形成第7A圖及第7B圖所示之結構之後，用金屬閘極及替換的閘極介電質替換包括硬遮罩層136及236的虛設閘極堆疊130及230、虛設閘極134及234以及虛設閘極介電質132及232，如第8圖及第9圖所示。在第6B圖、第7B圖及第8圖至第15圖中，圖示淺溝槽隔離區域22之頂表面122A及222A，且突出鰭片124'及224'分別與頂表面122A及222A相比突出較高高度。
為了形成替換閘極，移除如第7A圖及第7B圖所示之硬遮罩層136及236、虛設閘極134及234以及虛設閘極介電質132及232，從而形成如第8圖所示之開口148及248。將各別步驟圖示為第17圖所示之製程中的步驟312。突出鰭片124'及224'之頂表面及側壁分別暴露於開口148及248。
接著，參看第9圖，形成替換的閘極堆疊150及250，且分別在閘極堆疊150及250上方形成硬遮罩168及268。將各別步驟圖示為第17圖所示之製程中的步驟314。替換的閘極堆疊150及硬遮罩168介於相對的閘極間隔物 138之間，且閘極堆疊250及硬遮罩268介於相對的閘極間隔物238之間。可(或可不)分別在開口148及248(第8圖)中形成額外閘極間隔物151及251。形成製程簡要論述如下。
根據一些實施例，先作為開口151及251之側壁之襯墊形成閘極間隔物151及251。根據替代實施例，未形成閘極間隔物151及251。為了形成閘極間隔物151及251，可例如使用沉積方法(諸如ALD或CVD)形成毯覆式閘極間隔物層。毯覆式閘極間隔物層為保形的。根據本揭示案之一些實施例，閘極間隔物層由氮化矽(SiN)、SiC、SiON或類似者形成。閘極間隔物151及251使後續形成之金屬閘極遠離源極/汲極區域142及242分離，且減小此等金屬閘極與源極/汲極區域之間漏洩及電氣短路的可能性。閘極間隔物151可包括低介電常數介電層151A及介電層151B，低介電常數介電層151A可由多孔SiON形成，介電層151B可為高介電常數介電層或具有實質上等於3.9的k值(且因此，既不為高介電常數亦不為低介電常數介電材料)。舉例而言，低介電常數介電層151A之k值可介於約3.0與約3.5之間。閘極間隔物251可具有與閘極間隔物151相同的結構，且因此亦可包括由與介電層151A相同的材料形成的介電層251A及由與介電層151B相同的材料形成的介電層251B。
亦如第9圖所示，閘極堆疊150及250包括閘極介電質154/156及254/256，此等閘極介電質分別延伸至開口148及248中。根據本揭示案之一些實施例，閘極介電質包括界面層(Interfacial Layers；ILs)154及254，此等界 面層分別形成於突出鰭片124'及224'之暴露表面上。IL 154及254之各者可包括氧化層(諸如氧化矽層)，此氧化層經由突出鰭片124'及224'之熱氧化、化學氧化製程或沉積製程而形成。閘極介電質亦可包括相應IL 154及254上方的高介電常數介電層156及256。高介電常數介電層156及256可由高介電常數介電材料(諸如氧化鉿、氧化鑭、氧化鋯或類似者)形成。高介電常數介電材料之介電常數(k值)高於3.9，且可高於約7.0，且有時高達20或更高。將高介電常數介電層156及256形成為保形層，且此等高介電常數介電層在突出鰭片124'及224'之側壁及閘極間隔物138/151及238/251之側壁上延伸。根據本揭示案之一些實施例，使用ALD或CVD形成高介電常數介電層156及256。
另外，參看第9圖，經由沉積形成含金屬層162及262。含金屬層162及262可為含金屬導電層。可使用保形沉積方法(諸如ALD或CVD)執行沉積，使得含金屬層162/262(及各子層)之水平部分之水平厚度與垂直部分之垂直厚度具有實質上等於彼此的厚度。舉例而言，水平厚度及垂直厚度可具有與水平厚度及垂直厚度之任一者相比小於約20%或10%的差異。
含金屬層162及262之各者包括至少一個層，或可包括由不同材料形成的複數個層(未圖示)。可在共同沉積製程或單獨沉積製程中形成含金屬層162及262中的相應層。含金屬層162及262中的層之材料可包括根據各別FinFET是n型還是p型FinFET所選擇之功函數金屬。舉例 而言，當FinFET為n型FinFET時，含金屬層162及262之各者可分別包括氮化鈦(TiN)層、氮化鉭(TaN)層及鋁基層(由例如TiAl、TiAlN、TiAlC、TaAlN或TaAlC形成)。當FinFET為p型FinFET時，含金屬層162及262之各者可分別包括TiN層、TaN層及另一TiN層。含金屬層162及262亦可包括兩層或多於三層。
隨後在含金屬層162及262上方填充填料金屬以形成金屬區域164及264。根據一些示例性實施例，填料金屬包括W、Cu、Co、Al、Ru或上述之合金。在沉積金屬區域164及264之後，執行平坦化步驟(諸如CMP或機械研磨)以移除層間介電質46之頂表面上方的沉積層之過量部分，且因此形成閘極堆疊150及250。
接著，使閘極堆疊150及250凹陷以形成凹槽，繼之以將介電材料填充到凹槽中以形成硬遮罩168及268。隨後執行另一平坦化步驟以使硬遮罩168及268之頂表面與層間介電質46之頂表面齊平。硬遮罩168及268可為由氮化矽、氮氧化矽、碳氧化矽或類似者形成之介電硬遮罩。
在後續步驟中，如第10圖所示，蝕刻層間介電質46及接觸蝕刻終止層147及247以形成接觸開口170及270。將各別步驟圖示為第17圖所示之製程中的步驟316。因此，顯露源極/汲極區域142及242。第11圖圖示光阻172之形成以覆蓋裝置區域100，同時留下裝置區域200未覆蓋。接著，執行佈植以佈植p型雜質或n型雜質，此雜質具有與第6A圖及第6B圖所示之磊晶後佈植相同的導電類 型。將第11圖所示之佈植稱為接觸後源極/汲極佈植(after-contact source/drain implantation)。將各別步驟圖示為第17圖所示之製程中的步驟318。由箭頭273表示佈植。作為佈植結果，經佈植區域245內的雜質濃度與原位摻雜雜質之雜質濃度相比可增加兩倍至五倍。可垂直執行佈植。
如第11圖所示，接觸開口270與閘極間隔物238間隔分離水平距離D1。距離D1具有非零值，可介於約5nm與約10nm之間。因此，各別經佈植區域245與各別電晶體之通道區域間隔分離得比第6A圖及第6B圖所示之磊晶後佈植所形成的經佈植區域145遠。將經佈植區域245之底部的可能位置標記為245'，此等位置與磊晶區域242之底部相比可較高、處於相同位準處或較低。由於光阻243，並未藉由任何接觸後佈植(after-contact implantation)來佈植源極/汲極區域142。隨後移除光阻172，從而產生第12圖所示之結構。
第13圖圖示源極/汲極矽化物區域174及274及源極/汲極接觸插塞182及282之形成。將各別步驟圖示為第17圖所示之製程中的步驟320。根據一些實施例，將金屬層176及276(例如，鈦層)沉積為毯覆層，繼之以金屬層176及276之頂部部分上的氮化製程以形成金屬氮化層178及278。並未氮化金屬層176及276之底部部分。接著，執行退火(可為快速熱退火)以使金屬層176及276與源極/汲極區域142及242之頂部部分反應而形成矽化物區域174及 274。層間介電質46之側壁上的金屬層176及276之多個部分不反應。隨後例如藉由填充鎢、鈷或類似者來形成金屬區域180及280，繼之以平坦化以移除過量材料，從而產生較低源極/汲極接觸插塞182及282。接觸插塞182包括層176、178及180，且接觸插塞282包括層276、278及280。因此，形成長通道電晶體199及短通道電晶體299。
參看第14圖，形成蝕刻終止層84。根據一些實施例，蝕刻終止層84由SiN、SiCN、SiC、SiOCN或另一種介電材料形成。形成方法可包括PECVD、ALD、CVD或類似者。接著，在蝕刻終止層84上方形成層間介電質86。層間介電質86之材料可選自用於形成層間介電質46之相同候選材料(及方法)，且層間介電質46及86可由相同或不同介電材料形成。根據一些實施例，使用PECVD、FCVD、旋塗式塗佈或類似者形成層間介電質86，且層間介電質86可包括氧化矽(SiO2)。
蝕刻層間介電質86及蝕刻終止層84以形成開口(未圖示)。可使用例如反應性離子蝕刻(Reactive Ion Etch；RIE)執行蝕刻。在後續步驟中，如第15圖所示，形成插塞/通孔188、190、288及290。根據本揭示案之一些實施例，插塞/通孔188、190、288及290包括阻障層92及阻障層上方的含金屬材料94。根據本揭示案之一些實施例，插塞/通孔188、190、288及290之形成包括形成毯覆式阻障層92及毯覆式阻障層上方的含金屬材料94，以及執行平坦化以移除毯覆式阻障層及含金屬材料的過量部分。阻 障層92可由金屬氮化物(諸如氮化鈦或氮化鉭)形成。含金屬材料94可由鎢、鈷、銅或類似者形成。根據一些實施例，形成介電接觸間隔物196及296來環繞插塞/通孔188、190、288及290。
本發明之實施例具有一些優勢特徵。由於形成在裝置區域200內的電晶體為短通道電晶體，若使用磊晶後佈植執行源極/汲極佈植，則所佈植雜質更靠近通道，且更可能擴散至通道區域中而降低電晶體之短通道效應及汲極誘導阻障降低(Drain-Induced Barrier Lowering；DIBL)效能。因此，對於裝置區域200內的短通道裝置，執行接觸後佈植，且不執行磊晶後佈植。相反，對於裝置區域100內的長通道電晶體，例如SRAM電晶體，佈局效應(layout effect)可能導致閾值電壓不利地增加。磊晶後佈植更靠近各別電晶體之通道，且因此具有減小閾值電壓及減小通道電阻的效果。而且，由於佈植的雜質擴散到通道區域，長通道電晶體的短通道效應和DIBL性能的降低也較少。然而，在習知製程中，對於長通道電晶體及短通道電晶體同時執行源極/汲極佈植，且無法調諧長通道電晶體及短通道電晶體之裝置效能。
根據本揭示案之一些實施例，一種形成源極/汲極區域的佈植於不同電晶體的方法包括：在第一突出鰭片之第一部分之側壁及頂表面上形成第一閘極堆疊；在第二突出鰭片之第一部分之側壁及頂表面上形成第二閘極堆疊；分別蝕刻第一突出鰭片之第二部分及第二突出鰭片之第二部 分以形成第一凹槽及第二凹槽；分別在第一凹槽及第二凹槽中磊晶生長第一源極/汲極區域及第二源極/汲極區域；以及在第一源極/汲極區域上執行第一佈植而未佈植第二源極/汲極區域。在第一佈植之後，形成層間介電質以覆蓋第一源極/汲極區域及第二源極/汲極區域。此方法進一步包括：在層間介電質中形成第一接觸開口及第二接觸開口以顯露第一源極/汲極區域及第二源極/汲極區域；以及在第二源極/汲極區域上執行第二佈植而未佈植第一源極/汲極區域。經由第二接觸開口執行第二佈植。
根據本揭示案之一些實施例，一種形成源極/汲極區域的佈植於不同電晶體的方法包括：在半導體區域上形成第一閘極堆疊及第二閘極堆疊；在第一閘極堆疊之側壁上形成第一閘極間隔物；在第二閘極堆疊之側壁上形成第二閘極間隔物；以及形成第一源極/汲極區域及第二源極/汲極區域。第一源極/汲極區域具有實質上垂直對準於第一閘極堆疊之側壁的內緣，且第二源極/汲極區域具有實質上垂直對準於第二閘極堆疊之側壁的內緣。在第一源極/汲極區域上執行第一佈植以產生第一經佈植區域，且第一經佈植區域具有垂直對準於第一閘極堆疊之側壁的內緣。形成層間介電質以覆蓋第一源極/汲極區域及第二源極/汲極區域。在層間介電質中形成第一接觸開口及第二接觸開口以顯露第一源極/汲極區域及第二源極/汲極區域。在第二源極/汲極區域上執行第二佈植以產生第二經佈植區域。藉由層間介電質的一部分將第二經佈植區域與第二閘極間隔物間隔分離。
根據本揭示案之一些實施例，一種形成源極/汲極區域的佈植於不同電晶體的方法包括：形成第一電晶體，包括形成第一閘極堆疊；在第一閘極堆疊之側面上磊晶生長第一源極/汲極區域；以及執行第一佈植以佈植第一源極/汲極區域。此方法進一步包括：形成第二電晶體，包括形成第二閘極堆疊；在第二閘極堆疊之側壁上形成第二閘極間隔物；在第二閘極堆疊之側面上磊晶生長第二源極/汲極區域；以及執行第二佈植以佈植第二源極/汲極區域。形成層間介電質以覆蓋第一源極/汲極區域及第二源極/汲極區域。在形成層間介電質之前執行第一佈植，且在形成層間介電質之後執行第二佈植。
前文概述了數個實施例之特徵，使得熟習此項技藝者可更好地理解本揭示案之態樣。熟習此項技藝者應瞭解，可易於使用本揭示案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例之相同目的及/或實現相同優勢。熟習此項技藝者亦應認識到，此類等效結構並未脫離本揭示案之精神及範疇，並且可在不脫離本揭示案之精神及範疇的情況下在本文中實施各種變化、取代及修改。
10‧‧‧晶圓
20‧‧‧基板
46‧‧‧層間介電質
84‧‧‧蝕刻終止層
86‧‧‧層間介電質
92‧‧‧阻障層
94‧‧‧含金屬材料
100‧‧‧裝置區域
122A‧‧‧頂表面
124'‧‧‧突出鰭片
138‧‧‧閘極間隔物
142‧‧‧磊晶區域/源極/汲極區域
145‧‧‧經佈植區域
147‧‧‧接觸蝕刻終止層
150‧‧‧替換的閘極堆疊
151‧‧‧閘極間隔物
151A‧‧‧低介電常數介電層
151B‧‧‧介電層
154‧‧‧界面層
156‧‧‧高介電常數介電層
162‧‧‧含金屬導電層
164‧‧‧金屬區域
168‧‧‧硬遮罩
174‧‧‧源極/汲極矽化物區域
176‧‧‧金屬層
178‧‧‧金屬氮化層
180‧‧‧金屬區域
182‧‧‧接觸插塞
188‧‧‧插塞/通孔
190‧‧‧插塞/通孔
196‧‧‧介電接觸間隔物
199‧‧‧長通道電晶體
200‧‧‧裝置區域
222A‧‧‧頂表面
224'‧‧‧突出鰭片
238‧‧‧閘極間隔物
242‧‧‧磊晶區域
245‧‧‧經佈植區域
247‧‧‧接觸蝕刻終止層
250‧‧‧替換的閘極堆疊
251‧‧‧閘極間隔物
251A‧‧‧介電層
251B‧‧‧介電層
254‧‧‧界面層
256‧‧‧高介電常數介電層
262‧‧‧含金屬導電層
264‧‧‧金屬區域
268‧‧‧硬遮罩
274‧‧‧源極/汲極矽化物區域
276‧‧‧金屬層
278‧‧‧金屬氮化層
280‧‧‧金屬區域
282‧‧‧接觸插塞
288‧‧‧插塞/通孔
290‧‧‧插塞/通孔
296‧‧‧介電接觸間隔物
299‧‧‧短通道電晶體
Lg1‧‧‧通道長度
Lg2‧‧‧通道長度

Claims (10)

  1. 一種形成源極/汲極區域的佈植於不同電晶體的方法，包含：在一第一突出鰭片之一第一部分之一側壁及一頂表面上形成一第一閘極堆疊；在一第二突出鰭片之一第一部分之一側壁及一頂表面上形成一第二閘極堆疊，其中該第一突出鰭片之該第一部分具有比該第二突出鰭片之該第一部分相比較長的寬度；分別蝕刻該第一突出鰭片之一第二部分及該第二突出鰭片之一第二部分以形成一第一凹槽及一第二凹槽；分別在該第一凹槽及該第二凹槽中磊晶生長一第一源極/汲極區域及一第二源極/汲極區域；在該第一源極/汲極區域上執行一第一佈植而未佈植該第二源極/汲極區域；在該第一佈植之後，形成一層間介電質以覆蓋該第一源極/汲極區域及該第二源極/汲極區域；在該層間介電質中形成一第一接觸開口及一第二接觸開口以顯露該第一源極/汲極區域及該第二源極/汲極區域；以及在該第二源極/汲極區域上執行一第二佈植而未佈植該第一源極/汲極區域，其中經由該第二接觸開口執行該第二佈植，且該第二佈植為佈植n型雜質或p型雜質。
  2. 如請求項1所述之方法，其中該第一源極/汲極區域為一第一電晶體的一部分，及該第二源極/汲極區 域為一第二電晶體的一部分，且該第一電晶體具有與該第二電晶體相比一較長的通道。
  3. 如請求項1所述之方法，更包含以下步驟：在該第一閘極堆疊之側壁上形成複數個第一閘極間隔物及在該第二閘極堆疊之側壁上形成複數個第二閘極間隔物，其中藉由該層間介電質的一部分將該第二接觸開口與該第二閘極間隔物間隔分離。
  4. 如請求項1所述之方法，其中該第二佈植產生一額外經佈植區域，且該額外經佈植區域之一底表面與該第一源極/汲極區域之一底部相比較高。
  5. 一種形成源極/汲極區域的佈植於不同電晶體的方法，包含：在半導體區域上形成一第一閘極堆疊及一第二閘極堆疊，其中該第一閘極堆疊具有比該第二閘極堆疊相比較長的寬度；在該第一閘極堆疊之一側壁上形成一第一閘極間隔物；在該第二閘極堆疊之一側壁上形成一第二閘極間隔物；形成一第一源極/汲極區域及一第二源極/汲極區域，其中該第一源極/汲極區域具有實質上垂直對準於該第一 閘極堆疊之一側壁的一內緣，且該第二源極/汲極區域具有實質上垂直對準於該第二閘極堆疊之一側壁的一內緣；在該第一源極/汲極區域上執行一第一佈植以產生一第一經佈植區域，且該第一經佈植區域具有垂直對準於該第一閘極堆疊之一側壁的一內緣；形成一層間介電質以覆蓋該第一源極/汲極區域及該第二源極/汲極區域；在該層間介電質中形成一第一接觸開口及一第二接觸開口以顯露該第一源極/汲極區域及該第二源極/汲極區域；以及在該第二源極/汲極區域上執行一第二佈植以產生一第二經佈植區域，其中藉由該層間介電質的一部分將該第二經佈植區域與該第二閘極間隔物間隔分離，其中經由該第二接觸開口執行該第二佈植，且該第二佈植為佈植n型雜質或p型雜質。
  6. 如請求項5所述之方法，其中形成該第一源極/汲極區域及該第二源極/汲極區域之步驟包含以下步驟：分別蝕刻該半導體區域以形成一第一凹槽及一第二凹槽；以及分別在該第一凹槽及該第二凹槽中磊晶生長該第一源極/汲極區域及該第二源極/汲極區域。
  7. 如請求項5所述之方法，其中該第一源極/汲極區域為一第一電晶體的一部分，及該第二源極/汲極區域為一第二電晶體的一部分，且該第一電晶體為一靜態隨機存取記憶體(SRAM)單元或一輸入-輸出電路中的一電晶體，及該第二電晶體位於一核心電路中。
  8. 如請求項5所述之方法，其中該第一佈植與該第二佈植兩者垂直執行。
  9. 一種形成源極/汲極區域的佈植於不同電晶體的方法，包含：形成一第一電晶體，包含：形成一第一閘極堆疊；在該第一閘極堆疊之一側面上磊晶生長一第一源極/汲極區域；以及執行一第一佈植以佈植該第一源極/汲極區域；形成一第二電晶體，包含：形成一第二閘極堆疊；在該第二閘極堆疊之一側面上磊晶生長一第二源極/汲極區域；以及執行一第二佈植以佈植該第二源極/汲極區域，並使該第一電晶體具有與該第二電晶體相比較長的通道； 形成一層間介電質以覆蓋該第一源極/汲極區域及該第二源極/汲極區域，其中在形成該層間介電質之前執行該第一佈植；以及蝕刻該層間介電質以形成一接觸開口，其中經由該接觸開口執行該第二佈植，且該第二佈植為佈植n型雜質或p型雜質。
  10. 如請求項9所述之方法，其中在佈植該第二源極/汲極區域時，該第一源極/汲極區域未經佈植。
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