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CN111106010A - 具有堆叠半导体层作为沟道的晶体管 - Google Patents

具有堆叠半导体层作为沟道的晶体管 Download PDF

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CN111106010A CN201911022415.8A CN201911022415A CN111106010A CN 111106010 A CN111106010 A CN 111106010A CN 201911022415 A CN201911022415 A CN 201911022415A CN 111106010 A CN111106010 A CN 111106010A
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Abstract

本公开涉及具有堆叠半导体层作为沟道的晶体管。一种形成半导体器件的方法包括：在半导体衬底的一部分上方沉积p型半导体层；在p型半导体层上方沉积半导体层，其中，半导体层不含p型杂质；直接在半导体层的第一部分上方形成栅极堆叠；以及蚀刻半导体层的第二部分以形成延伸到半导体层中的沟槽。p型半导体层的至少一个表面暴露于沟槽。在沟槽中形成源极/漏极区域。源极/漏极区域是n型的。

Description

具有堆叠半导体层作为沟道的晶体管
技术领域
本公开总体涉及具有堆叠半导体层作为通道的晶体管。
背景技术
随着集成电路的发展，诸如晶体管之类的集成电路器件的密度变得越来越高，并且器件变得越来越小。这对集成电路器件的性能提出了更苛刻的要求。例如，泄漏电流需要更小，并且驱动电流需要更高。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：在半导体衬底的一部分上方沉积第一p型半导体层；在所述第一p型半导体层上方沉积第一半导体层，其中，所述第一半导体层不含p型杂质；直接在所述第一半导体层的第一部分上方形成栅极堆叠；蚀刻所述第一半导体层的第二部分以形成延伸到所述第一半导体层中的沟槽，其中，所述第一p型半导体层的至少一个表面暴露于所述沟槽；以及在所述沟槽中形成源极/漏极区域，其中，所述源极/漏极区域是n型的。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：形成延伸到半导体衬底中的隔离区域；进行蚀刻以移除所述半导体衬底的位于所述隔离区域之间的部分从而形成沟槽；执行第一外延以在所述沟槽中生长第一半导体层，其中，所述第一半导体层不含p型杂质和n型杂质；执行第二外延以在所述第一半导体层上方并且与所述第一半导体层接触地生长第一SiB层；执行第三外延以在所述第一SiB层上方生长第二半导体层，其中，所述第二半导体层不含p型杂质和n型杂质；以及使所述隔离区域凹陷，使得所述第二半导体层和所述第一SiB层的一部分高于所述隔离区域的顶表面，以形成半导体鳍。
根据本公开的又一实施例，提供了一种半导体器件，包括：隔离区域，延伸到半导体衬底中；半导体鳍，位于所述隔离区域之间，其中，所述半导体鳍高于所述隔离区域的顶表面，并且所述半导体鳍包括：第一半导体层，所述第一半导体层不含p型杂质；以及第一p型半导体层，位于所述第一半导体层上方并且与所述第一半导体层接触；栅极堆叠，位于所述半导体鳍上；以及源极/漏极区域，延伸到所述半导体鳍中，其中，所述源极/漏极区域与所述第一p型半导体层接触，并且所述源极/漏极区域是n型区域。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图3、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8、图9、图10A、图10B、图11、图12A和图12B示出了根据一些实施例的晶体管的形成中的透视图和截面图。
图13示出了根据一些实施例的用于形成晶体管的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据各种实施例提供了晶体管及其形成方法。根据一些实施例示出了晶体管的形成的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。根据本公开的一些实施例，晶体管包括堆叠的(一个或多个)硅层和p型半导体层(例如，(一个或多个)硅硼(SiB)层)，其用于形成相应晶体管的沟道区域，使得减少源极区域和漏极区域之间的泄漏。应理解，鳍式场效应晶体管的形成用作解释本公开的概念的示例。本公开的实施例可容易地应用于其他类型的晶体管，例如，平面晶体管、完全栅极(GAA)晶体管等。此外，应理解，尽管在实施例的示例中讨论了n型晶体管，但也可以通过应用本公开的概念来形成p型晶体管。p型晶体管可以类似于n型晶体管，除了n型晶体管的堆叠半导体层中的p型半导体层被n型半导体层代替、p阱区域被n阱区域代替、以及n型源极/漏极区域被p型源极/漏极区域代替。
图1至图3、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8、图9、图10A、图10B、图11、图12A和图12B示出了根据一些实施例的n型晶体的形成中的透视图和截面图。相应的工艺还也示意性地反映在如图13所示的工艺流程200中。
在图1中，提供了衬底20。衬底20可以是半导体衬底，例如，体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在衬底上，通常是硅或玻璃衬底。还可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
进一步参考图1，在衬底20中形成阱区域22。相应的工艺在图13所示的工艺流程200中被示出为工艺202。根据本公开的一些实施例，阱区域22是通过注入p型杂质而形成的p型阱区域，该p型杂质可以是硼、铟等。所得到的阱区域22可以延伸到衬底20的顶表面。p型杂质浓度可以等于或小于1018cm-3，例如，在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。在下文中，隔离区域24替代地称为浅沟槽隔离(STI)区域。相应的工艺在图13所示的工艺流程中被示出为工艺204。相邻的STI区域24之间的衬底20的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，然后将其图案化。衬垫氧化物层28可以是包括氧化硅的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中，半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20和硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，硬掩模层30由氮化硅形成，例如，使用低压化学气相沉积(LPCVD)。根据本公开的其他实施例，通过硅的热氮化或等离子体增强化学气相沉积(PECVD)来形成硬掩模层30。在硬掩模层30上形成光致抗蚀剂(未示出)，然后将其图案化。然后使用经图案化的光致抗蚀剂作为蚀刻掩模来图案化硬掩模层30，以形成如图2所示的硬掩模30。
接下来，经图案化的硬掩模层30被用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，接着用(一个或多个)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以移除电介质材料的过量部分，并且(一个或多个)电介质材料的剩余部分是STI区域24。STI区域24可包括衬里电介质(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬里电介质还可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积氧化硅层、氮化硅层等。STI区域24还可以包括衬里氧化物上方的电介质材料，其中，电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂涂覆等形成。根据一些实施例，衬里电介质上方的电介质材料可包括氧化硅。
根据本公开的一些实施例，阱区域22的底部低于STI区域24的底表面，因此半导体条带26是阱区域22的一部分，并且掺杂有用于形成阱区域22的p型杂质。
在后续工艺中，移除衬垫氧化物层28和硬掩模层30。接下来，如图3所示，半导体条带26被凹陷，使得在相邻的STI区域24之间形成沟槽32。相应的工艺在图13所示的工艺流程中被示出为工艺206。根据本公开的一些实施例，通过干法蚀刻执行凹陷。可以使用选自C2F6；CF4；SO2；HBr、Cl2和O2的混合物；或HBr、Cl2、O2和CF2等的混合物等的蚀刻气体来执行干法蚀刻。根据替代实施例，使用湿法蚀刻方法来执行蚀刻，其中，KOH；四甲基氢氧化铵(TMAH)；CH3COOH；NH4OH；H2O2；异丙醇(IPA)；HF、HNO3和H2O的溶液等被用作蚀刻剂。根据一些实施例，沟槽32的底部高于STI区域24的底表面。
图4A示出了形成堆叠半导体层34(图4B示出细节)，其是通过选择性外延生长(SEG)形成的。在沟槽32中形成堆叠半导体层34，如图3所示。相应的工艺在图13所示的工艺流程中被示出为工艺208。根据本公开的一些实施例，堆叠半导体层34包括多个堆叠层，其包括至少两个(并且可能更多个)硅层以及至少一个(并且可能更多个)p型外延层(例如，SiB层)的，参考图4B详细讨论。外延生长的半导体层可以生长到高于STI区域24的顶表面的水平。在随后的工艺中，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以移除所生长的半导体材料的多余部分，得到图4A和4B所示的结构。
图4B除了示出了堆叠半导体层34的细节，还示出了图4A中的参考横截面4B-4B。根据本公开的一些实施例，首先外延生长硅层34A。硅层34A的厚度可以在约1nm和约5nm之间的范围内。根据本公开的一些实施例，硅层34A是本征层，其既未被有意掺杂有任何p型杂质也未被有意掺杂有任何n型杂质。根据本公开的替代实施例，硅层34A掺杂有诸如硼、铟等之类的p型杂质，其杂质浓度低于上覆的p型半导体层34B的p型杂质浓度至少一个阶、两个阶、或更多阶。因此，如果掺杂有p型杂质，则硅层34A的杂质浓度可低于约1017cm-3、或低于约1016cm-3、或更低。根据其他实施例，层34A可以由其他半导体材料形成，例如，硅锗、硅碳等，其可以是未掺杂(或轻微掺杂)任何p型或n型杂质的本征层。
在硅层34A上外延生长P型外延半导体层34B。根据本公开的一些实施例，p型半导体层34B包括硅和诸如硼、铟等之类的p型杂质。例如，p型半导体层34B可以是硅硼(SiB)层。随着p型半导体层34B的外延的进行，p型杂质被原位掺杂。p型半导体层34B中的p型杂质浓度不能过高，因为这可能导致p型杂质不期望地扩散到下面的硅层34A和上覆的硅层34C中，这导致防泄漏能力被不期望地损害。例如，p型半导体层34B中的p型杂质浓度可以低于约5×1020cm-3，或低于约1×1019cm-3。p型半导体层34B中的p型杂质浓度也不能过低，因为p型半导体层34B中的p型杂质产生空穴，并且如果p型杂质浓度过低，则所产生的空穴的数量过低，这再次使得防漏能力被不期望地损害。例如，p型半导体层34B中的p型杂质浓度可以在约5×1017cm-3和约5×1020cm-3之间的范围内，并且可以在约1×1018cm-3和约1×1019cm-3之间的范围内。根据一些实施例，p型半导体层34B不含锗、碳等。根据替代实施例，p型半导体层34B包括硅和选自锗、碳等的元素。p型半导体层34B的厚度可以在约1nm和约15nm之间的范围内。
在p型半导体层34B上方，外延生长另一硅层34C。根据本公开的一些实施例，硅层34C是本征层，其既未被有意掺杂有任何p型杂质也未被有意掺杂有任何n型杂质。根据本公开的替代实施例，硅层34C掺杂有诸如硼、铟等之类的p型杂质，其杂质浓度低于下面的p型外延半导体层34B的p型杂质浓度至少一个阶、两个阶、或更多阶。因此，如果掺杂有p型杂质，则硅层34C的杂质浓度可低于约1017cm-3、或低于约1016cm-3、或更低。取决于是否在硅层34C上方形成额外的外延半导体层34D和34E，硅层34C的厚度可以在约14nm和约51nm之间的大范围内。
根据本公开的一些实施例，在形成硅层34C之后完成外延工艺，并且在硅层34C上方未外延生长额外的半导体层。根据本公开的替代实施例，在硅层34C上方进一步生长p型外延半导体层34D，并且在p型外延半导体层34D上方未外延生长额外的半导体层。根据本公开的又一些替代实施例，在硅层34C上方生长p型外延半导体层34D，并且在p型外延半导体层34D上方进一步生长硅层34E。因此，使用虚线示出了p型外延半导体层34D和硅层34E，以指示它们可以被形成或不被形成。
在硅层34C上外延生长P型外延半导体层34D(如果形成的话)。根据本公开的一些实施例，p型外延半导体层34D包括硅和诸如硼、铟等之类的p型杂质。例如，p型外延半导体层34D可以是SiB层。随着p型外延半导体层34D的外延的进行，p型杂质被原位掺杂。类似地，p型半导体层34B中的p型杂质浓度不能过高或过低。否则，p型外延半导体层的电子-空穴结合功能将被损害。根据本公开的一些实施例，p型外延半导体层34D中的p型杂质浓度在约5×1017cm-3和约5×1020cm-3之间的范围内，并且可以在约1×1018cm-3和约1×1019cm-3之间的范围内。根据一些实施例，p型半导体层34B不含锗、碳等。p型外延半导体层34D的厚度可以在约1nm和约15nm之间的范围内。
在p型外延半导体层34D上方，可以外延生长另一硅层34E，或者可以跳过硅层34E的形成。根据本公开的一些实施例，硅层34E是本征层，其既未被有意掺杂有任何p型杂质也未被有意掺杂有任何n型杂质。根据本公开的替代实施例，硅层34E掺杂有诸如硼、铟等之类的p型杂质，其杂质浓度低于下面的p型外延半导体层34B和34D的p型杂质浓度至少一个阶、两个阶、或更多阶。因此，如果掺杂有p型杂质，则硅层34E的杂质浓度可低于约1017cm-3、或低于约1016cm-3、或更低。硅层34E(如果形成的话)可以用作缓冲层以接收平坦化工艺(图4A)，并且保护下面的p型外延半导体层34D免于接收平坦化。硅层34E的厚度可以很小，并且可以被控制得尽可能小，只要它能够以足够的工艺余量保护p型外延半导体层34D不被平坦化。根据本公开的一些实施例，硅层34E的厚度在约1nm和约5nm之间的范围内。
接下来，参考图5A，STI区域24被凹陷，使得至少堆叠半导体层34的上部突出高于相邻的STI区域24的顶表面。相应的工艺在图13所示的工艺流程中被示出为工艺210。此外，STI区域24可具有如图所示的平坦表面、凸起顶表面、凹入顶表面(例如，凹陷)、或其组合。通过适当的蚀刻，STI区域24的顶表面可以形成为平坦的、凸出的、和/或凹入的。可以使用可接受的蚀刻工艺来凹陷STI区域24，该可接受的蚀刻工艺使用攻击STI区域24但是不攻击半导体层34的蚀刻剂。例如，如果使用湿法刻，则蚀刻剂可以包括稀释的氢氟酸(dHF)。如果使用干法蚀刻，则可以使用NF3和NH3气体的混合物或HF和NH3气体的混合物。半导体材料的高于STI区域24的顶表面的部分被称为突出的鳍36。
图5B除了示出堆叠半导体层34的细节，还示出了图5A中的参考横截面5B-5B。由于STI区域24不在图示的平面中，因此图5B中未示出STI区域24。示出了STI区域24的顶表面24A和底表面24B的水平以示出STI区域24的水平。根据本公开的一些实施例，STI区域24的顶表面24A处于介于硅层34A的顶表面和底表面之间的中间水平。根据替代实施例，STI区域24的顶表面24A与硅层34A的顶表面齐平。STI区域24的顶表面24A也可以与硅层34A的底表面齐平或低于硅层34A的底表面。
在上面说明的实施例中，可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。
参考图6A，形成虚设栅极堆叠38以在(突出的)鳍36的顶表面和侧壁上延伸。相应的工艺在图13所示的工艺流程中被示出为工艺212。虚拟栅极堆叠38可以包括虚设栅极电介质40和虚设栅极电极40上方的虚设栅极电极42。虚设栅极电极42可以例如使用多晶硅来形成，并且还可以使用其他材料。每个虚设栅极堆叠38还可以包括在虚设栅极电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅或其多个层形成。虚设栅极堆叠38可以跨突出的鳍36和/或STI区域24中的单个或多个。虚设栅极堆叠38还具有垂直于突出的鳍36的长度方向的纵向方向。
接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。相应的工艺在图13所示的工艺流程中也被示出为工艺212。根据本公开的一些实施例，栅极间隔件46由诸如氮化硅、碳氮化硅等之类的(一个或多个)电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。图6B示出了图6A中的参考横截面6B-6B。应理解，由于可以或可以不形成层34D和34E，因此栅极堆叠38可以具有接触硅层34E、p型外延半导体层34D或硅层34C的顶表面的底表面。
然后执行蚀刻步骤以使堆叠半导体层34的未被虚设栅极堆叠38和栅极间隔件46覆盖的部分凹陷，产生图7A中所示的结构。相应的工艺在图13所示的工艺流程中被示出为工艺214。凹陷可以是各向异性的，因此鳍36的直接在虚设栅极堆叠38和栅极间隔件46下面的部分受到保护，并且不被蚀刻。根据一些实施例，经凹陷的堆叠半导体层34的顶表面可以低于STI区域24的顶表面24A。因此形成凹槽50。凹槽50包括位于虚设栅极堆叠38的相对侧上的部分，以及位于突出的鳍36的剩余部分之间的部分。
图7B示出了图7A中的参考横截面7B-7B。根据本公开的一些实施例，凹槽50的底部位于p型半导体层34B的底表面水平，因此凹槽50穿透p型半导体层34B。p型半导体层34B的剩余部分的侧壁暴露于凹槽50。根据替代实施例，凹槽50的底部位于p型外延半导体层34B的顶表面水平，并且p型外延半导体层34B的顶表面被暴露。根据又一些替代实施例，凹槽50的底部处于p型外延半导体层34B的顶表面水平和底表面水平之间的水平。此外，凹槽50的底表面可以位于STI区域24的顶表面和底表面之间的水平处。凹槽50的底表面还可以高于或低于STI区域24的顶表面。虚线52示出了凹槽50的底表面的可能位置。优选地，凹槽50不穿透硅层34A，使得注入的阱区域22不暴露于凹槽50，并且随后形成的源极/漏极区域54(图8)与注入的阱区域22间隔开，所注入的阱区域22具有比外延半导体层34更多的缺陷，因此可能导致更多的结泄漏。
接下来，执行外延工艺以形成外延区域54，外延区域54从凹槽50选择性地生长，产生图8中的结构。相应的工艺在图13所示的工艺流程中被示出为工艺216。根据一些实施例，外延区域54包括SiP、SiCP、SiC等，其晶格常数可以小于硅的晶格常数。根据本公开的一些实施例，随着外延的进行，诸如磷、铟、锑等之类的n型杂质被原位掺杂到外延区域54中。在外延区域54完全填充凹槽50之后，外延区域54开始水平扩展，并且可以形成小平面。相邻的外延区域54开始彼此合并。结果，形成集成外延区域54。源极/漏极区域54的顶表面可以高于栅极间隔件46的底表面。
可以生成空隙(气隙)56。根据本公开的一些实施例，当外延区域54的顶表面仍然是波状(图8)，或者当合并的外延区域54的顶表面变为平面(图9)(这通过在如图8所示的外延区域54上进一步生长来实现)时，完成外延区域54的形成。在形成外延区域54之后，可以执行注入工艺以将n型杂质注入到外延区域54中，形成源极/漏极区域，还称为源极/漏极区域54。根据其中原位结合有n型杂质的替代实施例，跳过注入工艺。
图10A示出了形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。相应的工艺在图13所示的工艺流程中被示出为工艺218。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD、或其他沉积方法形成的电介质材料。ILD 60可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，正硅酸乙酯(TEOS)氧化物、等离子体增强CVD(PECVD)氧化物(SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以使ILD 60、虚设栅极堆叠38和栅极间隔件46的顶表面彼此齐平。
图10B示出了图10A中的参考横截面10B-10B。如图10B所示，源极/漏极区域54至少与p型半导体层34B接触。例如，取决于源极/漏极区域54是否穿透p型半导体层34B，源极/漏极区域54可以与p型外延半导体层34B的顶表面和/或侧壁接触。源极/漏极区域54还与硅层34C的侧壁接触，并且可以与p型外延半导体层34D和硅层34E(如果形成的话)的侧壁接触。源极/漏极区域54可以与硅层34A接触，并且可以或可以不延伸到硅层34A中。当源极/漏极区域54延伸到硅层34A中时，源极/漏极区域54可以不穿透硅层34A。
根据一些实施例，p型半导体层34B靠近源极/漏极区域54的底部。例如，p型半导体层34B的顶表面的深度D1可以大于源极/漏极区域54的深度D2的约80％，其中，深度D1和D2是从栅极间隔件46的底部测量的。比率D1/D2可以高达100％，这意味着源极/漏极区域54的底表面与p型半导体层34B的顶表面接触。与将p型外延半导体层34B分配到更高位置相比，将p型外延半导体层34B分配为靠近源极/漏极区域54的底部在改善相应晶体管的漏极诱导势垒降低(DIBL)性能发明具有更大效果。
接下来，用包括金属栅极66和栅极电介质64的替换栅极堆叠68(图11)替换包括硬掩模层44、虚设栅极电极42和虚设栅极电介质40的虚设栅极堆叠38。相应的工艺在图13所示的工艺流程中被示出为工艺220。在形成替代栅极堆叠68时，首先在一个或多个蚀刻步骤中移除如图10A和10B所示的硬掩模层44、虚设栅极电极42和虚设栅极电介质40，使得在栅极间隔件46之间形成沟槽/开口。突出的半导体鳍36的顶表面和侧壁暴露于所得到的沟槽。
如图10B所示，在暴露虚设栅极堆叠38之后，将堆叠半导体层34暴露于所得到的沟槽。在一些情况下，虚设栅极叠层38的移除可能不会在顶部硅层(34E(如果形成的话)或34C(如果34E和34D未形成)阱的顶表面上停止。如果发生这种情况，则半导体层34中的所得的凹槽可以朝向源极/漏极区域54横向延伸，并且随后形成的栅极电极66可能与源极/漏极区域54电短路，或者在它们之间具有高泄漏电流。这种效应被称为金属栅极挤出，这可能导致器件失效。靠近堆叠半导体层34的顶表面形成的P型外延半导体层34D可以在硅层34E被蚀刻穿透时用作蚀刻停止层，因为在使用适当的蚀刻剂时，p型外延半导体层34D的蚀刻速率低于硅层34E的蚀刻速率。
在移除虚设栅极堆叠38之后，形成(替换)栅极电介质层64，其延伸到栅极间隔件46之间的沟槽中。根据本公开的一些实施例，每个栅极电介质层64包括界面层(IL)作为其下部，其接触相应的突出的鳍36的暴露表面。IL可以包括氧化物层，例如，氧化硅层，其通过突出的鳍36的热氧化、化学品氧化工艺或沉积工艺形成。栅极电介质层64还可以包括在IL上方形成的高k电介质层。高k电介质层可以包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k电介质层被形成为共形层，并且在突出的鳍36的侧壁以及栅极间隔件46的侧壁上延伸。根据本公开的一些实施例，使用ALD或CVD形成高k电介质层。
进一步参考图11，在栅极电介质64上方形成栅极电极66。栅极电极66包括导电子层。子层未被单独示出，而子层可彼此区分。可以使用诸如ALD或CVD之类的(一个或多个)共形沉积方法来执行子层的沉积。
堆叠导电层可以包括扩散阻挡层以及在扩散阻挡层上方的一个(或多个)功函数层。扩散阻挡层可以由氮化钛(TiN)形成，其可以(或可以不)掺杂硅。功函数层(在图12B中示意性地标记为66A)确定栅极的功函数，并且包括至少一个层或由不同材料形成的多个层。例如，功函数层66A可以包括钛铝(TiAl)层。在沉积(一个或多个)功函数层之后，形成阻挡层，该阻挡层可以是另一TiN层。
所沉积的栅极电介质层和导电层被形成为延伸到栅极间隔件46之间的沟槽中的共形层，并且包括ILD 60上方的一些部分。接下来，沉积金属材料以填充栅极间隔件46之间的剩余沟槽。例如，金属材料可以由钨或钴形成。在随后的步骤中，执行诸如CMP工艺或机械研磨工艺之类的平坦化步骤，使得移除栅极电介质层、导电子层和金属材料在ILD 60上方的部分。结果，形成金属栅极电极66和栅极电介质64。栅极电极66和栅极电介质64被组合称为替换栅极堆叠68。此时，替换栅堆叠68、栅极间隔件46、CESL 58和ILD 60的顶表面可以基本上共面。
图11还示出了根据一些实施例的硬掩模70的形成。硬掩模70的形成可以包括执行蚀刻步骤以凹陷栅极堆叠68，使得在栅极间隔件46之间形成凹槽，用电介质材料填充凹槽，并然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺，以移除电介质材料的多余部分。硬掩模70可以由氮化硅、氮氧化硅、碳氮氧化硅等形成。
图12A示出了源极/漏极接触插塞72的形成。相应的工艺在图13所示的工艺流程中被示出为工艺222。源极/漏极接触插塞72的形成包括蚀刻ILD 60以暴露下面的CESL 58的部分，然后蚀刻CESL 58的暴露部分以露出外延区域54。在随后的工艺中，金属层(例如，Ti层)被沉积并延伸到接触开口中。可以执行金属氮化物帽盖层。然后执行退火工艺以使金属层与源极/漏极区域54的顶部反应以形成硅化物区域74，如图12A和12B所示。接下来，先前形成的金属氮化物层被保留而未移除，或者先前形成的金属氮化物层被移除，然后沉积新的金属氮化物层(例如，氮化钛层)。然后将诸如钨、钴等之类的填充金属材料填充到接触开口中，接着进行平坦化以移除多余的材料，从而形成源极/漏极接触插塞72。因此，源极/漏极接触插塞72包括金属层、金属氮化物层和填充金属材料的剩余部分。还形成栅极接触插塞(未示出)以穿透每个硬掩模70的一部分以接触栅极电极66。由此形成FinFET 78，其可以作为一个FinFET并联连接。
图12B示出了图12A中的参考横截面12B-12B。如图12B所示，栅极堆叠68位于堆叠半导体层34上方，其FinFET 78的沟道。电流可以在堆叠半导体层34中流动，并且可以在两个p型外延半导体层(34B/34D)和硅层(34A/34C/34E)中流动。栅极堆叠68可以与硅层34C、p型外延半导体层34D或硅层34E接触，取决于是否形成p型外延半导体层34D和硅层34E。
本公开的实施例具有一些有利特征。通过在靠近源极/漏极区域的底层水平的水平处形成p型外延半导体层，源极和漏极区域之间泄漏的泄漏电子可以与p型外延半导体层的空穴复合，从而泄漏减少，DIBL性能得到改善。通过在靠近源极/漏极区域的顶部水平的水平处形成p型外延半导体层，p型外延半导体层可以用作蚀刻停止层，并且具有防止金属栅极挤出的功能。提高了产量。
根据本公开的一些实施例，一种形成半导体器件的方法包括：在半导体衬底的一部分上方沉积第一p型半导体层；在第一p型半导体层上方沉积第一半导体层，其中，第一半导体层不含p型杂质；直接在第一半导体层的第一部分上方形成栅极堆叠；蚀刻第一半导体层的第二部分以形成延伸到第一半导体层中的沟槽，其中，第一p型半导体层的至少一个表面暴露于沟槽；以及在沟槽中形成源极/漏极区域，其中，源极/漏极区域是n型的。在实施例中，该方法还包括：在半导体衬底的该部分上方沉积第二半导体层，其中，第二半导体层也不含p型杂质，并且第二半导体层位于第一p型半导体层的下方并且与第一p型半导体层接触。在实施例中，在蚀刻中，第一p型半导体层被进一步蚀刻穿透，并且第二半导体层的顶表面暴露于沟槽。在实施例中，沟槽的底表面高于第二半导体层的底表面。在实施例中，蚀刻在第一p型半导体层的顶表面上停止。在实施例中，该方法还包括在第一半导体层上方沉积第二p型半导体层。在实施例中，该方法还包括在第二p型半导体层上方沉积第二半导体层，其中，第二半导体层不含p型杂质。在实施例中，该方法还包括在第二半导体层上方并且与第二半导体层接触地形成栅极电极。在实施例中，该方法还包括在第二半导体层上方蚀刻虚设栅极堆叠，其中，第二半导体层被蚀刻穿透，并且蚀刻在第二p型半导体层的顶表面上停止。在实施例中，第一p型半导体层也不含n型杂质。
根据本公开的一些实施例，一种形成半导体器件的方法包括：形成延伸到半导体衬底中的隔离区域；进行蚀刻以移除半导体衬底的位于隔离区域之间的部分从而形成沟槽；执行第一外延以在沟槽中生长第一半导体层，其中，第一半导体层不含p型杂质和n型杂质；执行第二外延以在第一半导体层上方并且与第一半导体层接触地生长第一SiB层；执行第三外延以在第一SiB层上方生长第二半导体层，其中，第二半导体层不含p型杂质和n型杂质；以及使隔离区域凹陷，使得第二半导体层和第一SiB层的一部分高于隔离区域的顶表面，以形成半导体鳍。在实施例中，在使隔离区域凹陷时，第一半导体层的第一部分高于隔离区域的顶表面以形成半导体鳍的一部分。在实施例中，在使隔离区域凹陷时，第一半导体层的第二部分低于隔离区域的顶表面。在实施例中，该方法还包括：形成与第一半导体层的第一部分重叠的栅极堆叠；使用栅极堆叠作为蚀刻掩模的一部分来执行蚀刻工艺以形成沟槽，其中，在蚀刻工艺中，第二半导体层被蚀刻穿透，并且第一SiB层的表面暴露于沟槽；以及在沟槽中形成源极/漏极区域，其中，源极/漏极区域是n型的。在实施例中，该方法还包括执行第四外延以在第二半导体层上方生长第二SiB层；并且执行第五外延以在第二SiB层上方生长第三半导体层，其中，第三半导体层不含p型杂质和n型杂质。
根据本公开的一些实施例，一种半导体器件包括：隔离区域，延伸到半导体衬底中；半导体鳍，位于隔离区域之间，其中，半导体鳍高于隔离区域的顶表面，并且半导体鳍包括第一半导体层，第一半导体层不含p型杂质；以及第一p型半导体层，位于第一半导体层上方并且与第一半导体层接触；栅极堆叠，位于半导体鳍上；以及源极/漏极区域，延伸到半导体鳍中，其中，源极/漏极区域接触第一p型半导体层，并且源极/漏极区域是n型区域。在实施例中，源极/漏极区域包括与第一p型半导体层的顶表面接触的底表面。在实施例中，源极/漏极区域穿透第一p型半导体层，并且源极/漏极区域与第一p型半导体层的侧壁接触。在实施例中，半导体鳍还包括：第二半导体层，位于第一p型半导体层上方并且与第一p型半导体层接触，第二半导体层不含p型杂质和n型杂质。在实施例中，半导体鳍还包括：第二p型半导体层，位于第二半导体层上方并且与第二半导体层接触；以及第三半导体层，位于第二p型半导体层上方并且与第二p型半导体层接触，第三半导体层不含p型杂质和n型杂质。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，所述方法包括：在半导体衬底的一部分上方沉积第一p型半导体层；在所述第一p型半导体层上方沉积第一半导体层，其中，所述第一半导体层不含p型杂质；直接在所述第一半导体层的第一部分上方形成栅极堆叠；蚀刻所述第一半导体层的第二部分以形成延伸到所述第一半导体层中的沟槽，其中，所述第一p型半导体层的至少一个表面暴露于所述沟槽；以及在所述沟槽中形成源极/漏极区域，其中，所述源极/漏极区域是n型的。
示例2是示例1所述的方法，还包括：在所述半导体衬底的所述一部分上方沉积第二半导体层，其中，所述第二半导体层也不含p型杂质，并且所述第二半导体层位于所述第一p型半导体层的下方并且与所述第一p型半导体层接触。
示例3是示例2所述的方法，其中，在所述蚀刻中，所述第一p型半导体层被进一步蚀刻穿透，并且所述第二半导体层的顶表面暴露于所述沟槽。
示例4是示例2所述的方法，其中，所述沟槽的底表面高于所述第二半导体层的底表面。
示例5是示例1所述的方法，其中，所述蚀刻在所述第一p型半导体层的顶表面上停止。
示例6是示例1所述的方法，还包括：在所述第一半导体层上方沉积第二p型半导体层。
示例7是示例6所述的方法，还包括：在所述第二p型半导体层上方沉积第二半导体层，其中，所述第二半导体层不含p型杂质。
示例8是示例7所述的方法，还包括：在所述第二半导体层上方并且与所述第二半导体层接触地形成栅极电极。
示例9是示例7所述的方法，还包括：在所述第二半导体层上方蚀刻虚设栅极堆叠，其中，所述第二半导体层被蚀刻穿透，并且所述蚀刻在所述第二p型半导体层的顶表面上停止。
示例10是示例1所述的方法，其中，所述第一p型半导体层也不含n型杂质。
示例11是一种形成半导体器件的方法，所述方法包括：形成延伸到半导体衬底中的隔离区域；进行蚀刻以移除所述半导体衬底的位于所述隔离区域之间的部分从而形成沟槽；执行第一外延以在所述沟槽中生长第一半导体层，其中，所述第一半导体层不含p型杂质和n型杂质；执行第二外延以在所述第一半导体层上方并且与所述第一半导体层接触地生长第一SiB层；执行第三外延以在所述第一SiB层上方生长第二半导体层，其中，所述第二半导体层不含p型杂质和n型杂质；以及使所述隔离区域凹陷，使得所述第二半导体层和所述第一SiB层的一部分高于所述隔离区域的顶表面，以形成半导体鳍。
示例12是示例11所述的方法，其中，在使所述隔离区域凹陷时，所述第一半导体层的第一部分高于所述隔离区域的顶表面，以形成所述半导体鳍的一部分。
示例13是示例12所述的方法，其中，在使所述隔离区域凹陷时，所述第一半导体层的第二部分低于所述隔离区域的顶表面。
示例14是示例11所述的方法，还包括：形成与所述第一半导体层的第一部分重叠的栅极堆叠；使用所述栅极堆叠作为蚀刻掩模的一部分来执行蚀刻工艺以形成附加沟槽，其中，在所述蚀刻工艺中，所述第二半导体层被蚀刻穿透，并且所述第一SiB层的表面暴露于所述附加沟槽；以及在所述附加沟槽中形成源极/漏极区域，其中，所述源极/漏极区域是n型的。
示例15是示例14所述的方法，还包括：执行第四外延以在所述第二半导体层上方生长第二SiB层；以及执行第五外延以在所述第二SiB层上方生长第三半导体层，其中，所述第三半导体层不含p型杂质和n型杂质。
示例16是一种半导体器件，包括：隔离区域，延伸到半导体衬底中；半导体鳍，位于所述隔离区域之间，其中，所述半导体鳍高于所述隔离区域的顶表面，并且所述半导体鳍包括：第一半导体层，所述第一半导体层不含p型杂质；以及第一p型半导体层，位于所述第一半导体层上方并且与所述第一半导体层接触；栅极堆叠，位于所述半导体鳍上；以及源极/漏极区域，延伸到所述半导体鳍中，其中，所述源极/漏极区域与所述第一p型半导体层接触，并且所述源极/漏极区域是n型区域。
示例17是示例16所述的半导体器件，其中，所述源极/漏极区域包括与所述第一p型半导体层的顶表面接触的底表面。
示例18是示例16所述的半导体器件，其中，所述源极/漏极区域穿透所述第一p型半导体层，并且所述源极/漏极区域与所述第一p型半导体层的侧壁接触。
示例19是示例16所述的半导体器件，其中，所述半导体鳍还包括：第二半导体层，位于所述第一p型半导体层上方并且与所述第一p型半导体层接触，所述第二半导体层不含p型杂质和n型杂质。
示例20是示例19所述的半导体器件，其中，所述半导体鳍还包括：第二p型半导体层，位于所述第二半导体层上方并且与所述第二半导体层接触；以及第三半导体层，位于所述第二p型半导体层上方并且与所述第二p型半导体层接触，所述第三半导体层不含p型杂质和n型杂质。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在半导体衬底的一部分上方沉积第一p型半导体层；
在所述第一p型半导体层上方沉积第一半导体层，其中，所述第一半导体层不含p型杂质；
直接在所述第一半导体层的第一部分上方形成栅极堆叠；
蚀刻所述第一半导体层的第二部分以形成延伸到所述第一半导体层中的沟槽，其中，所述第一p型半导体层的至少一个表面暴露于所述沟槽；以及
在所述沟槽中形成源极/漏极区域，其中，所述源极/漏极区域是n型的。
2.根据权利要求1所述的方法，还包括：在所述半导体衬底的所述一部分上方沉积第二半导体层，其中，所述第二半导体层也不含p型杂质，并且所述第二半导体层位于所述第一p型半导体层的下方并且与所述第一p型半导体层接触。
3.根据权利要求2所述的方法，其中，在所述蚀刻中，所述第一p型半导体层被进一步蚀刻穿透，并且所述第二半导体层的顶表面暴露于所述沟槽。
4.根据权利要求2所述的方法，其中，所述沟槽的底表面高于所述第二半导体层的底表面。
5.根据权利要求1所述的方法，其中，所述蚀刻在所述第一p型半导体层的顶表面上停止。
6.根据权利要求1所述的方法，还包括：在所述第一半导体层上方沉积第二p型半导体层。
7.根据权利要求6所述的方法，还包括：在所述第二p型半导体层上方沉积第二半导体层，其中，所述第二半导体层不含p型杂质。
8.根据权利要求7所述的方法，还包括：在所述第二半导体层上方并且与所述第二半导体层接触地形成栅极电极。
9.一种形成半导体器件的方法，所述方法包括：
形成延伸到半导体衬底中的隔离区域；
进行蚀刻以移除所述半导体衬底的位于所述隔离区域之间的部分从而形成沟槽；
执行第一外延以在所述沟槽中生长第一半导体层，其中，所述第一半导体层不含p型杂质和n型杂质；
执行第二外延以在所述第一半导体层上方并且与所述第一半导体层接触地生长第一SiB层；
执行第三外延以在所述第一SiB层上方生长第二半导体层，其中，所述第二半导体层不含p型杂质和n型杂质；以及
使所述隔离区域凹陷，使得所述第二半导体层和所述第一SiB层的一部分高于所述隔离区域的顶表面，以形成半导体鳍。
10.一种半导体器件，包括：
隔离区域，延伸到半导体衬底中；
半导体鳍，位于所述隔离区域之间，其中，所述半导体鳍高于所述隔离区域的顶表面，并且所述半导体鳍包括：
第一半导体层，所述第一半导体层不含p型杂质；以及
第一p型半导体层，位于所述第一半导体层上方并且与所述第一半导体层接触；栅极堆叠，位于所述半导体鳍上；以及
源极/漏极区域，延伸到所述半导体鳍中，其中，所述源极/漏极区域与所述第一p型半导体层接触，并且所述源极/漏极区域是n型区域。
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