CN103050407B - 嵌入式晶体管 - Google Patents
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Abstract
提供了用于诸如DRAM存储单元的电子器件的嵌入式晶体管及其制造方法。沟槽形成在衬底中，并且栅极介电层和栅电极形成在衬底的沟槽中，源极区域/漏极区域形成在沟槽的相对侧上的衬底中。在实施例中，源极区域/漏极区域中的一个连接至存储节点，源极区域/漏极区域中另一个连接至位线。在该实施例中，栅电极可以连接至字线以形成DRAM存储单元。
Description
技术领域
本发明一般地涉及半导体领域，更具体地来说，涉及嵌入式晶体管。
背景技术
通常，互补金属氧化物半导体(CMOS)晶体管包括：栅电极和栅极介电层，该栅电极和栅极介电层形成在衬底(通常为硅半导体衬底)上方。通过向衬底注入N型或P型杂质，在栅电极的相对侧形成轻掺杂漏极。氧化物衬垫和一个或多个注入掩模(通常被称为隔离件)形成为与栅电极相邻，并实施额外的注入以完成源极区域/漏极区域。然后，流过源极区域/漏极区域的电流可以通过控制施加给栅电极的电压电平来控制。
CMOS晶体管尺寸的减小在过去几十年中提供了不断提高的速度、性能、电路密度和每单位功能器件的成本。随着传统块状MOSFET的栅极长度的减小，源极和漏极越来越多地与沟道相互影响，并且增加对沟道电位的影响。从而，具有较短栅极长度的晶体管经受与栅极无法充分控制沟道的导通和截止状态相关的问题。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：提供衬底，所述衬底具有第一组沟槽和第二组沟槽；在所述第一组沟槽中形成介电材料；沿着所述第二组沟槽的侧壁和底部形成栅极介电层；在所述第二组沟槽中的所述栅极介电层的上方形成栅电极；以及在所述第二组沟槽的相对侧上的所述衬底中形成源极区域/漏极区域。
在该方法中，所述栅电极在所述衬底的上表面的下方凹进。
在该方法中，形成所述栅极介电层和形成所述栅电极包括：沿着所述第二组沟槽的侧壁以及沿着所述第二组沟槽的底部，在所述衬底的所述上表面的上方沉积栅极介电层；在所述栅极介电层的上方沉积栅电极材料；以及使栅电极材料凹进，使得所述栅电极材料的最上表面低于所述衬底的最上表面。
该方法还包括：在使所述栅电极材料凹进之后，在所述栅电极材料的上方形成介电材料，以及对所述介电材料的表面进行平整化，使得所述表面与所述衬底的顶面共面。
在该方法中，所述栅极介电层沿着所述第二组沟槽的底部与沿着所述第二组沟槽的侧壁具有不同厚度。
该方法还包括：形成电容器，将所述电容器电连接至所述源极区域/漏极区域中的一个。
根据本发明的另一方面，提供了一种方法，包括：提供衬底；在所述衬底中形成多个沟槽；利用第一介电材料填充所述衬底中的所述多个沟槽；从所述多个沟槽中选择的沟槽中去除所述第一介电材料的至少一部分；沿着从所述多个沟槽中选择的沟槽的底部和侧壁形成栅极介电层；沿着从所述多个沟槽中选择的沟槽的底部，在所述栅极介电层的上方形成栅电极；以及沿着与所述沟槽中选择的沟槽相邻的衬底的表面形成源极区域/漏极区域。
该方法还包括：在所述栅电极的顶面的上方形成第二介电材料。
在该方法中，形成所述栅极介电层包括：以使所述栅极介电层沿着底部具有第一厚度以及沿着侧壁具有第二厚度的方式形成栅极介电层，所述第一厚度不同于所述第二厚度。
在该方法中，形成栅电极包括：利用栅电极材料填充从所述多个沟槽中选择的沟槽；对所述栅电极材料的表面进行平整化；以及在从所述多个沟槽中选择的沟槽内使所述栅电极材料凹进。
该方法还包括：在所述栅电极的上方形成第二介电层，所述第二介电层的上表面与所述衬底的上表面共面。
该方法还包括：形成电容器，所述电容器电连接至所述源极区域/漏极区域中的一个，所述源极区域/漏极区域中的一个与从所述多个沟槽中选择的沟槽的至少一个邻近。
该方法还包括：将位线电连接至所述源极区域/漏极区域中的另一个，所述源极区域/漏极区域中的另一个与从所述多个沟槽中选择的沟槽的至少一个邻近。
根据本发明的又一方面，提供了一种器件，包括：衬底；第一凹槽和第二凹槽，位于所述衬底中，所述第一凹槽和所述第二凹槽具有第一深度；介电材料，位于所述第一凹槽中；栅极介电层，沿着所述第二凹槽的侧壁和底部；栅电极，位于所述栅极介电层的上方，所述栅电极具有位于所述衬底的最上表面下方的顶面；以及源极区域/漏极区域，位于所述第二凹槽的相对侧上的所述衬底中。
该器件还包括：存储节点，电连接所述源极区域/漏极区域中的一个。
在该器件中，所述存储节点包括金属-绝缘体-金属(MIM)电容器。
该器件还包括：位线，电连接至所述源极区域/漏极区域中的一个。
在该器件中，所述栅电极电连接至字线。
在该器件中，所述第一凹槽的宽度不同于所述第二凹槽的宽度。
在该器件中，所述第一深度在大约和大约之间。
附图说明
为了更好地理解本发明及其优点，现在，将结合附图进行以下描述作为参考，其中：
图1至图8示出了根据实施例的制造嵌入式晶体管过程中的各个中间阶段；
图9示出了根据实施例的利用嵌入式晶体管的存储单元的平面图；以及
图10A和图10B是图9所示存储单元的截面图。
具体实施方式
以下详细讨论实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅是制造和使用本发明的具体方式，而不限制本发明的范围。在本发明的各个附图和所示实施例中，类似的参考标号用于指定类似的元件。
首先，参照图1，衬底110设置有形成在其上的第一图案化掩模112。衬底110可以包括任何半导体材料，并且可以包括已知结构(例如，包括分级层或埋入氧化物)。在一个实施例中，衬底110包括体硅，其可以不掺杂或掺杂(例如，p型、n型或它们的组合)。可以使用其他适合于半导体器件形成的材料。然而，在实施例中，衬底110为体硅。
将第一图案化掩模112形成为对下面的材料(诸如下面的衬底110)进行图案化。在实施例中，第一图案化掩模112包括已经被遮蔽、曝光和显影的光刻胶材料。通常，对光刻胶材料进行沉积、照射(曝光)并显影以去除光刻胶材料的一部分，从而限定如图1所示的图案。剩余的光刻胶材料保护下面的材料免受后续工艺步骤(诸如蚀刻)的影响。
在图1中还出了为任选硬掩模114。硬掩模114是保护层，以防止下面的结构(诸如衬底110)在蚀刻工艺期间被去除。在一些情况下，由于将要图案化的材料、蚀刻工艺的持续时间、所使用蚀刻剂的类型等而期望除第一图案化掩模112之外的掩模。在衬底110为硅衬底的实施例中，一个这样的适当硬掩模114包括诸如氧化硅层的氧化物层以及诸如氮化硅(Si3N4)层的上覆氮化物层。氧化物层可以通过任何氧化工艺(诸如在包括氧化物、H2O、NO或它们的组合的环境中的湿式或干式热氧化)或者使用四乙基原硅酸盐(TEOS)和氧作为前体通过化学汽相沉积(CVD)技术来形成。例如，氧化物层还可以在O2、H2O、NO、它们的组合等的周围环境中通过原位水汽生成(in-situsteamgeneration，ISSG)工艺来形成。在实施例中，氧化物层的厚度为大约至大约可以使用将硅烷和氨用作前体气体的CVD技术来形成氮化物层。可以使用CHF3等离子体来图案化氮化物层，并且可以使用CF4等离子体来图案化氧化物层。
本领域的技术人员应该意识到，其他掩模材料和/或结构可以用于形成第一图案化掩模112和硬掩模114中的任一个或两个。例如，可以使用其他材料、单层、三层或更多层等。在可选实施例中，硬掩模可以包括单个氮化硅层而没有下面的氧化物层。
图2示出了根据实施例的在图案化衬底之后的衬底110。衬底110可以通过实施一个或多个蚀刻步骤来图案化，从而形成沟槽2161至2165(统称为沟槽216)，沟槽具有夹置在沟槽216中的相邻沟槽之间的鳍218。例如，衬底110可以通过HBr/O2、HBr/Cl2/O2或SF6/Cl2等离子体来进行蚀刻。如以下更加详细地讨论的，鳍218将形成晶体管的源极区域/漏极区域，而沟槽中交替的沟槽将形成晶体管的栅电极。沟槽中的其他沟槽将形成隔离结构，例如，浅沟槽隔离(STI)。
在图2所示实施例中，沟槽216可以具有大约至的深度D1(因此，鳍218的高度)，并且鳍218可具有大约至的宽度W1。虽然在该实施例中示出鳍218的宽度W1相同，但其他实施例可以利用可变宽度的鳍218。如上所述，后续处理在鳍218的上部中形成源极/漏极区域。因此，可以调整大小(例如，鳍218的宽度和高度)以实现晶体管的期望的电气性能。此外，应该注意，相同晶圆上的鳍可以具有不同的宽度和深度。
另外，还可以改变沟槽的宽度W2。如上所述，沟槽将变为栅电极和隔离沟槽。如此，可以调整沟槽的宽度以改变栅极长度和隔离特性。例如，与用于栅电极的沟槽相比，在一些实施例中，可以期望提供较宽的隔离沟槽，以在相邻器件之间提供更大的隔离特性。在其他实施例中，可以期望用于栅电极的较宽沟槽。
在图2中还示出了去除第一图案化掩模112(参见图1)。例如，可以通过O2等离子体干胶条以及浓缩硫酸和过氧化氢的混合物来去除第一图案化掩模112。
现在，参照图3，第一介电材料320形成在衬底110的上方，基本上填满沟槽216。在实施例中，第一介电材料320包括：氧化硅层，可以通过使用SiH4和O2混合物的高密度等离子体CVD沉积工艺来形成的该氧化硅层。
如图3所示，根据实施例，将第一介电材料320被平整化，从而到达衬底110的顶面。例如，通过使用利用氧化物浆的化学机械抛光(CMP)工艺来平整化第一介电材料320，其中，衬底110用作停止层。
图4示出了从选择的沟槽216(诸如构成2162和2164)中去除第一介电材料320。在实施例中，可以通过形成并图案化掩模层(未示出)以保护沟槽2161、2163和2165中的第一介电材料320而使沟槽2162和2164中的介电材料露出，来从沟槽2162和2164中选择性地去除第一介电材料320。类似于上文参照蚀刻图1和图2所示衬底110所讨论的，可以使用光刻技术来图案化掩模。例如，可以形成光刻胶材料，根据期望图案进行曝光(例如，露出沟槽2162和2164)并进行显影。此外，还可以使用诸如上面讨论的硬掩模。
在第一介电材料320为氧化硅以及衬底110为硅的实施例中，可以使用在衬底110和第一介电材料320之间具有高蚀刻选择性的蚀刻剂(诸如CF4或C2F6)，使用各向异性干蚀刻工艺来去除第一介电材料320。以这种方式，衬底110相对未受影响，同时蚀刻或去除了第一介电材料320。
图5示出了根据实施例的沿着沟槽2162和2164的表面形成栅极绝缘体层526并在沟槽2162和2164内形成栅电极材料528之后的衬底110。通常，栅极绝缘体层526防止源极区域/漏极区域和栅电极之间的电子消耗(electrondepletion)。在实施例中，栅极绝缘体层526包括氧化物层该氧化物层通过氧化工艺(诸如在包括氧化物、H2O、NO或它们的组合的环境中的湿式或干式热氧化)、在O2、H2O、NO、它们的组合等的周围环境中的原位水汽生成(ISSG)工艺或者通过将四乙基原硅酸盐(TEOS)和氧作为前体的化学汽相沉积(CVD)技术形成。还可以使用包括高k介电材料(诸如HfO2、HfSiO2、ZnO、ZrO2、Ta2O5、Al2O3等)的其他材料和诸如原子层沉积(ALD)、原子汽相沉积(AVD)等的其他工艺。在实施例中，栅极绝缘体层526具有大约和大约之间的厚度。应该注意，图5仅为了说明性的目的而示出栅极绝缘体层526没有在第一介电材料320上方延伸。栅极绝缘体层526是否在第一介电材料320上方延伸至少部分地依赖于用于形成栅极绝缘体层526的方法。例如，热工艺通常导致类似于图5所示的实施例，而当使用例如CVD工艺或ISSG工艺形成栅极绝缘体层526时，栅极绝缘体层526可以在第一介电材料320上方延伸。
任选地，可以实施注入以帮助或阻止栅极绝缘体层526的形成。例如，可以实施氮注入以阻止选择区域(诸如沟槽的底部)中的氧化物生长，以及可以实施氟注入以增加氧化物生长。在实施例中，可以以与衬底的上表面正交的角度来实施氮注入。在该实施例中，沟槽的侧壁比沟槽的底面更少地进行注入。沿着沟槽底部的氮注入阻止氧化物生长，从而与沟槽的侧壁相比，导致沿着沟槽的底部具有较薄的栅极绝缘体层。在另一个实施例中，可以调整注入角度以沿着侧壁注入氮，从而与侧壁相比，沿着底部具有较厚的栅极绝缘体。可以使用氟注入来获得类似效果(例如，沿着沟槽底部具有相对较薄或较厚的栅极绝缘体层)，以增加栅极绝缘体层的相对生长速率。
应该注意，可以在形成栅极绝缘体层之前掺杂衬底110，以制备例如沟道区域。例如，在形成具有p型掺杂源极/漏极区域的p型晶体管的过程中，可以在形成栅极绝缘体层526之前向沟道区域(沿着沟槽2162和2164的侧壁和底部)注入诸如磷、砷、氮、锑等的n型掺杂物。类似地，在形成具有n型掺杂源极/漏极区域的n型晶体管的过程中，可以向衬底的沟道区域注入诸如硼、铝、镓、铟等的p型掺杂物。可以调整注入角度，以确保沿着沟槽2162和2164的侧壁区域以及沟槽2162和2164的底部的适当注入。可选地，可以在形成沟槽之前，通过形成n阱或p阱掺杂衬底110，分别在其中形成沟槽2162和2164。
例如，可以以大约1E12至大约3E13个原子/cm2的剂量以及以大约20至大约400KeV的能量，通过以相对于沟槽2162和2164的底面大约0°至大约5°的角度以及以相对于沟槽2162和2164的垂直侧壁大约-25°至大约25°之间的角度注入磷离子来形成p型晶体管。可以以大约1E12至大约3E13个原子/cm2的剂量以及以大约5至大约300KeV的能量，通过以相对于沟槽2162和2164的底面大约0°至大约5°的角度以及以相对于沟槽2162和2164的垂直侧壁大约-25°至大约25°之间的角度注入硼离子来形成n型晶体管。
栅电极材料528包括导电材料，诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂多晶硅、其他导电材料或它们的组合。在一个实例中，沉积并再结晶非晶硅来创建多晶体硅(多晶硅)。在实施例中，通过沉积(例如，CVD、低压CVD(LPCVD)等)覆盖衬底110并填充沟槽2162和2164的共形层来形成栅电极层。此后，可以实施诸如CMP工艺的平整化工艺以去除过量材料，从而形成类似于图5所示的结构。
可以掺杂或未掺杂地沉积栅电极材料528。例如，在实施例中，可以通过沉积多晶硅层来形成栅电极材料528，并且一旦被涂覆，多晶硅就可以掺杂有例如磷离子(或其他P型掺杂物)来形成PMOS器件或掺杂有硼(或其他N型掺杂物)来形成NMOS器件。例如，还可以通过原位掺杂多晶硅的熔炉沉积(furnacedeposition)来沉积多晶硅。可选地，例如，栅电极材料528可以包括多晶硅金属合金或者金属(包括诸如钨、镍、钛和氮化钛等的金属)栅极。
图6示出了栅电极材料528(参见图5)的凹进以沿着沟槽2162和2164的底部形成栅电极630。在栅电极材料528包括多晶硅的实施例中，可以使用干或湿蚀刻来实施凹进。在使用干蚀刻的情况下，工艺气体可以包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或它们的组合。可以任选地使用诸如N2、O2或Ar的稀释气体。在使用湿蚀刻的情况下，化学物质可以包括NH4OH:H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F:H2O等。在实施例中，使栅电极材料528凹进大约至大约
现在，参照图7，在衬底110的上方形成第二介电层732，填充沟槽2162和2164中的栅电极630上方的凹进。第二介电层732可以使用与上面参照第一介电材料320讨论的类似工艺由类似材料形成。在沉积第二介电层732之后，可以使用例如CMP工艺的平整化工艺来去除过量材料，从而形成类似于图7所示的结构。在实施例中，该平整化工艺暴露鳍218。
图8示出了根据实施例的形成源极/漏极区域834。源极/漏极区域834可以通过注入n型或p型掺杂物来进行掺杂。例如，可以通过以大约1E15至大约5E15个原子/cm2的剂量以及以大约20至大约100KeV的能量注入诸如磷离子的n型离子来形成n型晶体管。可以通过以大约1E15至大约5E15个原子/cm2的剂量以及以大约10至大约50KeV的能量注入诸如硼离子的p型离子来形成p型晶体管。
此外，图8还示出了根据实施例的任选硅化物区域836。硅化物区域836减小了源极/漏极区域834和在后续工艺步骤中形成的接触件之间的接触阻抗。例如，可以通过经由等离子体汽相沉积(PVD)过程沉积诸如钛、镍、钨或钴的金属层(未示出)来形成硅化物区域836。退火过程使得金属层与源极/漏极区域834的衬底110(例如，硅)反应来形成金属硅化物。金属层覆盖其他区域(诸如第一介电材料320)的部分(例如，隔离结构)和第二介电层732保持未反应。例如，可以经由湿蚀刻过程实现金属层的未反应部分的选择性去除。如果期望改变硅化物区域836的相位，则可以使用附加退火循环，这可以导致较低的阻抗。
应该理解，上面的段落描述了可以在各种应用中使用的嵌入式晶体管的实施例，例如，图9、图10A和图10B示出了上面公开的嵌入式仅被用作DRAM存储单元中的访问晶体管的实施例。具体地，图9示出了多个DRAM存储单元的平面图，图10A示出了沿着图9的A-A`线的截面图，以及图10B示出了沿着图9的B-B`线的截面图。通过虚线框950来指定单个存储单元。
存储单元950包括例如形成在第一金属化层M1中的位线952，该第一金属化层M1具有位线接触954，该位线接触954将位线952电连接至下面的访问晶体管的源极区域/漏极区域834中一个。访问晶体管的源极区域/漏极区域834中另一个经由存储节点接触958电连接至存储节点956。例如，存储节点956可以为金属-绝缘体-金属(MIM)电容器、平面电容器、U形电容器、垂直电容器、水平电容器、非电容器存储结构等。栅电极630电连接至字线(WL)。
应该理解，诸如上面所讨论的一些实施例的实施利用单个掩模和蚀刻工艺来形成隔离沟槽和嵌入式栅电极。以这种方式，本文使用自对准工艺所公开的实施例避免了在其他方法(其中，利用独立的掩模和蚀刻工艺来形成隔离沟槽和栅电极沟槽)中所看到的未对准问题。相信这些实施例减小了字线干扰问题。
本文所讨论的实施例还使得布局设计者具有更大的自由。例如，通过沟槽的深度而不是鳍之间的间距来限定栅极长度，从而可以使得栅极长度进行调整而不增加间距。
在一个实施例中，提供了一种方法。该方法包括：提供具有多个沟槽的衬底；在多个沟槽的第一沟槽中形成介电材料；沿着多个沟槽的第二沟槽的侧壁和底部形成栅极介电层；在多个沟槽的第二沟槽中的栅极介电层的上方形成栅电极；以及在多个沟槽的第二沟槽的相对侧上方的衬底中形成源极区域/漏极区域。
在另一个实施例中，提供了另一种方法。该方法包括：提供衬底；在衬底中形成多个沟槽；利用第一介电材料填充衬底中的多个沟槽；从多个沟槽的选择沟槽中去除第一介电材料的至少一部分；沿着多个沟槽的选择沟槽的底部和侧壁形成栅极介电层；沿着多个沟槽的选择沟槽的底部在栅极介电层的上方形成栅电极；以及沿着与所选择的沟槽相邻的衬底的表面形成源极/漏极区域。
在又一个实施例中，提供了一种器件。该器件包括：衬底；第一凹槽和第二凹槽，位于衬底中，第一凹槽和第二凹槽具有第一深度；介电材料，位于第一凹槽中；栅极介电层，沿着第二凹槽的侧壁和底部；栅电极，在栅极介电层的上方，栅电极在衬底的最上表面的下方凹进；以及源极/漏极区域，位于第二凹槽的相对侧上的衬底中。
尽管已经详细描述了本发明及其优点，但应该理解，在不背离由所附权利要求限定的本发明的主旨和范围的情况下，可以进行各种改变、替换和变化。此外，本申请的范围不限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域的技术人员应该容易地从本发明中理解，可以根据公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、装置、方法和步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、物质组成、装置、方法和步骤。
Claims (13)
1.一种嵌入式晶体管制造方法，包括：
提供衬底，所述衬底具有第一组沟槽和第二组沟槽；
在所述第一组沟槽和所述第二组沟槽中形成介电材料；
去除所述第二组沟槽中的介电材料；
沿着所述第二组沟槽的侧壁和底部形成栅极介电层；
在所述第二组沟槽中的所述栅极介电层的上方形成栅电极；以及
在所述第二组沟槽的相对侧上的所述衬底中形成源极区域/漏极区域，其中，使所述第二组沟槽的侧壁垂直于所述衬底的顶面。
2.根据权利要求1所述的嵌入式晶体管制造方法，其中，所述栅电极在所述衬底的上表面的下方凹进。
3.根据权利要求1所述的嵌入式晶体管制造方法，其中，形成所述栅极介电层和形成所述栅电极包括：
沿着所述第二组沟槽的侧壁以及沿着所述第二组沟槽的底部，在所述衬底的上表面的上方沉积栅极介电层；
在所述栅极介电层的上方沉积栅电极材料；以及
使栅电极材料凹进，使得所述栅电极材料的最上表面低于所述衬底的最上表面。
4.根据权利要求3所述的嵌入式晶体管制造方法，还包括：在使所述栅电极材料凹进之后，在所述栅电极材料的上方形成介电材料，以及对所述介电材料的表面进行平整化，使得所述表面与所述衬底的顶面共面。
5.根据权利要求1所述的嵌入式晶体管制造方法，其中，所述栅极介电层沿着所述第二组沟槽的底部与沿着所述第二组沟槽的侧壁具有不同厚度。
6.根据权利要求1所述的嵌入式晶体管制造方法，还包括：形成电容器，将所述电容器电连接至所述源极区域/漏极区域中的一个。
7.一种嵌入式晶体管制造方法，包括：
提供衬底；
在所述衬底中形成多个沟槽；
利用第一介电材料填充所述衬底中的所述多个沟槽；
从所述多个沟槽中选择的沟槽中去除所述第一介电材料的至少一部分，所述去除暴露所述多个沟槽中选择的沟槽的底部；
沿着从所述多个沟槽中选择的沟槽的底部和侧壁形成栅极介电层；
沿着从所述多个沟槽中选择的沟槽的底部，在所述栅极介电层的上方形成栅电极；以及
沿着与所述多个沟槽中选择的沟槽相邻的衬底的表面形成源极区域/漏极区域，其中，使从所述多个沟槽中选择的沟槽的侧壁垂直于所述衬底的顶面。
8.根据权利要求7所述的嵌入式晶体管制造方法，还包括：在所述栅电极的顶面的上方形成第二介电材料。
9.根据权利要求7所述的嵌入式晶体管制造方法，其中，形成所述栅极介电层包括：以使所述栅极介电层沿着底部具有第一厚度以及沿着侧壁具有第二厚度的方式形成栅极介电层，所述第一厚度不同于所述第二厚度。
10.根据权利要求7所述的嵌入式晶体管制造方法，其中，形成栅电极包括：
利用栅电极材料填充从所述多个沟槽中选择的沟槽；
对所述栅电极材料的表面进行平整化；以及
在从所述多个沟槽中选择的沟槽内使所述栅电极材料凹进。
11.根据权利要求10所述的嵌入式晶体管制造方法，还包括：在所述栅电极的上方形成第二介电层，所述第二介电层的上表面与所述衬底的上表面共面。
12.根据权利要求7所述的嵌入式晶体管制造方法，还包括：形成电容器，所述电容器电连接至所述源极区域/漏极区域中的一个，所述源极区域/漏极区域中的一个与从所述多个沟槽中选择的沟槽的至少一个邻近。
13.根据权利要求12所述的嵌入式晶体管制造方法，还包括：将位线电连接至所述源极区域/漏极区域中的另一个，所述源极区域/漏极区域中的另一个与从所述多个沟槽中选择的沟槽的至少一个邻近。
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