TWI343003B - Multiplexing a parallel bus interface and a flash memory interface - Google Patents

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134.3003 九、發明說明 【發明所屬之技術領域】 本發明之實施例主要有關於一種積體電路的領域，g 言之，用於多工具有快閃記憶體介面之平行匯流排介面的 系統、方法、及設備。 【先前技術】 頗大（如在十億位元組的範圍內）之N A N D快問構(牛 的出現使得它們常被用於硬碟增大及/或取代的用途中。 NAND快閃構件係指在儲存單元中使用NAND邏輯閘的快 閃構件。亦能夠以其他方式使用這些大的N A N D快閃構 件，例如用來取代現有的基本輸入/輸出（B IO S )快閃裝 置◊ 平台晶片組（及/或主機處理器）在運算系統中提供 NAND快閃構件的一種可能的連接點。不幸的是，目前的 NAND快閃介面爲頗寬的平形介面，其會佔用大量的（昂 貴的）接腳。例如，目前的N A N D快閃介面典型需要（大 約）1 5到超過4〇個接腳。非常約略的衡量每個接腳大約 花費$0.02。在許多情況中，在成本考量上不允許增加j 5 到40個之間的接腳到例如輸入/輸出控制器（或晶片組中 的另一晶片）。即便只是此成本的一小部分，仍不希望見 到爲了 N AN D快閃構件而增加接腳到晶片組所產生的遞增 的成本。 T343003 【發明內容及實施方式】 本發明的實施例允許晶片組藉由在現有的平行匯流排 介面上多工選定的介面信號來整合快閃記億體介面（幾乎 不增加接腳成本的情況下）。在一些實施例中，在現有的 周邊構件介面（PCI )上多工快閃記憶體介面信號。在此 種實施例中，一或更多PCI裝置以及一或更多NAND快閃 裝置可連接至相同的匯流排。晶片組可動態選擇是否PCI 裝置或NAND快閃裝置具有對匯流排之存取。在替代的實 施例中，可靜態進行選擇，故可使用P C I裝置或N A N D快 閃裝置其中之一者，但一個系統無法使用兩者。 第1圖爲能夠在平行匯流排介面上多工快閃記億體介 面信號的運算系統之選定態樣的區塊圖'> 系統1 0 0包含積 體電路1 1 〇、快閃記憶體裝置1 3 0、平行匯流排〗40、及平 行匯流排裝置/槽I 5 0。在替代的實施例中，系統1 〇〇可包 含更多、更少、及/或不同的元件。 在一些實施例中，積體電路Π 0爲運算系統之晶片組 的一部分。例如，積體電路1 1 〇可爲輸入/輸出（I/O )控 制器（如I/O控制器集線器或南橋）。「I/O控制器」係 指監視操作並執行與替運算系統接收輸入並輸送輸出相關 之工作的電路。 積體電路1 1 〇包含平行匯流排介面1 1 2。平行匯流排 介面1 1 2爲平行匯流排1 4 0提供介面。例如，平行匯流排 介面112可包含位址、資料、控制、及/或一般目的接腳 以及驅動這些接腳的電路。在一些實施例中，平行匯流排 -6- 1343003 介面1 1 2爲P c I介面。在替代的實施例中，平行匯流排介 面11 2可爲不同平行匯流排的介面’如平行先進技術附件 (PATA )匯流排。 積體電路110亦包含邏輯114。在一些實施例中，邏 輯114仲裁對平行匯流排介面112之存取。例如，在一些 實施例中’邏輯1 1 4可動態地選擇是否記憶體裝置丨30或 平行匯流排裝置/槽1 5 0具有對共享的平行匯流排】4〇之 存取。在替代的實施例中，邏輯1 1 4可參照靜態的組態資 0 訊（如熔絲）以判斷哪一個裝置具有對平行匯流排1 4 〇之 存取以及哪種信號發送類型爲適當的（如平行匯流排介面 及/或快閃介面）。在一些實施例中，邏輯1丨4整合有 (及/或增加）P C I仲裁器。 平行匯流排裝置/槽1 5 0爲使用平行匯流排介面信號 與積體電路110通訊的裝置（或槽）。在一些實施例中， 系統1 00可有多個平行匯流排裝置（或槽）1 5〇。平行匯 φ 流排裝置/槽15〇可爲嵌入電路板中之裝置及/或可插入平 行匯流排板之槽。在一些實施例中，平行匯流排裝置/槽 1 50舄PCI裝置（或槽）。 卒行匯流排1 40爲根據諸如p c I規格之平行匯流排規 格所實施的平行匯流排。「PCI規格」係指任何PCI規格 包含’例如’ PCI區域匯流排規格版本3.0。在一些實施 例中’平行匯流排I 4 〇包含共享的I / 〇線（如針對位址與 資料）以及裝置（或槽）特定的控制線。例如，在所示的 實施例中’共享的1/0線142包含可在多個裝置（或槽） Π43003 之間共享的多個位址與資料線。控制線1 44 ,相比之下， 描繪控制給定裝置/槽的REQx#/GNTx#線對。 快閃記憶體裝置1 3 0爲使用快閃技術實施的非依電性 記憶體構件。在一些實施例中’快閃記憶體裝置〗30爲 N A N D快閃記憶體裝置。快閃記憶體裝置i 3 〇與平行匯流 排1 4 0耦接。在一些實施例中’快閃記憶體裝置1 3 〇的 I/O接腳與平行匯流排14〇的（至少~ &)位址/資料 (A D )線耦接。此外，快閃記憶體裝置1 3 0的控制信號 的選定的子集（如146)可與平行匯流排14〇的至少—些 A D線耦接。在一些實施例中，快閃記憶體裝置】3 〇的控 制信號的另一選定的子集（如144-1)可與介面112的控 制接腳稱接。在此所用的「接腳」係指至積體電路之各種 的電性連結，且不限於具有特定形狀的連結。 兹參照第1圖討論本發明的一範例實施例，其中平行 匯流排1 4 0爲P CI匯流排以及介面1 1 2爲P c I介面。在此 一實施例中’與PCI匯流排140耦接的各裝置/槽可使用 不同的REQx#/GNTx#信號對。例如，快閃記億體裝置13〇 使用REQ#0/GNT#0以及PCI裝置/槽丨50使用rEQ#4 /GNT#4。在所示的實施例中’快閃記憶體裝置1 30爲1 6 位元快閃記憶體裝置’具有與PCI匯流排140的AD線的 1 6條（如1 4 2 -1所示）耦接的I / 〇接腳。非必要地，—或 更多PCI裝置亦可與PCI匯流排丨4〇的AD線耦接（如 1 4 2 - 2 所示）。 表1提供根據本發明之一實施例的介面說明。第1圖 -8 - 1343003 中所示（並在表1中描述）的實施例僅爲一實施例的例示 性範例。在替代的實施例中，可改變選擇作爲多工用的特 定接腳。在一些實施例中，較佳選擇特定接腳以最佳化母 板佈置。 表1 快閃構件信號 方向 PCI介面信號 註解 準備好/忙碌(RB#) —> REQx# 信號爲開汲極-在晶片組內或母板上偏壓 晶片選擇(CS#) <— GNTx# 注意到單一快閃構件可包含超過一個晶 片選擇-然而其在快閃構件內係接線成如 同兩個不同的快閃晶片般作用。針對此 情況，簡單地使用對應數量的GNTx#接 腳 命令閂鎖致能 (CLE#) <— AD[16] 當晶片選擇爲現行時由積體電路110驅 動這些控制信號。注意到特定AD[x]的 選擇爲任意的。 位址閂鎖致能 (ALE#) <— AD[17] 見上述 寫入致能(WE#) <— AD[18] 見上述 讀取致能(RE#) <— AD[191 見上述 寫入保護(WP#) <— AD[20] 見上述。注意到在一些實施例中此信號 可能不適合多工-在這些情況中可用一般 目的IO接腳或GNTx#接腳來驅動信號 1〇[15:0](多工的 位址/命令匯流排） AD[15:0] 雙向。可能需要積體電路110將其針對 這些信號的PCI緩衝器的驅動/三態信號 與上述用作控制信號的那些分開。 第1圖所示（並部分描述於表1中）的實施例顯示單 一快閃記憶體通道。然而，在一些實施例中，在PCI匯流 排140上有夠用的接腳來允許兩個或更多（潛在獨立）的 -9 - 1343003 通道。例如’在一實施例中，可有兩個通道，其中兩 之一具有1 6位元的I/O匯流排以及另一個具有8位 I/O匯流排。可多工這些通道的控制信號或使用例如 的一般目的I/O接腳使之維持分開。 在他處已詳細記載有關於PCI介面協定的特定細 及各種快閃介面協定。然而，應注意到，P CI規格明 允許重新界定AD信號之目的，只要將pci控制信號 含 FRAME#、 TRDY#、 IRDY#、 GNT#等等）驅動成 行。 第2圖爲顯示根據本發明的一實施例具有兩個快 憶體通道之運算系統之選定態樣的區塊圖。系統2 0 0 1 / 0控制器2 1 0、快閃記憶體通道2 3 0 - 2 3 2 (分別具有 記憶體裝置234-236) 、PCI匯流排240、及PCI裝置 槽）250。在一替代的實施例中，系統2〇〇可具有更 更少、及/或不同的元件。 1/◦控制器210包含PCI介面212以及邏輯214。 介面212包含多個接腳以及相關的電路（如驅動器等 以耦接I/O控制器2 1 0至PCI匯流排240。在一些實 中’在PCI介面212上多工NAND快閃記憶體介面。 2 1 4可選擇性控制是否pci介面2丨2用爲快閃記憶體 或P CI介面。在一些實施例中，動態執行該選擇，而 他實施例中，靜態執行該選擇。 快閃記憶體通道2 3 0與2 3 2替系統2 0 0提供不同 依電性記憶體通道。在一些實施例中，在p CI匯流排 通道 元的 額外 節以 確地 (包 非現 閃記 包含 快閃 (或 多、 PCI 等） 施例 邏輯 介面 在其 的非 240 1343003 的相同線上多工該兩通道之至少一些快閃記憶體通道控制 信號。在所示的實施例中，例如，在A D [2 0 :1 6 ]上多工每 —個通道的 CLE#、ALE#、WE#、RE#、及 WP#信號。然 而’第2圖顯示，例如’有夠用的接腳來實施兩個獨立的 通道’其中一個具有16位元I/O匯流排而另一個具有8 位元I /〇匯流排。 在一些實施例中，至少一快閃記憶體通道可包含兩個 φ 或更多快閃記億體裝置。「堆疊」一詞係指具有超過〜個 快閃記憶體裝置的記憶體通道。堆疊的快閃裝置可結合在 單一封裝內或設置在不同的封裝中。第3圖爲顯示運算系 統之選定態樣的的區塊圖’其中每一個快閃記憶體的通道 包含兩個或更多堆疊的快閃記憶體裝置。 系統3 00包含I/O控制器21 〇、快閃記憶體通道27〇_ 272、及PCI匯流排240。在所示的實施例中，各快閃記 憶體通道27〇·272包含兩個快閃記憶體裝置。在所示的實 φ 施例中’各快閃記億體通道27〇_272包含兩個快閃記憶體 裝置。例如’通道270包含快閃記憶體裝置26〇與262。 類似地’通道272包含快閃記憶體裝置264與266。在— 些實施例中’每一對快閃記憶體裝置可在單一封裝內。例 如，單一快閃記億體封裝內可有多片矽，各提供不同的快 閃記憶體裝置。在一些實施例中’ RB#與^“接腳爲每_ 片砍獨特的’並且可使用剩餘的接腳。在替代的實施例 中’通道270及/或通道2 72可包含不同數量的堆疊快閃 記憶體裝置。 -11 - H43003 第3圖將每一個快閃記億體通道（27〇-272 )顯示成 具有一對快閃記憶體裝置。原則上，快閃記億體通道270-2 72可有超過兩個的快閃記憶體裝置。由電性限制決定快 閃記憶體裝置數量的極限。亦即，會有一極限，若超過此 極限則無法再增加額外的快閃記憶體裝置，因爲共享之接 腳上的電性負載的增額太大。 表2提供根據本發明的一實施例之介面的說明。第3 圖中所示的實施例（並在表2中描述）僅爲一實施例的例 示性範例。在替代的實施例中’可改變選擇作爲多工用的 特定接腳。在一些實施例中’較佳選擇特定接腳以最佳化 母板佈置。

-12- 1343003 表2 快閃構件信號 方向 pci介面信號 註解 準備好/忙碌(RB#) —> REQx# 信號爲開汲極-在晶片組內或母板上偏壓 晶片選擇(CS#) <— GNTx# 注意到單一快閃構件可包含超過一個晶 片選擇·然而其在快閃構件內係接線成如 同兩個不同的快閃晶片般作用。針對此 情況，簡單地使用對應數量的GNTx#接 腳 命令閂鎖致能 (CLE#) <— AD[16] 當晶片選擇爲現行時由積體電路110驅 動這些控制信號。注意到特定AD[x]的 選擇爲任意的。 位址閂鎖致能 (ALE#> <—— AD[17] 見上述 寫入致能(WE#) <— ADfl81 見上述 讀取致能(RE#) <— AD『191 見上述 寫入保護(WP#) <：— AD[20] 見上述。注意到在一些實施例中此信號 可能不適合多工-在這些情況中可用一般 目的IO接腳或GNTx#接腳來驅動信號 1〇[7:〇](多工的位 址/命令匯流排） AD[7:0] 雙向。可能需要積體電路no將其針對 這些信號的PC1緩衝器的驅動/三態信號 與上述用作控制信號的那些分開。 10[15:8](多工的 位址/命令匯流排） AD[15:8] 見上述。注意到在一些實施例中，8位 元的匯流排爲最少所需的數量’但構件 可具有超過8位元的匯流排。 第4圖爲顯示根據本發明的一實施例多工p c丨介面信 號與快閃記億體介面信號之選定態樣的時序圖。時序圖 4〇〇顯示週期訊框（FRAME#)信號4〇2以及位址/資料 (AD )匯流排4〇4 »由AD匯流排404的構件准許所有權 驅動FRAME# 402，並且FRAME# 402指示周期的開始’ 以及在確立FRAME# 402之前，AD匯流排的値爲不在 -13- Π43003 乎’如406所示。一旦確立了 FRAME# 402，與PCI匯流 排耦接的各PCI裝置（如第3圖所示之與PCI匯流排240 耦接的平行匯流排裝置250 )取樣AD匯流排404 (如在 位址階段期間）以決定哪個裝置被定址，如408所示。在 位址階段後’ A D匯流排4 0 4用來在由F R A Μ E # 4 0 2持續 的確立所指示的期間內輸送資料。 在一些實施例中，AD匯流排404可定址PCI裝置或 快閃記憶體裝置其中之一。若AD匯流排404定址快閃記 憶體裝置’則快閃記憶體裝置可被授予（至少臨時地） P C I匯流排的控制。參照參考符號4 1 0，快閃記憶體裝置 控制PCI匯流排。快閃記憶體裝置在AD匯流排404上傳 遞資料（如寫入資料及/或讀取資料），如4 1 2所示。在 快閃記憶體交易的結尾，於此範例中，確立F R A Μ E # 4 0 2 並將A D匯流排4 0 4的控制轉交給另一裝置（如p CI裝 置）。 第5圖爲顯示根據本發明的一實施例多工平行匯流排 介面信號與快閃記憶體介面信號之方法的選定態樣之區塊 圖。參照程序區塊5 02，如I/O控制器的積體電路選擇是 否透過平行匯流排介面與平行匯流排裝置或快閃記億體裝 置通訊°在一些實施例中，可動態執行該選擇。例如， I/O控制器可動態選擇平行匯流排裝置或快閃記憶體裝置 是否被允許使用平行匯流排介面（如針對給定交易、時間 長度等等）。在替代的實施例中，靜態執行該選擇。亦 即，I/O控制器參照指示器（如熔絲）以決定是否一介面 -14 - 1343003 可用來與平行匯流排裝置或快閃記憶體裝置通訊。在一些 實施例中’平行匯流排爲P C I匯流排以及平行匯流排介面 爲PCI介面。 若選擇快閃記億體裝置，則I/O控制器透過平行匯流 排介面與快閃記憶體裝置通訊，如5 04所示。在一些實施 例中，1/◦控制器在平行匯流排的一或更多位址/資料線上 傳送位址與資料信號給快閃記憶體裝置。I/O控制器亦可 在專用命令線（如REQ#/GNT#接腳對）上傳送選定的命 令信號。在一些實施例中，在平行匯流排的一或更多位址 與資料線上多工快閃記憶體裝置的至少一些命令信號。 在一些實施例中’當選擇適當的快閃記憶體構件時應 作出數個考量。例如’在一些實施例中，選定的快閃記憶 •體構件應與P C I傳訊相容並且應不妨礙匯流排上的p C〗構 件（若有任何）5表3列出根據本發明之一實施例的數個 考量。 表3 電壓位準 現有的3.3V快閃構件可爲適當的候選者。注意到5V容限似乎不由快 閃構件支援。 邊緣率 只要I/O控制器(如ICH)可支援PCI與快閃介面需求兩者，兩者無須匹 配。 電容 NAND快閃從PCI匯流排會見到頗大的電容負載 阻抗 阻抗的電感與電阻態樣不大可能產生問題並且電容成分係如上述。 第6圖爲顯示根據本發明的一實施例之電子系統的選 定態樣之區塊圖。電子系統600包含處理器6 1 0、記憶體 -15- m3003 控制器620、記憶體63 0、輸入/輸出（I/O)控制器640、 射頻（RF )電路650、及天線660。操作上，系統600使 用天線660發送並接收信號，並且由第6圖中所示的各種 元件處理這些信號。天線660可爲方向性天線或全向性天 線。如此所用，全向性天線一詞係指在至少一平面中具有 實質上一致的形態之任何的天線。例如，在一些實施例 中’天線660可爲方向性天線，如拋物線碟天線、貼片天 線、或八木（Yagi )天線。在一些實施例中，天線660可 包含多個實體天線。 射頻電路6 50與天線660以及I/O控制器640通訊。 在一些實施例中，RF電路6 5 0包含對應至通訊協定的實 體介面（PHY)。例如，RF電路650可包含調變器、解調 變器、混合器、頻率合成器、低雜訊放大器、功率放大 器，以及類似者。在一些實施例中，RF電路650可包含 外差接收器，並且在其他的實施例中，RF電路650可包 含直接轉換接收器。例如，在具有多個天線660的實施例 中’各天線可耦合至對應的接收器。在操作上，RF電路 65 0從天線660接收信號並提供類比或數位信號至1/0控 制器64〇。此外，I/O控制器640可提供信號給RF電路 65 0 ’其對信號作操作並接著傳送它們到天線660。 處理器610可爲任何類型的處理裝置。例如，處理器 61〇可爲微處理器、微控制器、或類似者。此外，處理器 610可包含任何數量的處理核心或可包含任何數量的不同 處理器。 -16- 1343003 記憶體控制器620在處理器6 1 0以及第6圖中 元件之間提供通訊路徑。在一些實施例中，記憶體 620爲提供其他功能之集線器裝置的一部分。如第 所示，記億體控制器620耦接至處理器610、I/O 640、及記憶體630。 記憶體63 0可包含多個記憶體裝置。這些記億 可基於各種類型的記憶體技術。例如，記憶體630 機存取記憶體（RAM )、動態隨機存取言 (DRAM )、靜態隨機存取記憶體（SRAM )、如 記憶體的非依電性記憶體、或任何其他類型的記憶丨 記憶體63 0可代表單一記憶體裝置或在一或更 上的數個記憶體裝置。記憶體控制器620透過互連 供資料給記憶體63 0，並且回應於讀取請求以從 630接收資料。可透過互連622或透過不同的互連 式）提供命令及/或位址。記億體控制器620可從 6 1 0或從其他來源接收將儲存在記憶體6 3 0中的資 憶體控制器62 0可提供其從記憶體63 0接收到的資 理器610或另一目的地。互連62 2可爲雙向互連或 連。互連622可包含數個平行導體。信號可爲差動 式。在一些實施例中，互連622使用前遞多相位時 操作。 記憶體控制器620亦耦接至I/O控制器640並 理器610以及I/O控制器640之間提供通訊路徑。 制器64〇包含與諸如序列埠、平行埠、通用序列 的其他 控制器 6圖中 控制器 體裝置 可爲隨 3憶體 FLASH I ° 多模組 622提 記憶體 (未圖 處理器 料。記 料給處 單向互 或單端 脈方案 且在處 I/O控 匯流排 1343003 (USB)埠等等之I/O電路通訊的電路。如第6圖中所 示，I/O控制器640提供至RF電路65 0的通訊路徑。 I/O控制器M0亦包含平行匯流排介面642 (如pci 介面）。在一些實施例中，可在平行匯流排介面642上多 工快閃記憶體介面信號。例如，在所示的實施例中，平行 匯流排介面6 4 2可與快閃記憶體裝置6 4 4或平行匯流排裝 置（如PCI裝置）646選擇性地通訊。 第7圖爲顯示根據本發明的一替代實施例之電子系統 的選定態樣之區塊圖。電子系統700包含記憶體63 0、輸 入/輸出（I/O )控制器640、RF電路650、及天線660， 前述所有皆參照第6圖於上描述。電子系統700亦包含處 理器7 1 0以及記憶體控制器7 2 0。如第7圖中所示，記憶 體控制器72〇可與處理器710在相同的晶粒上。處理器 7 1 0可爲如上參照處理器6 1 0所述的處理器的任何類型。 第6與7圖所代表的範例系統包含桌上型電腦、膝上型電 腦' 伺服器、手機、個人數位助理、數位家庭系統等等。 亦可以用於儲存機器可執行指令的機器可讀取媒體提 供本發明的實施例之元件。機器可讀取媒體可包含，但不 限於’快閃記億體、光碟、光碟唯讀記憶體（CD-ROM)、數位多功能/視訊碟（DVD) 、ROM、隨機存取 記億體（RAM )、可抹除可編程唯讀記億體（EPROM )、 電性可抹除可編程唯讀記憶體（EE PROM )、磁或光性 卡、傳播媒體、或適合儲存電子指令的其他機器可讀取媒 體。例如，可下載本發明的實施例作爲電腦程式，以包含 1343003 在載波或其他傳播媒體中的資料信號之方式經由通訊鍊結 (如數據機或網路連結）從遠端電腦（如伺服端）傳送至 請求的電腦（如客戶端）。 應可理解到此說明書中所有對於「一實施例」或「實 施例」的參照意指連同該實施例所述的特定特徵、結構、 或特性包含於本發明的至少一實施例中。因此’再次強調 並應理解到在此說明書中的各個部分中之對於「實施 例」、「一實施例」或「一替代實施例」的參照並非絕對 所有參照至相同的實施例。此外，在本發明的一或更多實 施例中可適當結合特定特徵、結構、或特性。 類似地’應理解到本發明的實施例之上述說明中，有 時會在單一實施例、圖、或其之說明中集結各種特徵在一 起’以合理化此揭露以幫助了解各種具發明性之態樣的一 或更多者。然而，此種揭露方法不應解釋爲反映所主張之 標的需要比各申請專利範圍中所明確敘述的特徵更多特徵 的意圖。更確切而言，如下列申請專利範圍所反映，具發 明性之態樣存在於比單一前述之實施力的所有特徵更少者 中。因此’在詳細說明之後的申請專利範圍在此明確地包 含在此詳細說明中。 【圖式簡單說明】 以例示而非限制性的方式在附圖中描述本發明的實施 例，其中類似的參考符號係指類似的元件。 第1圖爲顯示根據本發明的一實施例能夠多工平行介 -19- m3〇〇3 面與快閃記憶體介面的運算系統之選定態樣的區塊圖。 第2圖爲顯示根據本發明的一實施例具有兩個快閃記 憶體通道之運算系統之選定態樣的區塊圖。 第3圖爲顯示運算系統之選定態樣的的區塊圖，其中 每一個快閃記憶體的通道包含兩個或更多堆疊的快閃記憶 體裝置。 第4圖爲顯示根據本發明的一實施例多工周邊構件互 連（PCI)介面信號與快閃記憶體介面信號之選定態樣的 時序圖。 第5圖爲顯示根據本發明的一實施例多工平行匯流排 介面信號與快閃記億體介面信號之方法的選定態樣之區塊 圖。 第6圖爲顯示根據本發明的一實施例之電子系統的選 定態樣之區塊圖。 第7圖爲顯示根據本發明的一替代實施例之電子系統 的選定態樣之區塊圖。 【主要元件符號說明】 1 0 0 :系統 1 1 0 :積體電路 1 1 2 :平行匯流排介面 1 14 :邏輯 1 3 0 :快閃記憶體裝置 140 :平行匯流排 -20- 1343003

1 5 0 :平行匯流排 1 42 :共享的I/O 1 4 4 :控制線 2 1 0 : I/O控制器 212 ： PCI 介面 2 1 4 :邏輯 23 0-23 2 :快閃記 2 3 4 - 2 3 6 :快閃記 2 4 0: P C I匯流排 250 ： PCI 裝置（ 2 6 0 - 2 6 6 :快閃記 2 7 0 - 2 7 2 :快閃記 400 :時序圖 402 :週期訊框（ 4 0 4 :位址/資料（ 6 0 0 :電子系統 6 1 0 :處理器 620 :記憶體控制 622 :互連 63 0 :記憶體 640 :輸入/輸出（ 642 :平行匯流排 644 :快閃記憶體 646 :平行匯流排 裝置/槽 線 億體通道 憶體裝置 或槽） 憶體裝置 億體通道 FRAME#)信號 :AD)匯流排 器 I/O)控制器 介面 裝置 裝置 -21 - -1343003 650 ：射 6 6 0:天 700 ：電 7 1 0 :處 720 ：記 頻（RF )電 線 子系統 理器 憶體控制器

Claims (1)

1343003 十、申請專利範圍 1 · 一種積體電路，包含·· 在該積體電路與PCI匯流排間之用以通訊PC1介面信 號的周邊構件互連（PCI )介面；以及 與該PCI介面耦合之邏輯，該邏輯在該PCI介面上多 工用於通道控制的快閃記億體介面信號與PC丨介面位址或 資料信號。 2 .如申請專利範圍第1項之積體電路，其中在該p C I 介面上多工快閃記憶體介面信號與該些P C I介面信號之該 邏輯包含： 在該PCI介面上多工NAND快閃介面信號與該些PCI 介面信號之邏輯。 3. 如申請專利範圍第2項之積體電路，其中在該PCI 介面上多工NAND快閃介面信號與該些PCI介面信號之該 邏輯包含： 在該PCI介面上動態多工NAND快閃介面信號與該些 PCI介面信號之邏輯。 4. 如申請專利範圍第2項之積體電路，其中多工 NAND快閃介面信號與該PCI介面上的該些PCI介面信號 之該邏輯包含： 靜態組態該P C I介面是否通訊N A N D快閃介面信號或 該些PCI介面信號之邏輯。 5. 如申請專利範圍第1項之積體電路，其中該PC I介 面係在共同接腳上多工準備好/忙碌信號（RB# )以及請求 -23- H43003 信號(REQx#)。 6. 如申請專利範圍第1項之積體電路，其中該PCI介 面係在共同接腳上多工晶片選擇信號（CS# )以及准予信 號（GNTx#)。 7. 如申請專利範圍第1項之積體電路，其中該積體電 路包含輸入/輸出控制器。 8 . —種多工P CI介面與快閃記憶體介面的方法，該方 法包含： 選擇積體電路是否透過PCI介面與周邊構件互連 (PCI)裝置或快閃記憶體裝置通訊：以及 若選擇該快閃記憶體裝置，則透過該PCI介面與該快 閃記憶體裝置通訊，該通訊包括在該P C I匯流排的位址或 資料信號線上交換用於通道控制的快閃記憶體介面信號。 9 ·如申請專利範圍第8項之方法，其中該快閃記憶體 裝置包含N A N D快閃裝置》 1 〇 ·如申請專利範圍第9項之方法，其中選擇是否透 過該PCI介面與該pci裝置或該快閃記憶體裝置通訊包 含： 動態選擇是否透過該P C I介面與該P c I裝置或該快閃 記憶體裝置通訊。 1 1 ·如申請專利範圍第9項之方法，其中選擇是否透 過該PCI介面與該PC1裝置或該快閃記憶體裝置通訊包 含： 靜態選擇是否透過該PCI介面與該PCI裝置或該快閃 1343003 記億體裝置通訊。 1 2.如申請專利範圔第9項之方法，其中若選擇該 NAND快閃記億體裝置，則透過該PCI介面與該NAND快 閃記憶體裝置通訊包含： 在該PCI介面的請求信號（REQx#)接腳上多工準備 好/忙碌信號（RB# ):以及 在該PCI介面的准予信號（GNTx# )接腳上多工晶片 選擇信號（CS#)。 1 3 · —種多工平行匯流排介面與快閃記憶體介面的系 統，該系統包含： 具有複數個輸入/輸出線的周邊構件互連（PCI )匯流 排； 與該PCI匯流排耦合之積體電路，該積體電路包含 通訊PC丨介面信號之PCI介面：以及 與該PCI介面耦合之邏輯，該邏輯在該PCI介面 上多工用於通道控制的快閃記億體裝置介面信號與該PCI 介面位址或資料信號；以及 與該複數個輸入/輸出線的至少一些耦合的快閃記憶 體裝置’以提供第一記憶體通道。 I4.如申請專利範圍第13項之系統，進一步包含： 與該複數個輸入/輸出線的至少一些耦合的第二快閃 記億體裝置’以提供第二記億體通道。 1 5 ·如申請專利範圍第1 4項之系統，進一步包含： 與該第二快閃記憶體裝置耦合之第三快閃記憶體裝 -25- B43003 置，以增加該第二記憶體通道的通量。 1 6 .如申請專利範圍第1 5項之系統，其中該第二快閃 記億體裝置與該第三快閃記憶體裝置組合在單一封裝內。 1 7 .如申請專利範圍第1 3項之系統，其中該積體電路 包含輸入/輸出控制器。

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