JP2019047440A - 送信器及び受信器 - Google Patents

Abstract

【課題】消費電力を抑制し、伝送帯域を広帯域化できる送信器及び受信器を提供する。【解決手段】送信器は、第１チャネルに関する第１データに対して、時間領域における波形整形による帯域制限を行い第１信号を生成する第１回路と、第２チャネルに関する第２データに対して、時間領域における波形整形による帯域制限を行い第２信号を生成する第２回路と、前記第１チャネルに関する第１周波数、及び前記第１信号に基づいて第３信号を生成する第３回路と、前記第２チャネルに関する第２周波数、及び前記第２信号に基づいて第４信号を生成する第４回路と、前記第３信号及び前記第４信号を多重化して第５信号を生成する第５回路と、を備える。【選択図】 図６

Description

実施形態は、送信器及び受信器に関する。

近年、半導体記憶装置の容量が増加してきている。

米国特許第３４８８４４５号明細書

消費電力の増加を抑制しつつ、伝送帯域を広帯域化できる送信器及び受信器を提供する。

実施形態の送信器は、第１チャネルに関する第１データに対して、時間領域における波形整形による帯域制限を行い第１信号を生成する第１回路と、第２チャネルに関する第２データに対して、時間領域における波形整形による帯域制限を行い第２信号を生成する第２回路と、前記第１チャネルに関する第１周波数、及び前記第１信号に基づいて第３信号を生成する第３回路と、前記第２チャネルに関する第２周波数、及び前記第２信号に基づいて第４信号を生成する第４回路と、前記第３信号及び前記第４信号を多重化して第５信号を生成する第５回路と、を備える。

図１は、第１実施形態に従ったメモリシステムのブロック図である。 図２は、送信信号（送信データ）の時間波形と、データとの関係を示す図である。図２に示す時間波形において、縦軸は信号振幅（電圧）を示し、横軸は時間を示している。 図３は、送信信号（送信データ）の時間波形と、データとの関係を示す図である。図３に示す時間波形において、縦軸は信号振幅（電圧）を示し、横軸は時間を示している。 図４は、コントローラとＮＡＮＤパッケージとの間で通信される信号に適用される周波数波形（電力スペクトル）を示す図である。図４において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。 図５は、コントローラとＮＡＮＤパッケージとの間で通信される信号に適用される多重化された周波数波形を示す図である。図５において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。 図６は、ＮＡＮＤインターフェース（送信器）の１部を示すブロック図である。 図７は、送信データ（直列データ）の概要を示す図である。 図８は、送信データ（並列データ）の概要を示す図である。 図９は、Ｉ／Ｑ平面とデータとの関係を示す図である。 図１０は、チャネルＣＨ１に関する変調器と、チャネルＣＨ２に関する変調器と、を示すブロック図である。 図１１は、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、を示すブロック図である。 図１２は、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、を示すブロック図である。 図１３は、第１実施形態に係るメモリシステムのＮＡＮＤパッケージを示すブロック図である。 図１４は、比較例１に係るメモリシステムのＮＡＮＤパッケージを示すブロック図である。 図１５は、３つの通信方式の周波数波形を比較した図である。図１５に示す３つの周波数波形において、それぞれの縦軸は信号振幅（電圧）を示し、横軸は時間を示している。 図１６は、比較例２に係るに係るメモリシステムのＮＡＮＤパッケージを示すブロック図である。 図１７は、第１実施形態に係るメモリシステムのＮＡＮＤパッケージを示すブロック図である。 図１８は、比較例４に係るメモリシステムのコントローラとＮＡＮＤパッケージとの間で通信される信号に適用される周波数波形を示す図である。図１８において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。 図１９は、比較例４に係るメモリシステムのコントローラにおける周波数波形と、伝送路の特性と、メモリセットにおける周波数波形と、の関係を示した図である。 図２０は、第１実施形態に係るメモリセットが受信する周波数波形と、Ｉ／Ｑ平面にマッピングされたデータとの関係を示す図である。図２０において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。 図２１は、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、を示すブロック図である 図２２は、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、を示すブロック図である。 図２３は、Ｉチャネル波形形成器の波形生成器を示す回路図である。 図２４は、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、を示すブロック図である。 図２５は、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、を示すブロック図である。 図２６は、Ｑチャネル波形形成器の波形生成器を示す回路図である。 図２７は、Ｉチャネル波形形成器の波形生成器を示す回路図である。 図２８は、制御信号と、Ｉチャネルベースバンド信号と、の関係を示す図である。 図２９は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３０は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３１は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３２は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３３は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３４は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３５は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３６は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３７は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３８は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図３９は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図４０は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図４１は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図４２は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図４３は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図４４は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。 図４５は、図４５は、第３実施形態に係るＮＡＮＤパッケージ２０のメモリセットと、サブチャネルとの関係を示した図である。 図４６は、図４６は、第３実施形態に係る増幅器２１１を示した回路図である。 図４７は、図４７は、第４実施形態の概要を示す図である。 図４８は、ＮＡＮＤインターフェースの１部を示すブロック図である。 図４９は、ブリッジに含まれる復調器の１部を示すブロック図である。 図５０は、シンボルクロック変換器を示すブロック図である。 図５１は、比較例に係るメモリシステムの注入同期型発振器における入力信号と出力信号との関係を示す図である。 図５２は、第４実施形態に係るメモリシステムの注入同期型発振器における入力信号と出力信号との関係を示す図である。 図５３は、ＧＶＣＯ（Gated Voltage Control Oscillator）の入力信号に対する伝達特性と、ＰＬＬ（Phase Locked Loop）の入力信号に対する伝達特性と、を比較する図である。 図５４は、ＮＡＮＤインターフェースの１部を示すブロック図である。 図５５は、信号生成器の１部を示すブロック図である。

以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する数字の後ろの括弧内の数字は、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号１−１、１−２等を付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号１として参照する。

また、各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。

＜１＞第１実施形態
第１実施形態に従ったメモリシステムについて説明する。

＜１−１＞メモリシステムの構成
まず、図１を用いて本実施形態に従ったメモリシステムの構成について説明する。図１は、本実施形態に従ったメモリシステムのブロック図である。

メモリシステム１は、ホストインターフェース（Ｉ／Ｆ）１１を介してホスト装置（以下、ホストと略す）２と接続され、ホスト２の外部記憶装置として機能する。ホスト２は、例えば、パーソナルコンピュータ、携帯電話、撮像装置などである。またメモリシステム１は、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等である。

図１に示すようにメモリシステム１は、コントローラ１０、及びＮＡＮＤパッケージ２０を備えている。

＜１−１−１＞コントローラの構成
コントローラ１０は、ホストインターフェース１１、バッファコントローラ１２、ＮＡＮＤコントローラ１３、データバッファ１４、及びＮＡＮＤインターフェース（Ｉ／Ｆ）１５を備えている。

ホストインターフェース１１は、ＳＡＴＡ（Serial Advanced Technology Attachment）やＳＡＳ（Serial Attached SCSI）などの通信インターフェースであり、メモリシステム１とホスト２を接続する。ホストインターフェース１１は、ホスト２からリードコマンドやライトコマンドなどのコマンドを受信する。

バッファコントローラ１２は、ホストインターフェース１１を介して受信した命令に基づいてＮＡＮＤコントローラ１３を制御する。

ＮＡＮＤコントローラ１３は、ＮＡＮＤパッケージ２０を制御する。ＮＡＮＤコントローラ１３の機能は、例えば、ＮＡＮＤパッケージ２０またはＮＡＮＤコントローラ１３が有するＲＯＭ（Read Only Memory）等に記憶されるファームウェアを実行するプロセッサや、ハードウェア等によって、実現され得る。ＮＡＮＤコントローラ１３は、ホスト２からのコマンドに従って、ＮＡＮＤパッケージ２０からデータを読み出したり、ＮＡＮＤパッケージ２０にデータを書き込んだりする。

データバッファ１４は、ホスト２との間で転送するデータや、ＮＡＮＤパッケージ２０との間で転送するデータを一時的に格納する。またデータバッファ１４は、ＮＡＮＤパッケージ２０を管理するための情報を保持する。この管理情報の詳細については後述する。データバッファ１４は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリである。

ＮＡＮＤインターフェース１５（送信器）は、通信インターフェースであり、コントローラ１０とＮＡＮＤパッケージ２０とを接続する。ＮＡＮＤインターフェース１５とＮＡＮＤパッケージ２０との間は、ＮＡＮＤインターフェースに従ったバス（データパス及びクロックパス）によって接続される。このバス上で送受信される信号は、例えばチップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及び入出力信号Ｉ／Ｏ等である。信号／ＣＥはＮＡＮＤパッケージ２０に含まれるＮＡＮＤチップをイネーブルにするための信号である。信号ＡＬＥは、入力信号がアドレスであることをＮＡＮＤチップに通知する信号である。信号ＣＬＥは、入力信号がコマンドであることをＮＡＮＤチップに通知する信号である。信号／ＷＥは、入力信号をＮＡＮＤチップに取り込ませるための信号である。／ＲＥは、出力信号をコントローラ１０に取り込ませるための信号である。入出力信号Ｉ／Ｏは、正味のコマンド、アドレス、及びデータ等の信号である。

＜１−１−１−１＞通信方式
本実施形態では、コントローラとＮＡＮＤパッケージとの間の通信方式として、１つのバスで複数のチャネルに信号を伝送する通信方式を採用している。

ここで、図２〜図５を用いて、コントローラとＮＡＮＤパッケージとの間で採用される通信方式の基本的な概念について説明する。図２は、送信信号（データ）の時間波形と、データとの関係を示す図である。図２に示す時間波形において、縦軸は信号振幅（電圧）を示し、横軸は時間を示している。図３は、送信信号（データ）の時間波形と、データとの関係を示している図である。図３に示す時間波形において、縦軸は信号振幅（電圧）を示し、横軸は時間を示している。図４は、コントローラとＮＡＮＤパッケージとの間で通信される信号に適用される周波数波形（電力スペクトル）である。図４において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。図５は、コントローラとＮＡＮＤパッケージとの間で通信される信号に適用される多重化された周波数波形である。図５において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。

まず、図２を用いて、送信信号について簡単に説明する。図２では、送信信号として、ランダムな１と０からなるデジタル信号系列を示している。図２に示すように、送信信号は、周波数帯域が制限されていない“矩形波”である。

本実施形態では、この“矩形波”の送信信号に対して、周波数帯域の制限を行う。これにより、図３に示すような、“矩形波”から、周波数帯域が制限された“滑らかな波（例えば“−ｃｏｓ波”）“である、ベースバンド（ＢＢ）信号が生成される。本実施形態に係る通信方式では、周波数領域上で隣り合う（以下、単に隣り合うと記載する）チャネル間で、ベースバンド信号に対して逆干渉補正（予備補正）を行い、隣り合うチャネル間における混入信号を差し引く。逆干渉補正の詳細については後述する。

この補正後のベースバンド信号に対し、フーリエ変換を行う事により、図４に示すようなメインローブの周波数幅が４Ｄである周波数波形が生成される。周波数帯域が制限されたベースバンド信号から変換される周波数波形は、周波数帯域が制限されていないベースバンド信号から変換される周波数波形に比べて、サイドローブ成分（高周波成分）が抑制される。

本実施形態に係る通信方式では、図５に示すように、電波の周波数のある範囲（伝送帯域）が複数のサブチャネル（周波数帯域）ＳＣに分割される。そして、分割された各サブチャネルＳＣにチャネル（図５では、チャネルＣＨ１〜ＣＨｓで示し、ｓは２以上の整数）が割り当てられる。本実施形態では、図４に示す周波数波形をサブチャネルＳＣとし、周波数幅Ｄ間隔で多重化させる。

そして、分割された各サブチャネルＳＣの中心に相当する周波数（中心周波数、またはシンボルレート周波数とも記載し、図５では、周波数ｆ１〜ｆｓで示している）に、それぞれのサブチャネルＳＣを割り当てる。

図５に示すように、本実施形態で採用される通信方式では、１つのサブチャネルＳＣの周波数幅は４Ｄである。例えば、複数の中心周波数ｆ１〜ｆｓは、周波数幅Ｄ毎に設定される。例えば、サブチャネルＳＣの間隔は、サブチャネルＳＣの中心周波数の自然数倍である。

以上のように、本実施形態で採用される通信方式を実現するにあたり、送信器は、デジタル信号（矩形波）に対して時間領域における波形整形による帯域制限（以下、単に帯域制限と記載する）を行い、ベースバンド信号を生成する。そして、送信器は、隣り合うチャネル間のベースバンド信号に対して逆干渉補正を行い、補正後のベースバンド信号に基づいて周波数波形を生成する。このようにして、本実施形態で採用される通信方式が実現される。本実施形態で採用される通信方式は、隣り合うチャネル間のベースバンド信号に対して逆干渉補正を行っているので、受信器側においては、隣り合うチャネルの混入信号のない信号を受信することができる。

なお、本実施形態で採用される通信方式は、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）と似ているが、ＯＦＤＭとは異なる。

＜１−１−１−２＞ＮＡＮＤインターフェースの具体例
次に、図６〜図８を用いて、上述した通信方式を採用するＮＡＮＤインターフェース１５の具体的な構成について説明する。図６は、ＮＡＮＤインターフェース１５の１部を示すブロック図である。図７は、送信データ（直列データ）の概要を示す図である。図８は、送信データ（並列データ）の概要を示す図である。

図６に示すように、ＮＡＮＤインターフェース１５は、直列／並列変換器１５１と、複数の変調器１５２（図６では、１５２−１〜１５２−ｓを示している）と、並列／直列変換器１５４と、を備えている。

直列／並列変換器１５１は、送信データをＮＡＮＤコントローラ１３から受信する。図７に示すように、送信データは、複数のチャネル（図７では、チャネルＣＨ１〜ＣＨｓを示している）に割り当てられたデータ（図７では、データＤ（ＣＨ１）〜Ｄ（ＣＨｓ）を示している）が直列に並べられた直列データである。複数のデータは直列、且つ任意の順序で供給される。直列／並列変換器１５１は、このような直列データを、図８に示すようなチャネル毎に並べ替えた並列データに変換する。そして、図６に示すように、直列／並列変換器１５１は、並列データをチャネル毎に設けられた変調器１５２に供給する。

複数の変調器１５２は、それぞれチャネル毎に設けられ、チャネルに対応するデータを受信する。変調器１５２は、受信したデータに対して変調を行う。変調の例としては、例えばＱＰＳＫ（Quadrature Phase Shift Keying）や１６ＱＡＭ（Quadrature Amplitude Modulation）等の変調方式が適用可能である。本実施形態では、一例としてＱＰＳＫを例に挙げて説明する。また、変調器１５２は、隣り合うチャネルに係る変調器１５２からチャネル間干渉補正信号を受信する。変調器１５２は、チャネル間干渉補正信号に基づいて、隣り合うチャネルの干渉を差し引いた変調信号を生成する。チャネル間干渉の除去は、隣り合う２つのチャネル（ペア）の間で有効である。図６に示す例では、“チャネルＣＨ１及びＣＨ２”、“チャネルＣＨ３及びＣＨ４”…“チャネルＣＨｓ−１及びＣＨｓ”がそれぞれペアとなる。この変調信号は、各チャネルのサブチャネルＳＣである（図４参照）。なお、変調器１５２の詳細な構成については後述する。また、チャネルＣＨｔ（ｔは１以上の整数）に隣り合うチャネルは、ＣＨｔ＋１である。

並列／直列変換器１５４は、各変調器１５２からサブチャネルＳＣを受信する。そして、並列／直列変換器１５４は、並列に受信したサブチャネルＳＣを直列信号に変換し、時間信号として、ＮＡＮＤパッケージ２０に出力する。

＜１−１−１−２−１＞ＱＰＳＫ
変調器１５２の詳細について説明する前に、図９を用いてＱＰＳＫについて概略的に説明する。図９は、Ｉ／Ｑ平面とデータとの関係を示す図である。

ＱＰＳＫは、搬送波の位相を変化させることによって情報を送る位相変調方式である。ＱＰＳＫは、“００”、“０１”、“１０”、“１１”の４値（４つのシンボル）を送信できる変調方式である。この４値は“ｂ０、ｂ１”と表記される。“ｂ０”は“Ｉチャネル”に割り当てられ、“ｂ１”は“Ｑチャネル”に割り当てられる。

ＱＰＳＫでは、Ｉチャネルに関するＢＰＳＫ（Binary Phase Shift Keying）変調信号と、Ｑチャネルに関するＢＰＳＫ変調信号と、を生成する。ＢＰＳＫ変調信号は、デジタル信号の２値（０と１）を、搬送波と同じ位相（同位相）の波形の場合を“０”、１８０度の差がある場合を“１”として生成される。Ｉチャネルに関するＢＰＳＫ変調信号は、ｘ軸に割り当てられ、Ｑチャネルに関するＢＰＳＫ変調信号は、ｙ軸に割り当てられる。

そして、この直交しているＩチャネルに関するＢＰＳＫ変調信号及びＱチャネルに関するＢＰＳＫ変調信号が合成されることで、ＱＰＳＫ変調信号が生成される。このようなＱＰＳＫ変調信号をＩ／Ｑ平面にマッピング（対応付け）したものが、図９に示す４つの信号点である。なお、図９において、信号点の傾きが、ＱＰＳＫ変調信号の位相に対応する。また、ｘ軸及びｙ軸の交差点からの信号点の距離がＱＰＳＫ変調信号の振幅に対応する。

＜１−１−１−２−２＞変調器の具体例
ここで、図１０を用いて変調器１５２の具体的な構成について説明する。なお、上述したように、変調器１５２は、ＱＰＳＫの変調方式を採用した場合について説明する。図１０は、チャネルＣＨ１に関する変調器１５２−１と、チャネルＣＨ２に関する変調器１５２−２と、を示すブロック図である。図１０では、複数の変調器１５２のうち、チャネルＣＨ１に関する変調器１５２−１と、チャネルＣＨ２に関する変調器１５２−２と、に着目して説明する。

図１０に示すように、チャネルＣＨ１に関する変調器１５２−１は、直列／並列変換器１５２１と、Ｉチャネル波形形成器１５２２と、Ｑチャネル波形形成器１５２３と、搬送波生成器１５２４と、乗算器１５２５と、乗算器１５２６と、加算器１５２７と、を備えている。

直列／並列変換器１５２１は、受信データ（直列データ）を、直列／並列変換によって２つの並列データに分配する。そして、この２つのデータ列のうちの１つをＩチャネル、他方をＱチャネルとする。具体的には、直列／並列変換器１５２１は、“ｂ０、ｂ１、ｂ０、ｂ１、ｂ０、…”という上述した“ｂ０”成分と“ｂ１”成分とを交互に受信する。そして、直列／並列変換器１５２１は、“ｂ０”成分のデータをＩチャネル、“ｂ１”成分のデータをＱチャネルとして出力する。

Ｉチャネル波形形成器１５２２は、Ｉチャネルと、隣り合うチャネル（ここではＣＨ２）に係るＩチャネル波形形成器１５２２から供給されるチャネル間干渉補正信号と、に基づいてＩチャネルベースバンド信号（図３参照）を生成する。なお、Ｉチャネル波形形成器１５２２は、Ｉチャネルに基づいてチャネル間干渉補正信号を生成する。そして、Ｉチャネル波形形成器１５２２は、隣り合うチャネル（ここではＣＨ２）に係るＩチャネル波形形成器１５２２に、チャネル間干渉補正信号を供給する。

Ｑチャネル波形形成器１５２３は、Ｑチャネルと、隣り合うチャネル（ここではＣＨ２）に係るＱチャネル波形形成器１５２３から供給されるチャネル間干渉補正信号と、に基づいてＱチャネルベースバンド信号（図３参照）を生成する。なお、Ｑチャネル波形形成器１５２３は、Ｑチャネルに基づいてチャネル間干渉補正信号を生成する。そして、Ｑチャネル波形形成器１５２３は、隣り合うチャネル（ここではＣＨ２）に係るＱチャネル波形形成器１５２３に、チャネル間干渉補正信号を供給する。

搬送波生成器１５２４は、変調器１５２に対応づけられているチャネルに関する中心周波数ｆ１を生成する。そして、中心周波数ｆ１を乗算器１５２５と、乗算器１５２６と、に供給する。さらに、搬送波生成器１５２４は、例えば９０度位相させる変調信号を乗算器１５２６に供給する。

乗算器１５２５は、Ｉチャネルベースバンド信号及び中心周波数ｆ１に基づいて、チャネルＣＨ１のＩチャネルに関するＢＰＳＫ変調信号を生成する。

乗算器１５２６は、Ｑチャネルベースバンド信号、変調信号及び中心周波数ｆ１に基づいて、チャネルＣＨ１のＱチャネルに関するＢＰＳＫ変調信号が生成される。

加算器１５２７は、Ｉチャネルに関するＢＰＳＫ変調信号及びＱチャネルに関するＢＰＳＫ変調信号を合成してＱＰＳＫ変調信号を生成する。すなわち、加算器１５２７は、Ｉチャネル（ｂ０に関するデータ列）と、Ｑチャネル（ｂ１に関するデータ列）と、をＩ／Ｑ平面にマッピングする。そして、加算器１５２７は、ＱＰＳＫ変調信号をサブチャネルにのせ、変調信号を生成する。

なお、チャネルＣＨ２に関する変調器１５２−２は、Ｉチャネル波形形成器１５２２、及びＱチャネル波形形成器１５２３以外は、チャネルＣＨ１に関する変調器１５２−１と同様である。

ここで、チャネルＣＨ２に関する変調器１５２−２のＩチャネル波形形成器１５２２、及びＱチャネル波形形成器１５２３について説明する。

変調器１５２−２のＩチャネル波形形成器１５２２は、Ｉチャネルと、隣り合うチャネル（ここではＣＨ１）に係るＩチャネル波形形成器１５２２から供給されるチャネル間干渉補正信号と、に基づいてＩチャネルベースバンド信号を生成する。なお、Ｉチャネル波形形成器１５２２は、Ｉチャネルに基づいてチャネル間干渉補正信号を生成する。そして、Ｉチャネル波形形成器１５２２は、隣り合うチャネル（ここではＣＨ１）に係るＩチャネル波形形成器１５２２に、チャネル間干渉補正信号を供給する。

変調器１５２−２のＱチャネル波形形成器１５２３は、Ｑチャネルと、隣り合うチャネル（ここではＣＨ１）に係るＱチャネル波形形成器１５２３から供給されるチャネル間干渉補正信号と、に基づいてＱチャネルベースバンド信号を生成する。なお、Ｑチャネル波形形成器１５２３は、Ｑチャネルに基づいてチャネル間干渉補正信号を生成する。そして、Ｑチャネル波形形成器１５２３は、隣り合うチャネル（ここではＣＨ１）に係るＱチャネル波形形成器１５２３に、チャネル間干渉補正信号を供給する。

また、他のチャネルに関する変調器１５２は、上述した変調器１５２と同様の構成である。

＜１−１−１−２−３＞Ｉチャネル波形形成器
ここで、図１１を用いて、Ｉチャネル波形形成器について説明する。図１１は、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、を示すブロック図である。図１１では、複数のＩチャネル波形形成器のうち、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、に着目して説明する。

図１１に示すように、チャネルＣＨ１に関するＩチャネル波形形成器１５２２は、Ｉチャネルフィルタ１５２２１を備えている。

Ｉチャネルフィルタ１５２２１は、ハニング（Hanning）窓関数を、受信したＩチャネル（ＣＨ１）に関するデジタル信号（図２参照）に乗じることで、Ｉチャネル（ＣＨ１）に対して時間領域における波形整形による帯域制限を行い、且つＩチャネルベースバンド信号の元となる仮Ｉチャネルベースバンド信号（ＣＨ１）を生成する。

Ｉチャネルフィルタ１５２２１は、仮Ｉチャネルベースバンド信号を逆干渉させるような任意の補正係数（例えば−０．５）を生成する。

Ｉチャネルフィルタ１５２２１は、仮Ｉチャネルベースバンド信号（ＣＨ１）及び補正係数に基づいて、チャネル間干渉補正信号を生成し、隣り合うチャネル（ここではチャネルＣＨ２）に関するＩチャネルフィルタ１５２２１に供給する。

Ｉチャネルフィルタ１５２２１は、仮Ｉチャネルベースバンド信号（ＣＨ１）及び隣り合うチャネル（ここではチャネルＣＨ２）に関するＩチャネルフィルタ１５２２１から供給されるチャネル間干渉補正信号に基づいて、Ｉチャネルベースバンド信号（ＣＨ１）を生成する。Ｉチャネルフィルタ１５２２１は、チャネル間干渉補正信号を受信することにより、仮Ｉチャネルベースバンド信号（ＣＨ１）に対して、隣り合うチャネルの仮Ｉチャネルベースバンド信号（ＣＨ２）の成分を用いて逆干渉を起こすことができる。これにより、仮Ｉチャネルベースバンド信号（ＣＨ１）から、隣り合うチャネル（ＣＨ２）からの混入信号を差し引く事ができる。

このようにして、チャネルＣＨ１に関するＩチャネル波形形成器１５２２は、周波領域上で隣り合うチャネルＣＨ２からの干渉を予備補償したＩチャネルベースバンド信号（ＣＨ１）を生成することができる。

なお、チャネルＣＨ２に関するＩチャネル波形形成器１５２２は、基本的にチャネルＣＨ１に関するＩチャネル波形形成器１５２２と同様である。

ここで、チャネルＣＨ２に関するＩチャネルフィルタ１５２２１について簡単に説明する。

Ｉチャネルフィルタ１５２２１は、仮Ｉチャネルベースバンド信号（ＣＨ２）及び補正係数に基づいて、チャネル間干渉補正信号を生成し、隣り合うチャネル（ここではチャネルＣＨ１）に関するＩチャネルフィルタ１５２２１に供給する。

Ｉチャネルフィルタ１５２２１は、仮Ｉチャネルベースバンド信号（ＣＨ２）及び隣り合うチャネル（ここではチャネルＣＨ１）に関するＩチャネルフィルタ１５２２１から供給されるチャネル間干渉補正信号に基づいて、Ｉチャネルベースバンド信号（ＣＨ２）を生成する。

例えば、チャネルＣＨ２に関するＩチャネル波形形成器１５２２は、チャネルＣＨ２に関するＩチャネルの信号成分（仮Ｉチャネルベースバンド信号（ＣＨ２））を差し引くためのチャネル間干渉補正信号を生成し、チャネルＣＨ１に関するＩチャネル波形形成器１５２２に供給する。

これにより、チャネルＣＨ１に関するＩチャネル波形形成器１５２２は、チャネルＣＨ１に隣り合うチャネルＣＨ２に関するＩチャネルの信号成分を差し引いたＩチャネルベースバンド信号（ＣＨ１）を生成することができる。

また、チャネルＣＨ１に関するＩチャネル波形形成器１５２２は、チャネルＣＨ１に関するＩチャネルの信号成分（仮Ｉチャネルベースバンド信号（ＣＨ１））を差し引くためのチャネル間干渉補正信号を生成し、チャネルＣＨ２に関するＩチャネル波形形成器１５２２に供給する。

これにより、チャネルＣＨ２に関するＩチャネル波形形成器１５２２は、チャネルＣＨ２に隣り合うチャネルＣＨ１に関するＩチャネルの信号成分を差し引いたＩチャネルベースバンド信号（ＣＨ２）を生成することができる。

また、他のチャネルに関するＩチャネル波形形成器１５２２は、上述したＩチャネル波形形成器１５２２と同様の構成である。

＜１−１−１−２−４＞Ｑチャネル波形形成器
ここで、図１２を用いて、Ｑチャネル波形形成器について説明する。図１２は、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、を示すブロック図である。図１２では、複数のＱチャネル波形形成器のうち、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、に着目して説明する。

図１２に示すように、チャネルＣＨ１に関するＱチャネル波形形成器１５２３は、Ｑチャネルフィルタ１５２３１を備えている。

Ｑチャネルフィルタ１５２３１は、ハニング（Hanning）窓関数を、受信したＱチャネル（ＣＨ１）に関するデジタル信号（図２参照）に乗じることで、Ｑチャネル（ＣＨ１）に対して時間領域における波形整形による帯域制限を行い、且つＱチャネルベースバンド信号の元となる仮Ｑチャネルベースバンド信号（ＣＨ１）を生成する。

Ｑチャネルフィルタ１５２３１は、仮Ｑチャネルベースバンド信号を逆干渉させるような任意の補正係数（例えば−０．５）を生成する。

Ｑチャネルフィルタ１５２３１は、仮Ｑチャネルベースバンド信号（ＣＨ１）及び補正係数に基づいて、チャネル間干渉補正信号を生成し、隣り合うチャネル（ここではチャネルＣＨ２）に関するＱチャネルフィルタ１５２３１に供給する。

Ｑチャネルフィルタ１５２３１は、仮Ｑチャネルベースバンド信号（ＣＨ１）及び隣り合うチャネル（ここではチャネルＣＨ２）に関するＱチャネルフィルタ１５２３１から供給されるチャネル間干渉補正信号に基づいて、Ｑチャネルベースバンド信号（ＣＨ１）を生成する。

なお、チャネルＣＨ２に関するＱチャネル波形形成器１５２３は、基本的にチャネルＣＨ１に関するＱチャネル波形形成器１５２３と同様である。

ここで、チャネルＣＨ２に関するＱチャネルフィルタ１５２３１について簡単に説明する。

Ｑチャネルフィルタ１５２３１は、仮Ｑチャネルベースバンド信号（ＣＨ２）及び補正係数に基づいて、チャネル間干渉補正信号を生成し、隣り合うチャネル（ここではチャネルＣＨ１）に関するＱチャネルフィルタ１５２３１に供給する。

Ｑチャネルフィルタ１５２３１は、仮Ｑチャネルベースバンド信号（ＣＨ２）及び隣り合うチャネル（ここではチャネルＣＨ１）に関するＱチャネルフィルタ１５２３１から供給されるチャネル間干渉補正信号に基づいて、Ｑチャネルベースバンド信号（ＣＨ２）を生成する。

例えば、チャネルＣＨ２に関するＱチャネル波形形成器１５２３は、チャネルＣＨ２に関するＱチャネルの信号成分（仮Ｑチャネルベースバンド信号（ＣＨ２））を差し引くためのチャネル間干渉補正信号を生成し、チャネルＣＨ１に関するＱチャネル波形形成器１５２３に供給する。

これにより、チャネルＣＨ１に関するＱチャネル波形形成器１５２３は、チャネルＣＨ１に隣り合うチャネルＣＨ２に関するＱチャネルの信号成分を差し引いたＱチャネルベースバンド信号（ＣＨ１）を生成することができる。

また、チャネルＣＨ１に関するＱチャネル波形形成器１５２３は、チャネルＣＨ１に関するＱチャネルの信号成分（仮Ｑチャネルベースバンド信号（ＣＨ１））を差し引くためのチャネル間干渉補正信号を生成し、チャネルＣＨ２に関するＱチャネル波形形成器１５２３に供給する。

これにより、チャネルＣＨ２に関するＱチャネル波形形成器１５２３は、チャネルＣＨ２に隣り合うチャネルＣＨ１に関するＱチャネルの信号成分を差し引いたＱチャネルベースバンド信号（ＣＨ２）を生成することができる。

また、他のチャネルに関するＱチャネル波形形成器１５２３は、上述したＱチャネル波形形成器１５２３と同様の構成である。

以上のような変調器１５２を採用することで、隣り合うチャネルの干渉を差し引いた変調信号を生成することができる。これにより、図５で説明したように、サブチャネルＳＣが多重化されても、隣り合うチャネルの干渉を受けずに済む。

＜１−１−２＞ＮＡＮＤパッケージの構成
次に、図１３を用いて、ＮＡＮＤパッケージ２０について説明する。図１３は、ＮＡＮＤパッケージ２０を示すブロック図である。

ＮＡＮＤパッケージ２０は、ホスト２から与えられたデータや、メモリシステム１を管理するためのデータを保持する。

図１３に示すように、ＮＡＮＤパッケージ２０は、複数のメモリセット２００（図１３では、２００−１〜２００−ｓを示している）を備えている。複数のメモリセット２００は、それぞれ直列に接続される。

メモリセット２００は、ブリッジ（受信器）２１０と、複数のチップ（例えばＮＡＮＤ型フラッシュメモリであるＮＡＮＤチップ）２２０を備えている。

ブリッジ２１０は、増幅器２１１と、増幅器２１２と、ミキサ２１３と、復調器２１４と、を備えている。

増幅器２１１は、コントローラ１０、または直前のメモリセット２００から供給された受信信号（時間信号）を増幅し、増幅器２１２及びミキサ２１３に増幅信号（時間信号）を供給する。

増幅器２１２は、増幅器２１１から供給された時間信号を増幅し、後続のメモリセット２００の増幅器２１１に増幅信号（時間信号）を供給する。

ミキサ２１３は、増幅器２１１から供給された時間信号から必要な成分を抽出し、復調器２１４に供給する。

復調器２１４は、ミキサ２１３から供給された時間信号に基づいて、復調を行う。そして、復調器２１４は、復調を行って得られたデータを、ＮＡＮＤチップ２２０に供給する。

ＮＡＮＤチップ２２０の各々は、例えば互いに独立して動作可能である。もちろん、ＮＡＮＤチップ２２０の数は任意である。

複数のメモリセット２００は、それぞれチャネルが割り当てられる。例えば、２００−１〜２００−ｓは、それぞれ順にチャネルＣＨ１〜ＣＨｓが割り当てられる。

例えば、メモリセット２００−１のブリッジ２１０は、チャネルＣＨｔに関するサブチャネルＳＣ（ＣＨｔ）を復調し、メモリセット２００−ｔのＮＡＮＤチップ２２０に復調したデータＤ（ＣＨｔ）を供給する。

＜１−２＞効果
上述した実施形態によれば、コントローラ（送信器）は、デジタル信号に基づいて周波数帯域を制限したベースバンド信号を生成し、隣り合うチャネルのベースバンド信号同士を逆干渉させて、周波数波形を生成している。

ここで、上述した実施形態に係る効果を説明するために、比較例について説明する。

＜１−２−１＞比較例１
図１４を用いて比較例１について説明する。図１４は、比較例１に係るＮＡＮＤパッケージ２０を示すブロック図である。

図１４に示すように、比較例１のＮＡＮＤパッケージ２０では、複数のメモリセット２００が直列接続されている。比較例１のメモリセット２００は、第１実施形態のメモリセット２００と異なり、ブリッジを備えていない。そのため、比較例１では、コントローラ１０と、ＮＡＮＤパッケージ２０とを接続するバスには、第１実施形態の場合よりも多くのＮＡＮＤチップが接続されていることとなる。具体的には、各メモリセット２００がｙ（ｙは１以上の整数）個のＮＡＮＤチップ２２０を備える場合、バスにはｙ×ｓ個のＮＡＮＤチップ２２０が接続されることとなる。ＮＡＮＤチップ２２０は、負荷容量となることがある。そのため、バスに接続されるＮＡＮＤチップ２２０が増えるほど、負荷容量が増加してしまう。負荷容量が増加すると、コントローラ１０と、ＮＡＮＤパッケージ２０との間における伝送帯域が狭まる。その結果、コントローラ１０と、ＮＡＮＤパッケージ２０との間の通信速度が律速されてしまう可能性がある。

他方で、第１実施形態では、各メモリセット２００はブリッジ２１０を備えている。そのため、コントローラ１０と、ＮＡＮＤパッケージ２０とを接続するバスに接続されるＮＡＮＤチップ２２０は、メモリセット２００−１のＮＡＮＤチップ２２０とみなすことができる。具体的には、メモリセット２００−１がｙ個のＮＡＮＤチップ２２０を備える場合、バスにはｙ個のＮＡＮＤチップ２２０が接続されることとなる。同様に、メモリセット２００−ｔと、メモリセット２００−ｔ＋１との間のバスに接続されるＮＡＮＤチップ２２０は、メモリセット２００−ｔ＋１のＮＡＮＤチップ２２０とみなすことができる。具体的には、メモリセット２００−ｔ＋１がｙ個のＮＡＮＤチップ２２０を備える場合、バスにはｙ個のＮＡＮＤチップ２２０が接続されることとなる。このように、第１実施形態では、比較例１と比較し、バスの負荷容量を低減することができる。このため、コントローラ１０と、ＮＡＮＤパッケージ２０との間における伝送帯域を、比較例１よりも拡張することが可能となる。

＜１−２−２＞比較例２
次に、図１５、及び図１６を用いて比較例２について説明する。図１５は、３つの通信方式の周波数波形を比較した図である。図１５の３つのグラフにおいて、それぞれの縦軸は信号振幅（電圧）を示し、横軸は時間を示している。図１６は、比較例２に係るＮＡＮＤパッケージ２０を示すブロック図である。

比較例２では、コントローラ１０と、ＮＡＮＤパッケージ２０との間における通信方式として、ＴＤＭＡ（Time Division Multiple Access）を採用する場合について説明する。

図１５に示すように、ＴＤＭＡは、１つの周波数を使用し、送信データを送る時間を変えることによって通信を行う方式である。ＴＤＭＡでは、１つの周波数の通信に要する通信速度は例えば５１．２Ｇｂｐｓである。

図１６に示すように、コントローラ１０と、ＮＡＮＤパッケージ２０との間における通信方式として、ＴＤＭＡを採用する場合、例えば、メモリセット２００−ｔがＴ１時間使用した後、メモリセット２００−ｔ＋１がＴ２時間使用するように、時間をチャネル毎に割り当てて通信を行う。この方式では、それぞれのメモリセット２００が異なる時間帯で通信を行う事によって、信号の衝突を回避する。また、この方式では、全てのブリッジ２１０が高速（５１．２Ｇｂｐｓ）で動作する必要がある。全てのブリッジ２１０を高速に動作させると、消費電力が増加してしまう可能性がある。また、メモリシステムの急速な高速大容量化を考慮した場合、伝送線路損失特性の影響を補償するための電力消費が非常に大きくなる懸念がある。

他方で、第１実施形態で採用している方式では、１つのサブチャネルＳＣの通信に要する通信速度は例えば６．４Ｇｂｐｓである。そのため、図１７に示すように、第１実施形態に係るブリッジ２１０は、６．４Ｇｂｐｓで動作すれば良い。つまり、第１実施形態に係るブリッジ２１０は、比較例２に係るブリッジ２１０よりも低速に動作すれば良く、その分消費電力も抑制される。

＜１−２−３＞比較例３
図１５を用いて、比較例３について説明する。比較例３では、コントローラ１０と、ＮＡＮＤパッケージ２０との間における通信方式として、ＦＤＭＡ（Frequency Division Multiple Access）を採用する場合について説明する。

図１５に示すように、ＦＤＭＡは、周波数を変えることによって、通信を行う方式である。この方式では、隣り合うサブチャネルの変調信号同士が互いに干渉しないように、ガードバンドと呼ばれる信号成分のない領域を確保する必要がある。しかし、ガードバンドを設ける事で、周波数帯域が広がってしまう。周波数帯域が広がるほど消費電力が増加する可能性がある。

他方で、第１実施形態で採用している方式では、サブチャネルを多重化させているため、周波数帯域が広がることを抑制している。そのため、第１実施形態では、比較例３よりも狭い周波数帯域で通信を行うことができる。その結果、第１実施形態では、消費電力の増加を抑制することができる。

＜１−２−４＞比較例４
図２、図１５、図１８〜図２０を用いて、比較例４について説明する。図１８は、比較例４に係るコントローラとＮＡＮＤパッケージとの間で通信される信号に適用される周波数波形を示す図である。図１８において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。図１９は、コントローラにおける信号と、伝送路の特性と、メモリセットにおける信号と、の関係を示した図である。図２０は、第１実施形態に係るメモリセットに供給される周波数波形と、Ｉ／Ｑ平面との関係を示す図である。図２０において、縦軸は信号電力密度（対数表示）を示し、横軸は周波数を示している。

比較例４では、コントローラ１０と、ＮＡＮＤパッケージ２０との間における通信方式として、ＯＦＤＭＡ（Orthogonal Frequency Division Multiple Access）を採用する場合について説明する。

図１５に示すように、ＯＦＤＭＡは、異なるサブチャネルを直交させて多重化し、各サブチャネルを複数のチャネルに割り当てて通信を行う方式である。

ＯＦＤＭＡでは、送信信号の周波数帯域は制限されていない（図２参照）。具体的には、ＯＦＤＭＡにおける送信信号は、“矩形波”である。

“矩形波”である送信信号に対し、フーリエ変換を行う事により、図１８に示すような周波数波形が生成される。図１８に示すように、サブチャネルのメインローブの周波数幅が２Ｄとなり、サイドローブ成分（高周波成分）が多く存在することとなる。ＯＦＤＭＡに係るサイドローブ成分は、本実施形態の通信方式に係るサイドローブ成分（図４参照）よりも信号電力密度が大きく、サイドローブ成分の数も多い。

続いて、図１９を用いて、ＯＦＤＭＡの信号の劣化とＩ／Ｑ平面との関係について説明する。

図１９に示すように、コントローラ１０が、ＯＦＤＭＡの信号を生成する。この際は、データがＩ／Ｑ平面に適切にマッピングされている。そして、コントローラ１０は、ＯＦＤＭＡの信号をバスを介してメモリセット２００に供給する。図１９に示すように、バスは非平坦な周波数特性を有している。そのため、バスを介して伝送される信号は、バスの周波数特性の影響を受ける。そのため、図１９に示すように、メモリセット２００に供給される信号は致命的に劣化することがある。これは、サイドローブ成分が劣化してしまうことに起因している可能性がある。

他方で、第１実施形態では、サブキャリＳＣのサイドローブ成分は無視出来るほど小さい。そのため、第１実施形態では、サイドローブ成分の劣化による信号の劣化が抑制される。そのため、図２０に示すように、信号がバスの非平坦な周波数特性の影響を受け、品質が劣化しても適切にデータを復調することが可能となる。

＜１−２−５＞まとめ
上述した実施形態によれば、コントローラ及びＮＡＮＤパッケージ間の伝送速度の低下を抑制できる。また、上述した実施形態によれば、コントローラのＮＡＮＤパッケージに関する出力ピン数の増加を抑制できる。また、上述した実施形態によれば、消費電力の増加を抑制することができる。また、上述した実施形態によれば、伝送帯域を広帯域化できる。その結果、接続可能なＮＡＮＤチップ数を増加させることが可能となる。更に上述した実施形態によれば、受信器にて適切に信号を受信できる。

なお、第１実施形態では、１つのメモリセット２００に１つのサブチャネルサブチャネルを割り当てることを前提に説明したが、これに限らない。例えば、１つのメモリセット２００に複数のサブチャネルを割り当てても良い。

＜１−３＞変形例
次に、図１３を用いて、第１実施形態の変形例に係るＮＡＮＤパッケージ２０について説明する。

第１実施形態の変形例に係るＮＡＮＤパッケージ２０のブリッジ２１０は、自身に割り当てられたチャネル（サブチャネル）に係る信号のみを選択的に受信し、受信するチャネル以外の信号を後段のブリッジ２１０に中継する。このように選択的に自身に割り当てられたチャネルに係る信号を受信することで、消費電力を抑制することができる。

＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、変調における波形整形を行う回路の具体例について説明する。尚、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜２−１＞構成
＜２−１−１＞概要
第２実施形態では、Ｉチャネル波形形成器１５２２及びＱチャネル波形形成器１５２３の具体的な構成について説明する。第２実施形態に係るＩチャネル波形形成器１５２２及びＱチャネル波形形成器１５２３は、隣り合うチャネルのデータが同じである場合、ベースバンド信号の振幅を大きくし、隣り合うチャネルのデータが異なる場合、ベースバンド信号の振幅を小さくする。

＜２−１−２＞Ｉチャネル波形形成器
＜２−１−２−１＞Ｉチャネル波形形成器の概要
図２１を用いて、第２実施形態に係るＩチャネル波形形成器１５２２について説明する。図２１は、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、を示すブロック図である。図２１では、複数のＩチャネル波形形成器のうち、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、に着目して説明する。

図２１に示すように、チャネルＣＨ１に関するＩチャネル波形形成器１５２２には、矩形波であるＩチャネル（ＣＨ１）がＩチャネル波形形成器１５２２に入力される。Ｉチャネル波形形成器１５２２は、隣り合うチャネル（ＣＨ２）に係るＩチャネル（ＣＨ２）とデータを比較する。そして、Ｉチャネル（ＣＨ１）とＩチャネル（ＣＨ２）とのデータが同じである場合、Ｉチャネルベースバンド信号（ＣＨ１）の振幅を大きくし、隣り合うチャネルのデータが異なる場合、Ｉチャネルベースバンド信号（ＣＨ１）の振幅を小さくする。このＩチャネルベースバンド信号（ＣＨ１）の波形は、図３で説明した波形である。

同様に、チャネルＣＨ２に関するＩチャネル波形形成器１５２２には、矩形波であるＩチャネル（ＣＨ２）がＩチャネル波形形成器１５２２に入力される。Ｉチャネル波形形成器１５２２は、隣り合うチャネル（ＣＨ１）に係るＩチャネル（ＣＨ１）とデータを比較する。そして、Ｉチャネル（ＣＨ１）とＩチャネル（ＣＨ２）とのデータが同じである場合、Ｉチャネルベースバンド信号（ＣＨ２）の振幅を大きくし、隣り合うチャネルのデータが異なる場合、Ｉチャネルベースバンド信号（ＣＨ２）の振幅を小さくする。このＩチャネルベースバンド信号（ＣＨ２）の波形は、図３で説明した波形である。

＜２−１−２−２＞Ｉチャネル波形形成器の具体例
図２２を用いて、第２実施形態に係るＩチャネル波形形成器１５２２の具体例について説明する。図２２は、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、を示すブロック図である。図２２では、複数のＩチャネル波形形成器のうち、チャネルＣＨ１に関するＩチャネル波形形成器と、チャネルＣＨ２に関するＩチャネル波形形成器と、に着目して説明する。

図２２に示すように、チャネルＣＨ１に関するＩチャネル波形形成器１５２２は、Ｉチャネル制御部１５２２５と、波形生成器１５２２６と、加算器１５２２７と、を備えている。

チャネルＣＨ１に関するＩチャネル制御部１５２２５は、Ｉチャネル（ＣＨ１）及びＩチャネル（ＣＨ２）が入力される。チャネルＣＨ１に関するＩチャネル制御部１５２２５は、Ｉチャネル（ＣＨ１）及びＩチャネル（ＣＨ２）に基づいて、チャネルＣＨ１に関する制御信号を生成する。制御信号としては、Ｉチャネル（ＣＨ１）に基づくＩチャネルベースバンド信号を生成するための信号ＩＣＣ及びＩＣＣＢ（ＩＣＣの反転信号）と、Ｉチャネル（ＣＨ１）及びＩチャネル（ＣＨ２）が同じか否かを示す信号ＩＡＣと、がある。

チャネルＣＨ１に関する波形生成器１５２２６は、チャネルＣＨ１に関する制御信号に基づいて、チャネルＣＨ１に関する信号ＩＯＵＴＰ及びＩＯＵＴＮを生成する。

チャネルＣＨ１に関する加算器１５２２７は、チャネルＣＨ１に関する信号ＩＯＵＴＰ及びＩＯＵＴＮに基づいて、チャネルＣＨ１に関するＩチャネルベースバンド信号を生成する。一例として、チャネルＣＨ１に関する加算器１５２２７は、チャネルＣＨ１に関する信号ＩＯＵＴＰからＩＯＵＴＮを減算することでチャネルＣＨ１に関するＩチャネルベースバンド信号を生成する。

同様に、チャネルＣＨ２に関するＩチャネル波形形成器１５２２は、Ｉチャネル制御部１５２２５と、波形生成器１５２２６と、加算器１５２２７と、を備えている。

チャネルＣＨ２に関するＩチャネル制御部１５２２５は、Ｉチャネル（ＣＨ１）及びＩチャネル（ＣＨ２）が入力される。チャネルＣＨ２に関するＩチャネル制御部１５２２５は、Ｉチャネル（ＣＨ１）及びＩチャネル（ＣＨ２）に基づいて、チャネルＣＨ２に関する制御信号を生成する。制御信号としては、Ｉチャネル（ＣＨ２）に基づくＩチャネルベースバンド信号を生成するための信号ＩＣＣ及びＩＣＣＢ（ＩＣＣの反転信号）と、Ｉチャネル（ＣＨ１）及びＩチャネル（ＣＨ２）が同じか否かを示す信号ＩＡＣと、がある。

チャネルＣＨ２に関する波形生成器１５２２６は、チャネルＣＨ２に関する制御信号に基づいて、チャネルＣＨ２に関する信号ＩＯＵＴＰ及びＩＯＵＴＮを生成する。

チャネルＣＨ２に関する加算器１５２２７は、チャネルＣＨ２に関する信号ＩＯＵＴＰ及びＩＯＵＴＮに基づいて、チャネルＣＨ２に関するＩチャネルベースバンド信号を生成する。一例として、チャネルＣＨ２に関する加算器１５２２７は、チャネルＣＨ２に関する信号ＩＯＵＴＰからＩＯＵＴＮを減算することでチャネルＣＨ２に関するＩチャネルベースバンド信号を生成する。

＜２−１−２−３＞波形生成器
図２３を用いて、第２実施形態に係るＩチャネル波形形成器の波形生成器について説明する。図２３は、Ｉチャネル波形形成器の波形生成器を示す回路図である。

図２３に示すように、波形生成器１５２２６は、デジタルアナログコンバータ（ＤＡＣ）２６１と、デジタルアナログコンバータ２６２と、振幅制御部２６３と、を備えている。

デジタルアナログコンバータ２６１は、複数のドライバ２６１０（図２３ではドライバ２６１０−０〜２６１０−ｖを示し、ｖは整数）を備えている。ドライバ２６１０−０〜２６１０−ｖには、それぞれ信号ＩＣＣ［０］〜ＩＣＣ［ｖ］が入力される。

ドライバ２６１０は、ＰＭＯＳトランジスタＴ１と、抵抗Ｒ１、及びＲ２と、ＮＭＯＳトランジスタＴ２と、を備えている。ＰＭＯＳトランジスタＴ１の第１端（ソース）は電源電圧が供給され、第２端（ドレイン）は、抵抗Ｒ１の第１端に接続され、ゲート電極には信号ＩＣＣが供給される。抵抗Ｒ１の第２端はノードＮ１に接続される。ＮＭＯＳトランジスタＴ２の第１端（ドレイン）は抵抗Ｒ２の第１端に接続され、第２端（ソース）は、接地電圧が供給され、ゲート電極には信号ＩＣＣが供給される。抵抗Ｒ２の第２端はノードＮ１に接続される。ドライバ２６１０−０〜２６１０−ｖは、信号ＩＣＣとして、それぞれが信号ＩＣＣ［０］〜ＩＣＣ［ｖ］を受信する。

なお、ドライバ２６１０は、信号ＩＣＣが入力されるＰＭＯＳトランジスタＴ１と、ＮＭＯＳトランジスタＴ２と、を備えている。そのため、ＰＭＯＳトランジスタＴ１、またはＮＭＯＳトランジスタＴ２のいずれか一方はオン状態となっている。

デジタルアナログコンバータ２６２は、複数のドライバ２６２０（図２３ではドライバ２６２０−０〜２６２０−ｖを示している）を備えている。ドライバ２６２０−０〜２６２０−ｖには、それぞれ信号ＩＣＣＢ［０］〜ＩＣＣＢ［ｖ］が入力される。

ドライバ２６２０は、ＰＭＯＳトランジスタＴ３と、抵抗Ｒ３、及びＲ４と、ＮＭＯＳトランジスタＴ４と、を備えている。ＰＭＯＳトランジスタＴ３の第１端（ソース）は電源電圧が供給され、第２端（ドレイン）は、抵抗Ｒ３の第１端に接続され、ゲート電極には信号ＩＣＣＢが供給される。抵抗Ｒ３の第２端はノードＮ２に接続される。ＮＭＯＳトランジスタＴ４の第１端（ドレイン）は抵抗Ｒ４の第１端に接続され、第２端（ソース）は、接地電圧が供給され、ゲート電極には信号ＩＣＣＢが供給される。抵抗Ｒ４の第２端はノードＮ２に接続される。ドライバ２６２０−０〜２６２０−ｖは、信号ＩＣＣＢとして、それぞれが信号ＩＣＣＢ［０］〜ＩＣＣＢ［ｖ］を受信する。

なお、ドライバ２６２０は、信号ＩＣＣＢが入力されるＰＭＯＳトランジスタＴ３と、ＮＭＯＳトランジスタＴ４と、を備えている。そのため、ＰＭＯＳトランジスタＴ３、またはＮＭＯＳトランジスタＴ４のいずれか一方はオン状態となっている。

振幅制御部２６３は、可変抵抗ＶＲ１、ＶＲ２、及びＶＲ３と、スイッチＳＷ１とを備えている。可変抵抗ＶＲ１は、第１端がノードＮ１に接続され第２端がノードＮ２に接続される。可変抵抗ＶＲ２は、第１端がノードＮ１に接続され、第２端がスイッチＳＷ１の第１端に接続される。可変抵抗ＶＲ３は、第１端がスイッチＳＷ１の第２端に接続され、第２端がノードＮ２に接続される。スイッチＳＷ１は信号ＩＡＣに基づいて、可変抵抗ＶＲ２及びＶＲ３の接続を制御する。例えば、隣り合うチャネルとデータが同じであると判定する場合、信号ＩＡＣによって、スイッチＳＷ１はオフ状態となる。隣り合うチャネルとデータが異なると判定する場合、信号ＩＡＣによって、スイッチＳＷ１はオン状態となる。

ノードＮ１の出力は信号ＩＯＵＴＰとなる。同様にノードＮ２の出力は信号ＩＯＵＴＮとなる。

＜２−１−３＞Ｑチャネル波形形成器
＜２−１−３−１＞Ｑチャネル波形形成器の概要
図２４を用いて、第２実施形態に係るＱチャネル波形形成器１５２３について説明する。図２４は、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、を示すブロック図である。図２４では、複数のＱチャネル波形形成器のうち、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、に着目して説明する。

図２４に示すように、チャネルＣＨ１に関するＱチャネル波形形成器１５２３には、矩形波であるＱチャネル（ＣＨ１）がＱチャネル波形形成器１５２３に入力される。Ｑチャネル波形形成器１５２３は、隣り合うチャネル（ＣＨ２）に係るＱチャネル（ＣＨ２）とデータを比較する。そして、Ｑチャネル（ＣＨ１）とＱチャネル（ＣＨ２）とのデータが同じである場合、Ｑチャネルベースバンド信号（ＣＨ１）の振幅を大きくし、隣り合うチャネルのデータが異なる場合、Ｑチャネルベースバンド信号（ＣＨ１）の振幅を小さくする。このＱチャネルベースバンド信号（ＣＨ１）の波形は、図３で説明した波形である。

同様に、チャネルＣＨ２に関するＱチャネル波形形成器１５２３には、矩形波であるＱチャネル（ＣＨ２）がＱチャネル波形形成器１５２３に入力される。Ｑチャネル波形形成器１５２３は、隣り合うチャネル（ＣＨ１）に係るＱチャネル（ＣＨ１）とデータを比較する。そして、Ｑチャネル（ＣＨ１）とＱチャネル（ＣＨ２）とのデータが同じである場合、Ｑチャネルベースバンド信号（ＣＨ２）の振幅を大きくし、隣り合うチャネルのデータが異なる場合、Ｑチャネルベースバンド信号（ＣＨ２）の振幅を小さくする。このＱチャネルベースバンド信号（ＣＨ２）の波形は、図３で説明した波形である。

＜２−１−３−２＞Ｑチャネル波形形成器の具体例
図２５を用いて、第２実施形態に係るＱチャネル波形形成器１５２３の具体例について説明する。図２５は、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、を示すブロック図である。図２５では、複数のＱチャネル波形形成器のうち、チャネルＣＨ１に関するＱチャネル波形形成器と、チャネルＣＨ２に関するＱチャネル波形形成器と、に着目して説明する。

図２５に示すように、チャネルＣＨ１に関するＱチャネル波形形成器１５２３は、Ｑチャネル制御部１５２３５と、波形生成器１５２３６と、加算器１５２３７と、を備えている。

チャネルＣＨ１に関するＱチャネル制御部１５２３５は、Ｑチャネル（ＣＨ１）及びＱチャネル（ＣＨ２）が入力される。チャネルＣＨ１に関するＱチャネル制御部１５２３５は、Ｑチャネル（ＣＨ１）及びＱチャネル（ＣＨ２）に基づいて、チャネルＣＨ１に関する制御信号を生成する。制御信号としては、Ｑチャネル（ＣＨ１）に基づくＱチャネルベースバンド信号を生成するための信号ＱＣＣ及びＱＣＣＢ（ＱＣＣの反転信号）と、Ｑチャネル（ＣＨ１）及びＱチャネル（ＣＨ２）が同じか否かを示す信号ＱＡＣと、がある。

チャネルＣＨ１に関する波形生成器１５２３６は、チャネルＣＨ１に関する制御信号に基づいて、チャネルＣＨ１に関する信号ＱＯＵＴＰ及びＱＯＵＴＮを生成する。

チャネルＣＨ１に関する加算器１５２３７は、チャネルＣＨ１に関する信号ＱＯＵＴＰ及びＱＯＵＴＮに基づいて、チャネルＣＨ１に関するＱチャネルベースバンド信号を生成する。一例として、チャネルＣＨ１に関する加算器１５２３７は、チャネルＣＨ１に関する信号ＱＯＵＴＰからＱＯＵＴＮを減算することでチャネルＣＨ１に関するＱチャネルベースバンド信号を生成する。

同様に、チャネルＣＨ２に関するＱチャネル波形形成器１５２３は、Ｑチャネル制御部１５２３５と、波形生成器１５２３６と、加算器１５２３７と、を備えている。

チャネルＣＨ２に関するＱチャネル制御部１５２３５は、Ｑチャネル（ＣＨ１）及びＱチャネル（ＣＨ２）が入力される。チャネルＣＨ２に関するＱチャネル制御部１５２３５は、Ｑチャネル（ＣＨ１）及びＱチャネル（ＣＨ２）に基づいて、チャネルＣＨ２に関する制御信号を生成する。制御信号としては、Ｑチャネル（ＣＨ２）に基づくＱチャネルベースバンド信号を生成するための信号ＱＣＣ及びＱＣＣＢ（ＱＣＣの反転信号）と、Ｑチャネル（ＣＨ１）及びＱチャネル（ＣＨ２）が同じか否かを示す信号ＱＡＣと、がある。

チャネルＣＨ２に関する波形生成器１５２３６は、チャネルＣＨ２に関する制御信号に基づいて、チャネルＣＨ２に関する信号ＱＯＵＴＰ及びＱＯＵＴＮを生成する。

チャネルＣＨ２に関する加算器１５２３７は、チャネルＣＨ２に関する信号ＱＯＵＴＰ及びＱＯＵＴＮに基づいて、チャネルＣＨ２に関するＱチャネルベースバンド信号を生成する。一例として、チャネルＣＨ２に関する加算器１５２３７は、チャネルＣＨ２に関する信号ＱＯＵＴＰからＱＯＵＴＮを減算することでチャネルＣＨ２に関するＱチャネルベースバンド信号を生成する。

＜２−１−３−３＞波形生成器
図２６を用いて、第２実施形態に係るＱチャネル波形形成器の波形生成器について説明する。図２６は、Ｑチャネル波形形成器の波形生成器を示す回路図である。

図２６に示すように、波形生成器１５２３６は、デジタルアナログコンバータ（ＤＡＣ）３６１と、デジタルアナログコンバータ３６２と、振幅制御部３６３と、を備えている。

デジタルアナログコンバータ３６１は、複数のドライバ３６１０（図２６ではドライバ３６１０−０〜３６１０−ｖを示している）を備えている。ドライバ３６１０−０〜３６１０−ｖには、それぞれ信号ＱＣＣ［０］〜ＱＣＣ［ｖ］が入力される。

ドライバ３６１０は、ＰＭＯＳトランジスタＴ５と、抵抗Ｒ５、及びＲ６と、ＮＭＯＳトランジスタＴ６と、を備えている。ＰＭＯＳトランジスタＴ５の第１端（ソース）は電源電圧が供給され、第２端（ドレイン）は、抵抗Ｒ５の第１端に接続され、ゲート電極には信号ＱＣＣが供給される。抵抗Ｒ５の第２端はノードＮ３に接続される。ＮＭＯＳトランジスタＴ６の第１端（ドレイン）は抵抗Ｒ６の第１端に接続され、第２端（ソース）は、接地電圧が供給され、ゲート電極には信号ＱＣＣが供給される。抵抗Ｒ６の第２端はノードＮ３に接続される。ドライバ３６１０−０〜３６１０−ｖは、信号ＱＣＣとして、それぞれが信号ＱＣＣ［０］〜ＱＣＣ［ｖ］を受信する。

なお、ドライバ３６１０は、信号ＱＣＣが入力されるＰＭＯＳトランジスタＴ５と、ＮＭＯＳトランジスタＴ６と、を備えている。そのため、ＰＭＯＳトランジスタＴ５、またはＮＭＯＳトランジスタＴ６のいずれか一方はオン状態となっている。

デジタルアナログコンバータ３６２は、複数のドライバ３６２０（図２６ではドライバ３６２０−０〜３６２０−ｖを示している）を備えている。ドライバ３６２０−０〜３６２０−ｖには、それぞれ信号ＱＣＣＢ［０］〜ＱＣＣＢ［ｖ］が入力される。

ドライバ３６２０は、ＰＭＯＳトランジスタＴ７と、抵抗Ｒ７、及びＲ８と、ＮＭＯＳトランジスタＴ８と、を備えている。ＰＭＯＳトランジスタＴ７の第１端（ソース）は電源電圧が供給され、第２端（ドレイン）は、抵抗Ｒ７の第１端に接続され、ゲート電極には信号ＱＣＣＢが供給される。抵抗Ｒ７の第２端はノードＮ４に接続される。ＮＭＯＳトランジスタＴ８の第１端（ドレイン）は抵抗Ｒ８の第１端に接続され、第２端（ソース）は、接地電圧が供給され、ゲート電極には信号ＱＣＣＢが供給される。抵抗Ｒ８の第２端はノードＮ４に接続される。ドライバ３６２０−０〜３６２０−ｖは、信号ＱＣＣＢとして、それぞれが信号ＱＣＣＢ［０］〜ＱＣＣＢ［ｖ］を受信する。

なお、ドライバ３６２０は、信号ＱＣＣＢが入力されるＰＭＯＳトランジスタＴ７と、ＮＭＯＳトランジスタＴ８と、を備えている。そのため、ＰＭＯＳトランジスタＴ７、またはＮＭＯＳトランジスタＴ８のいずれか一方はオン状態となっている。

振幅制御部３６３は、可変抵抗ＶＲ４、ＶＲ５、及びＶＲ６と、スイッチＳＷ２とを備えている。可変抵抗ＶＲ４は、第１端がノードＮ３に接続され第２端がノードＮ４に接続される。可変抵抗ＶＲ５は、第１端がノードＮ３に接続され、第２端がスイッチＳＷ２の第１端に接続される。可変抵抗ＶＲ６は、第１端がスイッチＳＷ２の第２端に接続され、第２端がノードＮ４に接続される。スイッチＳＷ２は信号ＱＡＣに基づいて、可変抵抗ＶＲ２及びＶＲ３の接続を制御する。例えば、隣り合うチャネルとデータが同じであると判定する場合、信号ＱＡＣによって、スイッチＳＷ２はオフ状態となる。隣り合うチャネルとデータが異なると判定する場合、信号ＱＡＣによって、スイッチＳＷ２はオン状態となる。

ノードＮ３の出力は信号ＱＯＵＴＰとなる。同様にノードＮ４の出力は信号ＱＯＵＴＮとなる。

なお、可変抵抗ＶＲ１〜ＶＲ６の抵抗値を適宜変える事で、Ｉチャネルベースバンド信号及びＱチャネルベースバンド信号の振幅を変えることができる。

＜２−２＞動作
次に、図２７〜図４４を用いてＩチャネル波形形成器の動作について説明する。図２７は、Ｉチャネル波形形成器の波形生成器を示す回路図である。図２８は、制御信号と、Ｉチャネルベースバンド信号と、の関係を示す図である。図２９〜図４４は、Ｉチャネル波形形成器の波形生成器の動作を示す回路図である。ここでは、チャネルＣＨ１係るＩチャネル波形形成器の動作に着目して説明する。

図２７に示すように、ここでは一例として、デジタルアナログコンバータ２６１と、デジタルアナログコンバータ２６２と、がそれぞれ８個のドライバを備えている場合について説明する。

例えば、Ｉチャネル（ＣＨ１）が“０１０１”というデータ列であり、Ｉチャネル（ＣＨ１）に並列名Ｉチャネル（ＣＨ２）が“１００１”というデータ列である場合を想定してみる。この場合、チャネルＣＨ１係るＩチャネル波形形成器１５２２は、Ｉチャネル（ＣＨ１）のうち、前半の“０１”に関しては、Ｉチャネル（ＣＨ２）とは異なるので、Ｉチャネルベースバンド信号の振幅を小さくする。チャネルＣＨ１係るＩチャネル波形形成器１５２２は、Ｉチャネル（ＣＨ１）のうち、後半の“０１”に関しては、Ｉチャネル（ＣＨ２）と同じなので、Ｉチャネルベースバンド信号の振幅を大きくする。

このようなケースにおける具体的な制御信号と、Ｉチャネルベースバンド信号と、の関係を図２８に示している。図２８では、横軸が時間軸で、Ｉチャネルベースバンド信号の縦軸は“ＩＯＵＴＰ−ＩＯＵＴＮ”を示している。なお、図２８では、簡単のため、信号ＩＣＣの反転信号である信号ＩＣＣＢは省略している。また、図２８では、ＩＡＣが“ＳＭＡＬＬ”の時の分解能をＶｍｉｎで示し、ＩＡＣが“ＬＡＲＧＥ”の時の分解能をＶｍｉｎｌで示し、ベースバンド信号のレンジをＶｍａｘで示している。

図２８に示すように、Ｉチャネル（ＣＨ１）のうち、前半の“０１”に関しては、時刻ｔ１０〜時刻ｔ２６の間に生成される。また、Ｉチャネル（ＣＨ１）のうち、後半の“０１”に関しては、時刻ｔ２７〜時刻ｔ４２の間に生成される。

Ｉチャネル制御部（ＣＨ１）１５２２５は、クロック（例えば１２．８ＧＨｚ）に基づいて、各制御信号を生成する。図２８に示すように、信号ＩＣＣ［０］〜［７］は、クロックを８分周した信号となっている。図示していないが、信号ＩＣＣ［０］〜［７］の反転信号である信号ＩＣＣＢ［０］〜［７］も、クロックを８分周した信号となっている。

このように、デジタルアナログコンバータ２６１と、デジタルアナログコンバータ２６２と、がそれぞれ８個のドライバを備えている場合、クロックの８周期につき、１つのデータに対応するベースバンド信号を生成することができる。つまり、デジタルアナログコンバータ２６１と、デジタルアナログコンバータ２６２と、がそれぞれｋ（ｋは整数）個のドライバを備えている場合、クロックｋ周期につき、１つのデータに対応するベースバンド信号を生成することができる。

以下に、図２８に示す時刻ｔ１０〜時刻ｔ２７におけるデジタルアナログコンバータ２６１と、デジタルアナログコンバータ２６２との動作をより具体的に説明する。

まず、時刻ｔ１０〜時刻ｔ１９において、Ｉチャネル波形形成器は、隣り合うチャネルと異なるデータ、且つ“０”データの場合のＩチャネルベースバンド信号を生成する。

［時刻ｔ１０〜時刻ｔ１１］
時刻ｔ１０〜時刻ｔ１１において、信号ＩＡＣは“ＳＭＡＬＬ”、信号ＩＣＣ［０］〜ＩＣＣ［３］、及びＩＣＣＢ［４］〜ＩＣＣＢ［７］は“Ｌ”レベル、信号ＩＣＣ［４］〜ＩＣＣ［７］、及びＩＣＣＢ［０］〜ＩＣＣＢ［３］は“Ｈ”（Ｌ＜Ｈ）レベルとなる。

これにより、図２９に示すように、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［０］〜Ｔ４［３］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［４］〜Ｔ１［７］、Ｔ２［０］〜Ｔ２［３］、Ｔ３［０］〜Ｔ３［３］、Ｔ４［４］〜Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は４個であり、オン状態の放電トランジスタの数は４個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は４個であり、オン状態の放電トランジスタの数は４個である。そのため、ＩＯＵＴＰ−ＩＯＵＴＮは等しくなるので、ベースバンド信号は基準値となる。

［時刻ｔ１１〜時刻ｔ１２］
図２８に示すように、時刻ｔ１１〜時刻ｔ１２において、信号ＩＣＣ［０］が“Ｈ”レベルになり、ＩＣＣＢ［０］が“Ｌ”レベルになる。

これにより、図３０に示すように、トランジスタＴ１［１］〜Ｔ１［３］、Ｔ２［０］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［０］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［１］〜Ｔ４［３］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］、Ｔ１［４］〜Ｔ１［７］、Ｔ２［１］〜Ｔ２［３］、Ｔ３［１］〜Ｔ３［３］、Ｔ４［０］、Ｔ４［４］〜Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は３個であり、オン状態の放電トランジスタの数は５個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は５個であり、オン状態の放電トランジスタの数は３個である。そのため、ＩＯＵＴＰよりもＩＯＵＴＮが大きくなる。これにより、ベースバンド信号はＶｍｉｎだけ減少する。

［時刻ｔ１２〜時刻ｔ１３］
図２８に示すように、時刻ｔ１２〜時刻ｔ１３において、信号ＩＣＣ［１］が“Ｈ”レベルになり、ＩＣＣＢ［１］が“Ｌ”レベルになる。

これにより、図３１に示すように、トランジスタＴ１［２］、Ｔ１［３］、Ｔ２［０］、Ｔ２［１］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［０］、Ｔ３［１］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［２］、Ｔ４［３］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］、Ｔ１［１］、Ｔ１［４］〜Ｔ１［７］、Ｔ２［２］、Ｔ２［３］、Ｔ３［２］、Ｔ３［３］、Ｔ４［０］、Ｔ４［１］、Ｔ４［４］〜Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は２個であり、オン状態の放電トランジスタの数は６個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は６個であり、オン状態の放電トランジスタの数は２個である。そのため、時刻ｔ１１〜時刻ｔ１２に比べ、ＩＯＵＴＰよりもＩＯＵＴＮが更に大きくなる。これにより、ベースバンド信号は更にＶｍｉｎだけ減少する。

［時刻ｔ１３〜時刻ｔ１４］
図２８に示すように、時刻ｔ１３〜時刻ｔ１４において、信号ＩＣＣ［２］が“Ｈ”レベルになり、ＩＣＣＢ［２］が“Ｌ”レベルになる。

これにより、図３２に示すように、トランジスタＴ１［３］、Ｔ２［０］〜Ｔ２［２］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［０］〜Ｔ３［２］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［３］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］〜Ｔ１［２］、Ｔ１［４］〜Ｔ１［７］、Ｔ２［３］、Ｔ３［３］、Ｔ４［０］〜Ｔ４［２］、Ｔ４［４］〜Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は１個であり、オン状態の放電トランジスタの数は７個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は７個であり、オン状態の放電トランジスタの数は１個である。そのため、時刻ｔ１２〜時刻ｔ１３に比べ、ＩＯＵＴＰよりもＩＯＵＴＮが更に大きくなる。これにより、ベースバンド信号は更にＶｍｉｎだけ減少する。

［時刻ｔ１４〜時刻ｔ１５］
図２８に示すように、時刻ｔ１４〜時刻ｔ１５において、信号ＩＣＣ［３］が“Ｈ”レベルになり、ＩＣＣＢ［３］が“Ｌ”レベルになる。

これにより、図３３に示すように、トランジスタＴ２［０］〜Ｔ２［７］、Ｔ３［０］〜Ｔ３［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］〜Ｔ１［７］、Ｔ４［０］〜Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は０個であり、オン状態の放電トランジスタの数は８個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は８個であり、オン状態の放電トランジスタの数は０個である。そのため、時刻ｔ１３〜時刻ｔ１４に比べ、ＩＯＵＴＰよりもＩＯＵＴＮが更に大きくなる。これにより、ベースバンド信号は更にＶｍｉｎだけ減少する。

［時刻ｔ１５〜時刻ｔ１６］
図２８に示すように、時刻ｔ１５〜時刻ｔ１６において、信号ＩＣＣ［４］が“Ｌ”レベルになり、ＩＣＣＢ［４］が“Ｈ”レベルになる。

これにより、図３４に示すように、トランジスタＴ１［４］、Ｔ２［０］〜Ｔ２［３］、Ｔ２［５］〜Ｔ２［７］、Ｔ３［０］〜Ｔ３［３］、Ｔ３［５］〜Ｔ３［７］、Ｔ４［４］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ１［５］〜Ｔ１［７］、Ｔ２［４］、Ｔ３［４］、Ｔ４［０］〜Ｔ４［３］、Ｔ４［５］〜Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は１個であり、オン状態の放電トランジスタの数は７個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は７個であり、オン状態の放電トランジスタの数は１個である。そのため、時刻ｔ１４〜時刻ｔ１５に比べ、ＩＯＵＴＰとＩＯＵＴＮとの差が縮まる。これにより、ベースバンド信号はＶｍｉｎだけ増加する。

［時刻ｔ１６〜時刻ｔ１７］
図２８に示すように、時刻ｔ１６〜時刻ｔ１７において、信号ＩＣＣ［５］が“Ｌ”レベルになり、ＩＣＣＢ［５］が“Ｈ”レベルになる。

これにより、図３５に示すように、トランジスタＴ１［４］、Ｔ１［５］、Ｔ２［０］〜Ｔ２［３］、Ｔ２［６］、Ｔ２［７］、Ｔ３［０］〜Ｔ３［３］、Ｔ３［６］、Ｔ３［７］、Ｔ４［４］、Ｔ４［５］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ１［６］、Ｔ１［７］、Ｔ２［４］、Ｔ２［５］、Ｔ３［４］、Ｔ３［５］、Ｔ４［０］〜Ｔ４［３］、Ｔ４［６］、Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は２個であり、オン状態の放電トランジスタの数は６個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は６個であり、オン状態の放電トランジスタの数は２個である。そのため、時刻ｔ１５〜時刻ｔ１６に比べ、ＩＯＵＴＰとＩＯＵＴＮとの差が更に縮まる。これにより、ベースバンド信号はＶｍｉｎだけ増加する。

［時刻ｔ１７〜時刻ｔ１８］
図２８に示すように、時刻ｔ１７〜時刻ｔ１８において、信号ＩＣＣ［６］が“Ｌ”レベルになり、ＩＣＣＢ［６］が“Ｈ”レベルになる。

これにより、図３６に示すように、トランジスタＴ１［４］〜Ｔ１［６］、Ｔ２［０］〜Ｔ２［３］、Ｔ２［７］、Ｔ３［０］〜Ｔ３［３］、Ｔ３［７］、Ｔ４［４］〜Ｔ４［６］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ１［７］、Ｔ２［４］〜Ｔ２［６］、Ｔ３［４］〜Ｔ３［６］、Ｔ４［０］〜Ｔ４［３］、Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は３個であり、オン状態の放電トランジスタの数は５個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は５個であり、オン状態の放電トランジスタの数は３個である。そのため、時刻ｔ１６〜時刻ｔ１７に比べ、ＩＯＵＴＰとＩＯＵＴＮとの差が更に縮まる。これにより、ベースバンド信号はＶｍｉｎだけ増加する。

［時刻ｔ１８〜時刻ｔ１９］
図２８に示すように、時刻ｔ１８〜時刻ｔ１９において、信号ＩＣＣ［７］が“Ｌ”レベルになり、ＩＣＣＢ［７］が“Ｈ”レベルになる。

これにより、図３７に示すように、トランジスタＴ１［４］〜Ｔ１［７］、トランジスタＴ２［０］〜Ｔ２［３］、Ｔ３［０］〜Ｔ３［３］、Ｔ４［４］〜Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［０］〜Ｔ４［３］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は４個であり、オン状態の放電トランジスタの数は４個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は４個であり、オン状態の放電トランジスタの数は４個である。そのため、ＩＯＵＴＰ−ＩＯＵＴＮは等しくなるので、ベースバンド信号は基準値となる。

以上、時刻ｔ１０〜時刻ｔ１９のようにＩチャネル波形形成器が動作することで、隣り合うチャネルと異なるデータ、且つ“０”データの場合のＩチャネルベースバンド信号が生成される。なお、Ｉチャネル波形形成器が、隣り合うチャネルと同じデータ、且つ“０”データの場合のＩチャネルベースバンド信号を生成する場合は、信号ＩＡＣを“ＬＡＲＧＥ”とし、スイッチＳＷ１をオフ状態にすれば良い。

続いて、時刻ｔ１９〜時刻ｔ２７において、Ｉチャネル波形形成器は、隣り合うチャネルと異なるデータ、且つ“１”データの場合のＩチャネルベースバンド信号を生成する。

［時刻ｔ１９〜時刻ｔ２０］
図２８に示すように、時刻ｔ１９〜時刻ｔ２０において、信号ＩＣＣ［０］が“Ｌ”レベルになり、ＩＣＣＢ［０］が“Ｈ”レベルになる。

これにより、図３８に示すように、トランジスタＴ１［０］、Ｔ１［４］〜Ｔ１［７］、トランジスタＴ２［１］〜Ｔ２［３］、Ｔ３［１］〜Ｔ３［３］、Ｔ４［０］、Ｔ４［４］〜Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［１］〜Ｔ１［３］、Ｔ２［０］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［０］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［１］〜Ｔ４［３］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は５個であり、オン状態の放電トランジスタの数は３個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は３個であり、オン状態の放電トランジスタの数は５個である。そのため、ＩＯＵＴＮよりもＩＯＵＴＰが大きくなる。これにより、ベースバンド信号はＶｍｉｎだけ増加する。

［時刻ｔ２０〜時刻ｔ２１］
図２８に示すように、時刻ｔ２０〜時刻ｔ２１において、信号ＩＣＣ［１］が“Ｌ”レベルになり、ＩＣＣＢ［１］が“Ｈ”レベルになる。

これにより、図３９に示すように、トランジスタＴ１［０］、Ｔ１［１］、Ｔ１［４］〜Ｔ１［７］、Ｔ２［２］、Ｔ２［３］、Ｔ３［２］、Ｔ３［３］、Ｔ４［０］、Ｔ４［１］、Ｔ４［４］〜Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［２］、Ｔ１［３］、Ｔ２［０］、Ｔ２［１］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［０］、Ｔ３［１］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［２］、Ｔ４［３］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は６個であり、オン状態の放電トランジスタの数は２個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は２個であり、オン状態の放電トランジスタの数は６個である。そのため、時刻ｔ１９〜時刻ｔ２０に比べ、ＩＯＵＴＮよりもＩＯＵＴＰが更に大きくなる。これにより、ベースバンド信号はＶｍｉｎだけ増加する。

［時刻ｔ２１〜時刻ｔ２２］
図２８に示すように、時刻ｔ２１〜時刻ｔ２２において、信号ＩＣＣ［２］が“Ｌ”レベルになり、ＩＣＣＢ［２］が“Ｈ”レベルになる。

これにより、図４０に示すように、トランジスタＴ１［０］〜Ｔ１［２］、Ｔ１［４］〜Ｔ１［７］、Ｔ２［３］、Ｔ３［３］、Ｔ４［０］〜Ｔ４［２］、Ｔ４［４］〜Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［３］、Ｔ２［０］〜Ｔ２［２］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［０］〜Ｔ３［２］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［３］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は７個であり、オン状態の放電トランジスタの数は１個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は１個であり、オン状態の放電トランジスタの数は７個である。そのため、時刻ｔ２０〜時刻ｔ２１に比べ、ＩＯＵＴＮよりもＩＯＵＴＰが更に大きくなる。これにより、ベースバンド信号はＶｍｉｎだけ増加する。

［時刻ｔ２２〜時刻ｔ２３］
図２８に示すように、時刻ｔ２２〜時刻ｔ２３において、信号ＩＣＣ［３］が“Ｌ”レベルになり、ＩＣＣＢ［３］が“Ｈ”レベルになる。

これにより、図４１に示すように、トランジスタＴ１［０］〜Ｔ１［７］、Ｔ４［０］〜Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ２［０］〜Ｔ２［７］、Ｔ３［０］〜Ｔ３［７］、がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は８個であり、オン状態の放電トランジスタの数は０個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は０個であり、オン状態の放電トランジスタの数は８個である。そのため、時刻ｔ２１〜時刻ｔ２２に比べ、ＩＯＵＴＮよりもＩＯＵＴＰが更に大きくなる。これにより、ベースバンド信号はＶｍｉｎだけ増加する。

［時刻ｔ２３〜時刻ｔ２４］
図２８に示すように、時刻ｔ２３〜時刻ｔ２４において、信号ＩＣＣ［４］が“Ｈ”レベルになり、ＩＣＣＢ［４］が“Ｌ”レベルになる。

これにより、図４２に示すように、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ１［５］〜Ｔ１［７］、Ｔ２［４］、Ｔ３［４］、Ｔ４［０］〜Ｔ４［３］、Ｔ４［５］〜Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［４］、Ｔ２［０］〜Ｔ２［３］、Ｔ２［５］〜Ｔ２［７］、Ｔ３［０］〜Ｔ３［３］、Ｔ３［５］〜Ｔ３［７］、Ｔ４［４］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は７個であり、オン状態の放電トランジスタの数は１個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は１個であり、オン状態の放電トランジスタの数は７個である。そのため、時刻ｔ２２〜時刻ｔ２３に比べ、ＩＯＵＴＮとＩＯＵＴＰとの差が縮まる。これにより、ベースバンド信号はＶｍｉｎだけ減少する。

［時刻ｔ２４〜時刻ｔ２５］
図２８に示すように、時刻ｔ２４〜時刻ｔ２５において、信号ＩＣＣ［５］が“Ｈ”レベルになり、ＩＣＣＢ［５］が“Ｌ”レベルになる。

これにより、図４３に示すように、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ１［６］、Ｔ１［７］、Ｔ２［４］、Ｔ２［５］、Ｔ３［４］、Ｔ３［５］、Ｔ４［０］〜Ｔ４［３］、Ｔ４［６］、Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［４］、Ｔ１［５］、Ｔ２［０］〜Ｔ２［３］、Ｔ２［６］、Ｔ２［７］、Ｔ３［０］〜Ｔ３［３］、Ｔ３［６］、Ｔ３［７］、Ｔ４［４］、Ｔ４［５］、がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は６個であり、オン状態の放電トランジスタの数は２個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は２個であり、オン状態の放電トランジスタの数は６個である。そのため、時刻ｔ２３〜時刻ｔ２４に比べ、ＩＯＵＴＮとＩＯＵＴＰとの差が縮まる。これにより、ベースバンド信号はＶｍｉｎだけ減少する。

［時刻ｔ２５〜時刻ｔ２６］
図２８に示すように、時刻ｔ２５〜時刻ｔ２６において、信号ＩＣＣ［６］が“Ｈ”レベルになり、ＩＣＣＢ［６］が“Ｌ”レベルになる。

これにより、図４４に示すように、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ１［７］、Ｔ２［４］〜Ｔ２［６］、Ｔ３［４］〜Ｔ３［６］、Ｔ４［０］〜Ｔ４［３］、Ｔ４［７］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［４］〜Ｔ１［６］、Ｔ２［０］〜Ｔ２［３］、Ｔ２［７］、Ｔ３［０］〜Ｔ３［３］、Ｔ３［７］、Ｔ４［４］〜Ｔ４［６］、がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は５個であり、オン状態の放電トランジスタの数は３個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は３個であり、オン状態の放電トランジスタの数は５個である。そのため、時刻ｔ２４〜時刻ｔ２５に比べ、ＩＯＵＴＮとＩＯＵＴＰとの差が縮まる。これにより、ベースバンド信号はＶｍｉｎだけ減少する。

［時刻ｔ２６〜時刻ｔ２７］
図２８に示すように、時刻ｔ２６〜時刻ｔ２７において、信号ＩＣＣ［７］が“Ｈ”レベルになり、ＩＣＣＢ［７］が“Ｌ”レベルになる。

これにより、図２９に示すように、トランジスタＴ１［０］〜Ｔ１［３］、Ｔ２［４］〜Ｔ２［７］、Ｔ３［４］〜Ｔ３［７］、Ｔ４［０］〜Ｔ４［３］、及びスイッチＳＷ１がオン状態となり、トランジスタＴ１［４］〜Ｔ１［７］、Ｔ２［０］〜Ｔ２［３］、Ｔ３［０］〜Ｔ３［３］、Ｔ４［４］〜Ｔ４［７］がオフ状態となる。このように、デジタルアナログコンバータ２６１において、オン状態の充電トランジスタの数は４個であり、オン状態の放電トランジスタの数は４個である。また、デジタルアナログコンバータ２６２において、オン状態の充電トランジスタの数は４個であり、オン状態の放電トランジスタの数は４個である。そのため、ＩＯＵＴＰ−ＩＯＵＴＮは等しくなるので、ベースバンド信号は基準値となる。

以上、時刻ｔ１９〜時刻ｔ２７のようにＩチャネル波形形成器が動作することで、隣り合うチャネルと異なるデータ、且つ“１”データの場合のＩチャネルベースバンド信号が生成される。なお、Ｉチャネル波形形成器が、隣り合うチャネルと同じデータ、且つ“１”データの場合のＩチャネルベースバンド信号を生成する場合は、信号ＩＡＣを“ＬＡＲＧＥ”とし、スイッチＳＷ１をオフ状態にすれば良い。

ここでは、Ｉチャネル波形形成器の動作について説明したが、Ｑチャネル波形形成器の動作も同様であるので、説明を割愛する。

＜２−３＞効果
上述した実施形態によれば、Ｉチャネル波形形成器及びＱチャネル波形形成器は、クロックを分周した制御信号に基づいて、デジタルデータをアナログ波形（ベースバンド信号）に変換する。これにより、適切にベースバンド信号を生成することが可能となる。

ここで、本実施形態の効果を説明するために、比較例について説明する。

本実施形態の比較例では、デジタルアナログコンバータは、クロックと同期して動作する。つまり、デジタルアナログコンバータを制御する制御信号もクロックと同期している。そのため、デジタルアナログコンバータは、高速に動作することとなる。また、このようなデジタルアナログコンバータは、回路構成が複雑になる。

しかしながら、本実施形態に係るデジタルアナログコンバータは、クロックを分周した制御信号に基づいて動作する。そのため、本実施形態に係るデジタルアナログコンバータは、比較例と比較して、低速に動作すれば良い。その結果、本実施形態のデジタルアナログコンバータは、複雑な回路構成を有さないが、適切にベースバンド信号を生成することができる。

＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、伝送帯域を制限するブリッジについて説明する。尚、第３実施形態に係る装置の基本的な構成及び基本的な動作は、上述した各実施形態に係る装置と同様である。従って、上述した各実施形態で説明した事項及び上述した各実施形態から容易に類推可能な事項についての説明は省略する。

＜３−１＞構成
＜３−１−１＞ＮＡＮＤパッケージ構成
図４５を用いて、第３実施形態に係るＮＡＮＤパッケージ２０について説明する。図４５は、第３実施形態に係るＮＡＮＤパッケージ２０のメモリセットと、サブチャネルとの関係を示した図である。

第３実施形態に係るＮＡＮＤパッケージ２０のメモリセット２００は、それぞれコントローラ１０からの距離に応じてチャネルが設定される。

具体的には、コントローラ１０に近い順に、周波数の高いサブチャネルのチャネルが割り当てられる。具体的には、メモリセット２００−１〜２００−ｓは、それぞれチャネルＣＨｓ〜ＣＨ１が順に割り当てられる。

そして、各メモリセット２００は、自身に割り当てられたチャネルに係るサブチャネルＳＣよりも周波数の高いサブチャネルＳＣを、後続のメモリセット２００に中継しないように構成される。例えば、ブリッジ２１０の増幅器２１１によって帯域幅を調整することで実現することができる。

＜３−１−２＞増幅器
次に、図４６を用いて第３実施形態に係る増幅器２１１について説明する。図４６は、第３実施形態に係る増幅器２１１を示した回路図である。

図４６に示すように、増幅器２１１は、ＮＭＯＳトランジスタ２１１１、２１１７、２１２２、２１２３、ＰＭＯＳトランジスタ２１１２、２１１５、２１２４、２１２７、抵抗２１１３、２１２５、可変抵抗２１１６、２１２８、２１１９、容量２１１４、２１２６、可変容量２１１８、可変電流源２１２０、２１２１、２１２９、２１３０を備えている。

ＮＭＯＳトランジスタ２１１１は、第１端（ドレイン）がノードＮ１０に接続され、第２端（ソース）がノードＮ１１に接続され、ゲートにコントローラ１０または直前のメモリセット２００からの第１データが入力される。

ＮＭＯＳトランジスタ２１１７は、第１端（ドレイン）がノードＮ１３に接続され、第２端（ソース）がノードＮ１４に接続され、ゲートはノードＮ１０に接続される。

ＰＭＯＳトランジスタ２１１２は、第１端（ソース）がノードＮ１２に接続され、第２端（ドレイン）がノードＮ１０に接続され、ゲートに接地電圧が入力される。

ＰＭＯＳトランジスタ２１１５は、第１端（ソース）がノードＮ１２に接続され、第２端（ドレイン）がノードＮ１３に接続され、ゲートがノードＮ１５に接続される。

抵抗２１１３の第１端は接地され、第２端はノードＮ１５に接続される。

容量２１１４の第１電極はノードＮ１０に接続され、第２電極はノードＮ１５に接続される。

可変抵抗２１１６の第１端はノードＮ１０に接続され、第２端はノードＮ１３に接続される。

可変電流源２１２０の第１端はノードＮ１１に接続され、第２端は接地される。

可変電流源２１２１の第１端はノードＮ１４に接続され、第２端は接地される。

ＮＭＯＳトランジスタ２１２３は、第１端（ドレイン）がノードＮ１８に接続され、第２端（ソース）がノードＮ１６に接続され、ゲートにコントローラ１０または直前のメモリセット２００からの第２データ（第１データとの差動信号）が入力される。

ＮＭＯＳトランジスタ２１２２は、第１端（ドレイン）がノードＮ１７に接続され、第２端（ソース）がノードＮ１４に接続され、ゲートはノードＮ１８に接続される。

ＰＭＯＳトランジスタ２１２７は、第１端（ソース）がノードＮ１２に接続され、第２端（ドレイン）がノードＮ１８に接続され、ゲートに接地電圧が入力される。

ＰＭＯＳトランジスタ２１２４は、第１端（ソース）がノードＮ１２に接続され、第２端（ドレイン）がノードＮ１７に接続され、ゲートがノードＮ１９に接続される。

抵抗２１２５の第１端は接地され、第２端はノードＮ１９に接続される。

容量２１１４の第１電極はノードＮ１８に接続され、第２電極はノードＮ１９に接続される。

可変抵抗２１２８の第１端はノードＮ１７に接続され、第２端はノードＮ１８に接続される。

可変電流源２１３０の第１端はノードＮ１６に接続され、第２端は接地される。

可変電流源２１２９の第１端はノードＮ１４に接続され、第２端は接地される。

可変容量２１１８の第１電極はノードＮ１１に接続され、第２電極はノードＮ１６に接続される。

可変抵抗２１１９の第１端はノードＮ１１に接続され、第２端はノードＮ１６に接続される。

ノードＮ１２には例えば電源電圧が供給される。

可変電流源２１２０、２１２１、２１２９、２１３０は、増幅器２１１内の電流量を調整し、帯域幅を制御する。

そのため、ＮＭＯＳトランジスタ２１１１のゲートに入力される第１データの帯域幅が制限された第３データが、ノードＮ１３から出力される。

同様に、ＮＭＯＳトランジスタ２１２３のゲートに入力される第２データの帯域幅が制限された第４データ（第３データと差動信号）が、ノードＮ１３から出力される。

＜３−２＞効果
上述した実施形態によれば、各メモリセット２００は、自身に割り当てられたチャネルに係るサブチャネルＳＣよりも周波数の高いサブチャネルＳＣを、後続のメモリセット２００に中継しない。

つまり、本実施形態では、コントローラ１０から離れるほど、伝送帯域幅が狭くなることとなる。後続に転送する周波数帯域を制限することで、消費電力を抑制することが可能となる。

なお、増幅器２１２も増幅２１１と同様の構成及び動作をしても良い。また、増幅器２１１の代わりに、増幅器２１２のみが周波数帯域を制限する機能を有していても良い。なお、増幅器２１２の動作としては、増幅器２１２の後段のブリッジ２１０（信号の送信先）が受信すべきサブチャネルよりも周波数の高いサブチャネルを受信信号から除くことで、送信信号を生成する。

＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、コントローラ、及びＮＡＮＤパッケージにおける中心周波数の生成方法について説明する。尚、第４実施形態に係る装置の基本的な構成及び基本的な動作は、上述した各実施形態に係る装置と同様である。従って、上述した各実施形態で説明した事項及び上述した各実施形態から容易に類推可能な事項についての説明は省略する。

＜４−１＞構成
＜４−１−１＞概要
まず、図４７を用いて、第４実施形態の概要について説明する。図４７は、第４実施形態の概要を示す図である。

第４実施形態に係るメモリシステム１では、コントローラ１０で用いた中心周波数に基づいて、ＮＡＮＤパッケージ２０で中心周波数を生成する。

具体的には、図４７に示すように、ＮＡＮＤインターフェース１５は、信号生成器１５５と、変調器１５２と、シンボルクロック生成器１５６とを備えている。

信号生成器１５５は、チャネルＣＨｓのための中心周波数ｆｓを生成する。そして、信号生成器１５５は、変調器１５２及びシンボルクロック生成器１５６に中心周波数ｆｓを供給する。

変調器１５２は、中心周波数ｆｓに基づいて、変調信号を生成する。

シンボルクロック生成器１５６は、中心周波数ｆｓに基づいて、シンボルクロックｆｓ／Ｍを生成する。

ＮＡＮＤインターフェース１５は、生成された変調信号に基づいて時間信号を生成し、データパスを介してＮＡＮＤパッケージ２０の各ブリッジ２１０に供給する。また、ＮＡＮＤインターフェース１５は、生成されたシンボルクロックを、クロックパスを介してＮＡＮＤパッケージ２０の各ブリッジ２１０に供給する。

チャネルＣＨｘに係るブリッジ２１０は、復調器２１４を備えている。

復調器２１４は、クロックパスを介して受信したシンボルクロックｆｓ／Ｍを中心周波数ｆｓに変換する。そして、復調器２１４は、中心周波数ｆｓを用いて、データパスを介して受信した時間信号に基づく信号を復調する。

なお、他のチャネルに係るブリッジ２１０も同様である。

＜４−１−２＞ＮＡＮＤインターフェースの具体例
次に、図４８を用いて、第４実施形態に係るＮＡＮＤインターフェース１５の具体的な構成について説明する。図４８は、ＮＡＮＤインターフェース１５の１部を示すブロック図である。

図４８に示すように、ＮＡＮＤインターフェース１５は、直列／並列変換器１５１と、複数の変調器１５２（図４８では、１５２−１〜１５２−ｓを示している）と、並列／直列変換器１５４と、信号生成器１５５と、シンボルクロック生成器１５６と、複数の信号生成器１５７（図４８では、１５７−１〜１５７−ｓを示している）と、を備えている。

信号生成器１５５は、基準信号ｆｒｅｆに基づいて、中心周波数ｆｓを生成する。そして、信号生成器１５５は、中心周波数ｆｓを、信号生成器１５７−ｓと、シンボルクロック生成器１５６に供給する。

信号生成器１５７−１〜１５７−ｓ−１は、基準信号ｆｒｅｆに基づいて、それぞれ中心周波数ｆ１〜ｆｓ−１を生成する。そして、信号生成器１５７−１〜１５７−ｓ−１は、中心周波数ｆ１〜ｆｓ−１を、それぞれ変調器１５２−１〜１５２−ｓ−１に供給する。

信号生成器１５７−ｓは、中心周波数ｆｓを受信し、中心周波数ｆｓを変調器１５２−ｓに供給する。

複数の変調器１５２は、それぞれチャネル毎に設けられ、チャネルに対応するデータを受信する。変調器１５２の搬送波生成器１５２４（図１０参照）は、中心周波数を受信する。そして、変調器１５２は、受信したデータ及び中心周波数に基づいて変調を行う。

シンボルクロック生成器１５６は、中心周波数ｆｓに基づいて、シンボルクロックｆｓ／Ｍを生成する。そして、シンボルクロック生成器１５６は、シンボルクロックｆｓ／ＭをＮＡＮＤパッケージ２０に供給する。

なお、シンボルクロック生成器１５６及び信号生成器１５７は、例えば分周器である。

＜４−１−３＞復調器の具体例
次に、図４９を用いて、第４実施形態に係るブリッジ２１０に含まれる復調器２１４の具体的な構成について説明する。図４９は、ブリッジ２１０に含まれる復調器２１４の１部を示すブロック図である。ここでは、チャネルＣＨｓに係る復調器２１４についてのみ説明する。

図４９に示すように、復調器２１４は、シンボルクロック変換器２１４１と、乗算器２１４２と、復調器２１４４と、並列／直列変換器２１４５と、を備えている。

シンボルクロック変換器２１４１は、クロックパスを介して受信したシンボルクロックｆｓ／Ｍを中心周波数ｆｓに変換する。そして、シンボルクロック変換器２１４１は、中心周波数ｆｓを乗算器２１４２に供給する。

乗算器２１４２は、データパスを介して時間信号を受信する。なお、図１３に示すように、復調器２１４の前にはミキサ２１３が設けられており、復調器２１４に必要なサブチャネルＳＣに係る時間信号のみがミキサ２１３から供給される。乗算器２１４２は、中心周波数ｆｓを用いて時間信号を除算する。

復調器２１４４は、除算された時間信号に対して復調を行う。復調器２１４４は、復調信号を並列／直列変換器２１４５に供給する。この復調信号は、Ｉチャネル及びＱチャネルの並列信号である。

並列／直列変換器２１４５は、復調信号に対して並列／直列変換を行い、受信データを生成する。

＜４−１−４＞シンボルクロック変換器の具体例
次に、図５０を用いて、第４実施形態に係るシンボルクロック変換器２１４１の具体的な構成について説明する。図５０は、シンボルクロック変換器２１４１を示すブロック図である。

図５０に示すように、シンボルクロック変換器２１４１は、注入同期型発振器４１０と、変換器４１１と、を備えている。

注入同期型発振器４１０は、ＧＶＣＯ（Gated Voltage Control Oscillator）からなる。注入同期型発振器４１０は、エッジ検出器４１０１と、ＮＡＮＤ演算器４１０２と、インバータ４１０３と、インバータ４１０４と、を備えている。

エッジ検出器４１０１は、シンボルクロックのエッジを検出し、検出結果を出力する。具体的には、エッジ検出器４１０１は、シンボルクロックの立ち上がりエッジを検出すると、“Ｈ”レベルの信号を出力する。

ＮＡＮＤ演算器４１０２は、第１入力端にエッジ検出器４１０１からの検出結果が入力され、第２入力端に、インバータ４１０３からの信号が入力される。そして、ＮＡＮＤ演算器４１０２は、第１入力端及び第２入力端に入力される信号に対してＮＡＮＤ演算を行い、演算結果を出力する。

インバータ４１０４は、ＮＡＮＤ演算器４１０２の演算結果を反転した反転信号を生成する。そして、インバータ４１０４は、反転信号をインバータ４１０３に供給する。

インバータ４１０３は、インバータ４１０４から受信した信号を反転した反転信号を生成する。そして、インバータ４１０３は、反転信号をＮＡＮＤ演算器４１０２に供給する。

変換器４１１は、ＮＡＮＤ演算器４１０２の演算結果（出力）に基づいて、中心周波数を生成する。

＜４−２＞効果
上述した実施形態に係るメモリシステム１では、コントローラ１０で用いた中心周波数に基づいて、ＮＡＮＤパッケージ２０で中心周波数を生成する。

コントローラ１０と、ＮＡＮＤパッケージ２０と、でそれぞれ独立して中心周波数を生成する方法も考えられる。この場合、コントローラ１０における中心周波数の生成中に生じた揺らぎは、ＮＡＮＤパッケージ２０には伝えられない。そのため、コントローラ１０からのデータを適切に受信できない可能性がある。

他方で、上述した実施形態では、コントローラ１０で用いた中心周波数に基づいて、ＮＡＮＤパッケージ２０で中心周波数を生成するので、コントローラ１０における中心周波数の生成中に生じた揺らぎは、ＮＡＮＤパッケージ２０には伝えられる。

しかしながら、単にコントローラ１０及びＮＡＮＤパッケージ２０にて同一の中心周波数を用いるのみでは、問題が生じる可能性がある。

以下に、本実施形態の効果を説明するために、比較例について説明する。

比較例では、シンボルクロック変換器２１４１の注入同期型発振器４１０の代わりにＰＬＬ（Phase locked loop）を採用する。

ＰＬＬを採用する場合、ＶＣＯ位相雑音と、入力信号に対する狭帯域な伝達特性と、が要因となり、データとクロックの同期が乱れる可能性がある。例えば、図５１に示すように、入力に対して出力が遅れる可能性がある。この場合、ＢＥＲ（Bit Error Rate）が悪化してしまう可能性がある。

他方で、上述した実施形態では、シンボルクロックから中心周波数を生成するシンボルクロック変換器２１４１は、注入同期型発振器４１０を備えている。

図５２を用いて、注入同期型発振器４１０における入力と出力の関係について説明する。図５２は、注入同期型発振器４１０における入力と出力の関係を示した図である。

図５２に示すように、注入同期型発振器４１０は、シンボルクロックの立ち上がりに応じて、ゲーティング動作を行う。つまり、注入同期型発振器４１０は、入力エッジの度にゲーティング動作を行う。このように、注入同期型発振器４１０は、入力信号に対して、瞬時に出力信号を生成することができる。注入同期型発振器４１０で生じるＶＣＯ位相雑音の影響は殆ど受けない。

また、図５３に示すように、ＧＶＣＯの入力信号に対する伝達特性は、ＰＬＬの入力信号に対する伝達特性よりも広帯域である。そのため、ＧＶＣＯによる周波数変換を行うことで、ＰＬＬよりも、高い周波数帯域まで追従することができる。

以上のように、上述した実施形態によれば、ＮＡＮＤパッケージ２０は、コントローラ１０の揺らぎを適切に、受信しつつ、ＢＥＲの低減を実現することが可能である。

＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、コントローラにおける中心周波数の生成方法について説明する。尚、第４実施形態に係る装置の基本的な構成及び基本的な動作は、上述した各実施形態に係る装置と同様である。従って、上述した各実施形態で説明した事項及び上述した各実施形態から容易に類推可能な事項についての説明は省略する。

＜５−１＞構成
＜５−１−１＞ＮＡＮＤインターフェースの具体例
次に、図５４を用いて、第５実施形態に係るＮＡＮＤインターフェース１５の具体的な構成について説明する。図５４は、ＮＡＮＤインターフェース１５の１部を示すブロック図である。

図５４に示すように、ＮＡＮＤインターフェース１５は、直列／並列変換器１５１と、複数の変調器１５２（図５４では、１５２−１〜１５２−ｓを示している）と、並列／直列変換器１５４と、シンボルクロック生成器１５６と、基準信号生成器１５８と、複数の信号生成器１５９（図５４では、１５９−１〜１５９−ｓを示している）と、を備えている。

基準信号生成器１５８は、基準信号ｆｒｅｆに基づいて、中心周波数ｆｓを生成する。そして、基準信号生成器１５８は、中心周波数ｆｓを信号生成器１５９−１〜１５９−ｓと、シンボルクロック生成器１５６とに供給する。

信号生成器１５９−１〜１５９−ｓは、制御信号に基づいて、それぞれ中心周波数ｆ１〜ｆｓを生成する。そして、信号生成器１５９−１〜１５９−ｓは、中心周波数ｆ１〜ｆｓを、それぞれ変調器１５２−１〜１５２−ｓに供給する。

なお、信号生成器１５９は、例えば分周器である。

＜５−１−２＞信号生成器１５９の具体例
次に、図５５を用いて、第５実施形態に係る信号生成器１５９の具体的な構成について説明する。図５５は、信号生成器１５９の１部を示すブロック図である。

図５５に示すように、信号生成器１５９は、ＧＶＣＯ（Gated Voltage Control Oscillator）５９０と、変換器５９１と、を備えている。

ＧＶＣＯ５９０は、エッジ検出器５９０１と、ＮＡＮＤ演算器５９０２と、インバータ５９０３と、インバータ５９０４と、を備えている。

エッジ検出器５９０１は、制御信号のエッジを検出し、検出結果を出力する。具体的には、エッジ検出器５９０１は、制御信号の立ち上がりエッジを検出すると、“Ｈ”レベルの信号を出力する。

ＮＡＮＤ演算器５９０２は、第１入力端にエッジ検出器５９０１からの検出結果が入力され、第２入力端に、インバータ５９０３からの信号が入力される。そして、ＮＡＮＤ演算器５９０２は、第１入力端及び第２入力端に入力される信号に対してＮＡＮＤ演算を行い、演算結果を出力する。

インバータ５９０４は、ＮＡＮＤ演算器５９０２の演算結果を反転した反転信号を生成する。そして、インバータ５９０４は、反転信号をインバータ５９０３に供給する。

インバータ５９０３は、インバータ５９０４から受信した信号を反転した反転信号を生成する。そして、インバータ５９０３は、反転信号をＮＡＮＤ演算器５９０２に供給する。

変換器５９１は、ＮＡＮＤ演算器５９０２の演算結果（出力）に基づいて、中心周波数を生成する。

＜５−２＞効果
上述した実施形態によれば、信号生成器１５９−１〜１５９−ｓ−１は、それぞれ中心周波数ｆｓを生成する基準信号生成器１５８からの制御信号ｆｓ／Ｎに基づいて中心周波数ｆ１〜ｆｓ−１を生成する。そして、信号生成器１５９−１〜１５９−ｓ−１は、それぞれＧＶＣＯを備えている。

第４実施形態でも説明したように、ＧＶＣＯは、入力信号を受信してから出力信号を生成するまでが速い。そのため、例えば基準信号生成器１５８で揺らぎが生じた場合でも、信号生成器１５９でも同様の揺らぎを反映することができる。つまり、基準信号生成器１５８と、信号生成器１５９−１〜１５９−ｓ−１とが生成する中心周波数はそれぞれ同じ揺らぎを有していることとなる。また、各ブリッジ２１０は、基準信号生成器１５８にて生成されたシンボルクロックを用いて、復調用の中心周波数を生成する。これにより、各ブリッジ２１０は、基準信号生成器１５８で生じた揺らぎに基づく中心周波数を生成することとなる。しかしながら、チャネルＣＨ１〜ＣＨｓ−１に対応する送信データも、基準信号生成器１５８で生じた揺らぎに基づく中心周波数が用いられている。そのため、各ブリッジ２１０は、コントローラ１０側で生じた揺らぎに対応した復調を行う事ができる。

以上のように、第５実施形態では、第４実施形態と比較し、コントローラ１０は、より正確なシンボルクロックをＮＡＮＤパッケージ２０に供給することができる。その結果、ＮＡＮＤパッケージ２０は、コントローラ１０の揺らぎをより適切に受信しつつ、更なるＢＥＲの低減を実現することが可能である。

＜６＞その他
尚、上述した各実施形態では、メモリシステム１は、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等であると説明したが、これに限らない。送信器と、複数の受信器と、が有線で接続されているメモリシステムであれば、適用可能である。

また、上述した各実施形態では、チャネルベースバンド信号に中心周波数を乗算する例について説明したが、中心周波数を乗算するタイミングこれに限らない。

また、上述した第４、第５実施形態では、時間信号に中心周波数を乗算する例について説明したが、中心周波数を乗算するタイミングこれに限らない。

また、上述した各実施形態において説明したハードウェア構成は、例えば回路で構成される。具体的には、ＮＡＮＤインターフェース１５（送信器）、ＮＡＮＤパッケージ２０のブリッジ（受信器）２１０、はそれぞれ回路、または回路を含んで良い。

また、上述した各実施形態では、ＱＰＳＫの変調方式を採用した場合について説明したが、他の変調方式にも適用可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム
２…ホスト
１０…コントローラ
１１…ホストインターフェース
１２…バッファコントローラ
１３…ＮＡＮＤコントローラ
１４…データバッファ
１５…ＮＡＮＤインターフェース
２０…ＮＡＮＤパッケージ
１５１…直列／並列変換器
１５２…変調器
１５４…並列／直列変換器
１５５…信号生成器
１５６…シンボルクロック生成器
１５７…信号生成器
１５８…基準信号生成器
１５９…信号生成器
２００…メモリセット
２１０…ブリッジ
２１１…増幅器
２１２…増幅器
２１３…ミキサ
２１４…復調器
２２０…ＮＡＮＤチップ
２６１…デジタルアナログコンバータ
２６２…デジタルアナログコンバータ
２６３…振幅制御部
３６１…デジタルアナログコンバータ
３６２…デジタルアナログコンバータ
３６３…振幅制御部
４１０…注入同期型発振器
４１１…変換器
５９１…変換器
１５２１…直列／並列変換器
１５２２…Ｉチャネル波形形成器
１５２３…Ｑチャネル波形形成器
１５２４…搬送波生成器
１５２５…乗算器
１５２６…乗算器
１５２７…加算器
２１１１…ＮＭＯＳトランジスタ
２１１２…ＰＭＯＳトランジスタ
２１１３…抵抗
２１１４…容量
２１１５…ＰＭＯＳトランジスタ
２１１６…可変抵抗
２１１７…ＮＭＯＳトランジスタ
２１１８…可変容量
２１１９…可変抵抗
２１２０…可変電流源
２１２１…可変電流源
２１２２…ＮＭＯＳトランジスタ
２１２３…ＮＭＯＳトランジスタ
２１２４…ＰＭＯＳトランジスタ
２１２５…抵抗
２１２６…容量
２１２７…ＰＭＯＳトランジスタ
２１２８…可変抵抗
２１２９…可変電流源
２１３０…可変電流源
２１４１…シンボルクロック変換器
２１４２…乗算器
２１４３…次復調器
２１４４…次復調器
２１４５…並列／直列変換器
２６１０…ドライバ
２６１０−０〜２６１０−ｖ…ドライバ
２６２０…ドライバ
２６２０−０〜２６２０−ｖ…ドライバ
３６１０…ドライバ
３６１０−０〜３６１０−ｖ…ドライバ
３６２０…ドライバ
３６２０−０〜３６２０−ｖ…ドライバ
４１０１…エッジ検出器
４１０２…ＮＡＮＤ演算器
４１０３…インバータ
４１０４…インバータ
５９０１…エッジ検出器
５９０２…ＮＡＮＤ演算器
５９０３…インバータ
５９０４…インバータ
１５２２１…Ｉチャネルフィルタ
１５２２５…Ｉチャネル制御部
１５２２６…波形生成器
１５２２７…加算器
１５２３１…Ｑチャネルフィルタ
１５２３５…Ｑチャネル制御部
１５２３６…波形生成器
１５２３７…加算器

Claims (15)

1. 第１チャネルに関する第１データに対して、時間領域における波形整形による帯域制限を行い第１信号を生成する第１回路と、
   第２チャネルに関する第２データに対して、時間領域における波形整形による帯域制限を行い第２信号を生成する第２回路と、
   前記第１チャネルに関する第１周波数、及び前記第１信号に基づいて第３信号を生成する第３回路と、
   前記第２チャネルに関する第２周波数、及び前記第２信号に基づいて第４信号を生成する第４回路と、
   前記第３信号及び前記第４信号を多重化して第５信号を生成する第５回路と、
   を備える送信器。
2. 前記第１回路は、
   前記第１データに係る第１波形を生成し、
   前記第１データ及び前記第２データを比較し、
   前記第１データ及び前記第２データが同じである場合は、前記第１波形の振幅を増加させ、
   前記第１データ及び前記第２データが異なる場合は、前記第１波形の振幅を減少させることで前記第１信号を生成し、
   前記第２回路は、
   前記第２データに係る第２波形を生成し、
   前記第１データ及び前記第２データを比較し、
   前記第１データ及び前記第２データが同じである場合は、前記第２波形の振幅を増加させ、
   前記第１データ及び前記第２データが異なる場合は、前記第２波形の振幅を減少させることで前記第２信号を生成する
   請求項１に記載の送信器。
3. 前記第１回路は、前記第１データに対して、時間領域における波形整形による帯域制限を行う際、ハニング窓関数を前記第１データに対して乗じる
   請求項１または２に記載の送信器。
4. 第６信号に基づいて、第７信号を生成する第６回路と、
   前記第７信号に基づいて、前記第１周波数を生成する第７回路と、
   前記第７信号に基づいて、前記第２周波数を生成する第８回路と、
   を更に備える
   請求項１乃至３の何れか一項に記載の送信器。
5. 前記第７回路、及び前記第８回路は分周器である
   請求項４に記載の送信器。
6. 第６信号に基づいて、第７信号を生成する第６回路と、
   前記第７信号に基づいて、前記第１周波数を生成する第７回路と、
   前記第７信号に基づいて、前記第２周波数を生成する第８回路と、
   前記第７信号に基づいて、第８信号を生成する第９回路と、
   を更に備え、
   前記第８信号は、受信器にて前記第５信号を復調する際に用いられる
   請求項１乃至３の何れか一項に記載の送信器。
7. 前記第７回路、前記第８回路、及び前記第９回路は分周器である
   請求項６に記載の送信器。
8. 前記第７回路、及び前記第８回路の少なくとも一方がＧＶＣＯ（Gated Voltage Control Oscillator）による周波数変換を行う
   請求項４乃至７の何れか一項に記載の送信器。
9. 複数のサブチャネルを多重化することで生成された第１信号を受信し、第２信号を出力する第１回路と、
   前記第２信号から、受信すべきサブチャネルのみを選択的に抽出する第２回路と、
   を備える
   受信器。
10. 前記第２信号を送信する第３回路を更に備える
    請求項９に記載の受信器。
11. 前記第２信号から、前記第３信号を生成して送信する第３回路を更に備え、
    前記第３回路は、前記第３信号を生成する場合、前記第３信号の送信先が受信すべきサブチャネルよりも周波数の高いサブチャネルを前記第２信号から除くことで、前記第３信号を生成する
    請求項９に記載の受信器。
12. 前記第１回路は、前記第１信号から、受信すべきサブチャネルよりも周波数の高いサブチャネルを除くことで、前記第２信号を生成する
    請求項９乃至１１の何れか一項に記載の受信器。
13. データに対して帯域制限が行われ、周波数軸上で隣り合う２個のサブチャネルの相互干渉成分を除去されたサブチャネル対が、複数個、所定の周波数おきに多重化されることで生成された第１信号と、
    前記複数のサブチャネルのうち、第１サブチャネルの第１周波数に係る第２信号と、
    を受信し、
    前記第２信号に基づいて、前記第１周波数を生成し、
    前記第１周波数に基づいて、前記第１信号を復調する復調器
    を備える受信器。
14. 前記復調器は、ＧＶＣＯ（Gated Voltage Control Oscillator）による周波数変換を行って、前記第２信号に基づいて前記第１周波数を生成する
    請求項１３に記載の受信器。
15. データに対して帯域制限を行い、且つ周波数軸上で隣り合う２個のサブチャネルの相互干渉成分を除去されたサブチャネル対を、複数個生成し、所定の周波数おきに前記複数のサブチャネルを多重化することで第１信号を生成し、受信器に前記第１信号を送信する送信器。