TWI236731B - Manufacturing methods and structures of memory device - Google Patents

Description

：twf.doc/c 九、發明說明： 【發明所屬之技術領域】 本發明是有關於半導體的製造方法與結構，且特別 是有關於一種在記憶胞區及週邊電路區内具有雙重間隙壁 之記憶體元件的製造方法與結構。 【先前技術】 積體電路是眾所皆知的。積體電路一般被應用在製 造廣泛且多樣化的電子元件’例如記憶體晶片。其中，對 於改變積體電路的大小以便增加個別元件的密度及相對地 提高積體電路的機能性具有強烈的需求。當圖案寬度減 小，元件的密度就增加，而高寬比也隨之增加。然而，較 大的高寬比是起因於小間隙分離於基底上的圖案之形成， 而會降低蝕刻製程及沈積製程的有效的製程窗。舉例來 說，隨著元件密度及造成間隙的記憶胞閘極圖案的高寬比 增加’在積體電路記憶體上之記憶胞區内之时電H 隙填充製程及>5夕化物沈積製程窗會變小。 此外，對兩個以上的電路區所組成的元件， 記憶體元件，電路輯在料财巾 如疋 求。例如，在記憶體元件中，記憶胞區需 密度，而-些週邊的電路則需要高崩潰電壓二又及咼 在製造小圖案的積體電路之製程’就像是奴用 (sidewall spacer)。侧壁間隙壁按照間隙壁的* 土間隙壁 義圖案’且儘可能使間隙壁的寬度小於微“„定 案寬度 '然而，在不同的區域上有不同的=的取小圖 W丁需求，這是 I236l ^f.doc/c 因為例如，用側壁間隙壁所定義出來的圖案可應用在積體 電路中的某個區域，但也許不適合被用在另一區域。 ^ 因此需要一種方法與結構，能在記憶體晶片以及其 =具有多樣化的電路區之積體電路元件上達到這些不同的 執行需求。 【發明内容】 Q此’本發明的結果解決了在以往技術中所存在的 =。:種雙朗隙壁的製程被揭露並應用在製造數個電 的二的1中’例如記憶體元件。而多數電路區有著不同 &二隙ΐ寬度，例如對記憶體元件來說，可同時改善記憶 與週邊70件的功效。對記憶體元件而言，雙重 二 ：：：被使來減少記憶胞的大小及減少製程複雜度， 中屯路區達到所需的高電壓效果。在揭露的範例 士己情^ 的合成間隙壁比週邊電路區的間隙壁薄。而 寬^㈣的間隙壁會增加開 口的寬度，因此會減小高 見比，且改善内介雷Μ 矽化物沈積製裎介（mtedayer di士ctric，ILD)填充與 作下可獲得P‘二:而週邊區内較厚的間隙壁在高電壓操 方面彳友照所;}0¾ 重間隙壁之積雕、、帝u路的技術，提供了一種製造具有雙 為第一區域和品的方法。在這個方法中，一個基底分 鄰的第—半、，辦U區域。其中，第一區域包括至少兩個相 間。而第二^^圖案/且開口介於兩第一半導體圖案之 區域與第—:(則包含〜第二半導體圖案。然後，在第一 〜品域上形成中止層。接著，於第二區域的中止 6 123 67^ j682twf.doc/c 層之上形成間隙壁層。隨後，間隙壁層被圖案化，以在第 二半導體圖案的侧壁上形成一間隙壁。接著，進行一韻刻 製程，以在第一半導體圖案之間的開口内侧的側壁上形^ 一個結果的間隙壁。最後’去除在第一及第二半導體圖案 之頂部表面上之中止層。 μ 依照另一方面，本發明提出一種具有雙重間隙壁之 積體電路。在這個結構中，一個半導體基底具有第一區域 及第二區域。第一區域包含至少兩個相鄰的第一半導體圖 案，且開口介於兩第一半導體圖案之間。而第二區域則包 含第二半導體圖案。其中，中止層在第一半導體圖案間的 開口内侧侧壁上，並在第二半導體圖案側壁以及在第二區 域之基底相鄰部分上。此外，間隙壁位於第二區域的中止 層表面上。 為讓本發明之上述和其他目的、特徵和優點能更明 顯易懂’下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下。 【實施方式】 接下來詳述本發明的實施例，實施例將以附圖解釋。 在儘可能的情況下，圖解中相同或相似的參考數字，用於 描述相同或相似部分。其描繪圖是簡式形式，並非精確的 尺寸大小。以下的描述對於方向的用詞，只是為了方便說 月例如·頂部、底部、左邊、右邊、上、下、在··之上、 之下以及後方’都是搭配圖示說明所使用的，但其非 用乂限疋本發明之應用範圍，而僅為舉例之用。 ：twf.doc/c μ Γ ί ΐ此揭露"'些較佳實施例，.但應知這些實施例 Ρ而非用以限定。雖然詳述舉例用的實施例，但 :述之⑤義是被理解為涵蓋實施例之所有更動、 =目！’並落入後附之申請專利範圍所界定之本發明 的精神和範圍内。 圖1至圖1〇是繪示依照本發明之實施例的詳述示意 圖。 、、:二考圖卜―個半導體結構具有包括記憶胞區3以 及週、^區5的-基底卜其中，記憶胞區3是第一區 域的種㈣’其係被製造成具有薄側㈣㈣，而週邊 5疋，_區域的_種範例，其係被製造成具有厚側 壁間隙壁。藉由介電區域13隔離記憶胞區3及週邊電路 區5。、其中，介電區域13是利用區域氧化法(LOCOS)或 ”他白4之技術，在一溝渠内沈積氧化物或其它介電質而 形成。 、 在圖不6兒明中，記憶胞區3包含至少兩相鄰之快閃 記憶體堆疊閘極9、介於堆疊閘極9間之開口 1Q(亦稱為 二間隙)以及在堆疊閘極9每—侧之基底i中形成的數個 6雜區15，用以作為源極和没極。而其餘的堆疊問極由 一開口 7而與上述之兩相鄰堆疊閘極分隔開。其中，開口 7比上，之開π 1。來得寬’可提供—接觸窗在此形成， 例如疋貫〜例巾提供的可抹除可編程唯讀記憶體穿隨氣化 詹(EPROM W1th tunneling oxide，ΕΤ〇χ)之快閃記憶胞。 另外’堆疊閘極9在實施例上稱為第—半導翻案，且於 I2367^i82twf.d〇c/c 上形成有較薄之側壁間隙辟，、， 9A、多晶石夕浮置間極紐、二亚包括多晶石夕電晶體閉極 介電層9D。此外，在苴他晶矽介電層9C以及穿隧 括但不限於石夕_氧化石夕1、，$施例中的別種記憶胞結構包 胞’其堆疊閘極結構包括>電》::氧化矽·矽(SONOS)記憶 極。在本發明不_實施^认氮化物層而不是浮置間 體層，例如是兩個多轉堆疊間極9包含至少兩道 層。 q或—多晶矽化層及兩多a 此外’週邊電路區5包 以於邏輯、高電壓電路及‘二通道及p通道電晶體， (supporting η +·、 。己^胞區的其他電路維持運作 電晶體，’㈣憶皰區包括—具有代表性之 ::曰二:中此電晶體包含一電 ”屯層11A以及在閘極結構n # ^ ^ -挾k 再11的母一側邊之基底1内的 散的源極和汲極之第一植入15係：來當作雙重擴 , H ^ 币稂八^域。而電晶體閘極結構11 疋夕日日矽，在本貫施例中當作是“第二半導體圖案，，， 二上形成有較厚之侧壁間隙壁。電晶體的問極結構Η包 ^少—導體層’例如是-多㈣層或是—多晶梦層和一 多晶石夕化金屬層。 在形成堆疊閘極(9A-9D)和電晶體閘極（U，11A)圖案 之後，在記憶胞區3和週邊電路區5之半導體基底丨上形 成一介電層19。因此，此介電層19保角地覆蓋堆疊閘極 (9A-9D)和電晶體閘極（11，11A)結構的表面，還包含介於 此堆疊閘極(9A-9D)之間的兩開口（7，1〇)之内側壁。在此實 I23673lJ682twf.doc/c 例中的介電層19是由常見的熱氧化製程所形成的氧化層 膜，其厚度介於20A〜300A。其中，當圖案化堆疊閘極曰9 和電晶體閘極11結構時，典型使用熱氧化製程來成長兩 個氧化層並熱回火半導體基底丨，以修補所造成的損害。 圖2描述於圖丨所示之介電層19上形成一中止層21。 此中止層21是具有不同於被形成的下一層之蝕刻性質的 層。於此實例中，中止層19包括氮化矽膜，其二般 是藉由化學氣相沈積製程所形成。也可用其它適合作為蝕 刻中止用的材料。對氮化矽化學氣相沈積製程而言，合適 ，化學氣相沈積製程之前驅物為二氣矽烷以及氨 氣(NH3)或氮氣(N2)。在這個例子中，中止層2ι的厚度介 於20A 3⑻A之間。此外，在圖4中描述之中止層對製 程而言就像是姓刻中止層。 …ϊί，如圖,3所示，在中止層21上形成-間隙壁層 ς ’ ^間隙壁層包括藉由-般的CVD製程所形成 的=貝，其於這個例子中是TE0S氧化層膜。且在這個 例子中的間隙壁層23的厚度介於5G0A〜2GGGA之間。 列制所"V在魏胞^3㈣隙壁層23是經由钱 刻衣私去除’且較佳係⑽射止層2 程。之後，在保護週邊電路區5的間隙壁声23 ::;:: 一圖案化絲層25， 層2,裸露出之記憶胞區3中二^^23以=光= 而電路區5上的部分間隙壁層23。 除[心月⑶3上的間隙壁23期間，中止層21就是 I23673J682twf.d_ 當作姓刻中止層用。 明參照圖5，一間隙壁27被形成於週邊電路區5之 電晶體閘極結構u的側壁上之中止層21表面上。如圖所 不，一圖案化光阻層53被形成於保護記憶胞區3的中止 ^ 21之上，且暴露出週邊電路區5中的間隙壁層23。接 著，對圖案化光阻層53所暴露出的間隙壁層23進行一第 -姓刻製程’以形成另-間隙壁27 ’其中此触刻製程較 佳係使用非等向性則製程。此外，只要數量控制得宜， 在，邊_步驟中去除—些介電層19及中止層21是可被 fit $外’在侧製程後，完成的間隙壁27寬度是 層23的厚度所決定’其中間隙壁層23的厚度結 口了閘極結構11側邊上的介電層19及中止層21之厚度。 本/施例中關隙壁27在週邊電路電晶體的源極以 ?或疋及極區域中就如同摻質植入區(dopant _lan⑽ t s ~/场成雙重擴散源極和汲極的結構，因此以增加 圖中树製)上的崩潰電壓來改善高電壓運作。而 區5内的間隙壁27，例如是用來製造高電壓 二要可以製造成厚的部位而不影響記憶胞區 —實例中，受限於記憶胞參數限制， W奴間隙壁寬度從驗7微米被增加 至〇· 14 U米而不會犧牲記憶胞密度。 :請t照圖6 ’因為此“的原因，使得第-線 :後進彳-^ 31由介電層19和巾止層21所組成。 ^後進仃H刻製程1移除包括在堆疊閘極9頂 I2367U82_c Γ之結構11以及在記憶胞區3和週邊電路區 底上的介電層19和中止層21。這將留下基 &上、位於記憶胞區的記憶胞之源極與沒極 3^=位於週邊電路區的電晶體之源極與沒極區 的：二而弟一線結構29被形成於堆疊閘極9的側壁 曰1〇及開口 7的内側壁。第二線結構31則 邊電路區5之電晶體間極結構η的側壁上 區3中的土4 ® 曰’弟線結構29是作為記憶胞 中的隹$閘極9側壁上的結果的間隙壁。這個結 二ί d比Γ於週邊電路區5中的電晶體閘極結構11 邊區；得薄。因此’可了解在記憶胞區3與週 %路區5中形成了雙重間隙壁結構。 再於圖7’於圖6所示之結構上形成—覆蓋層33， 来；，:、％路區5的電晶體閘極結構11以及基底1之相 盖層33上形成—圖案化光阻層54在此例 张田土復33包括一種除了在源極區與汲極區上之後 =者的介電質。在本範例中，覆蓋層33是經由一般的 積製程所形成的氮切，且於—已知的抗_ =化物㈣st protective 〇xide，Rp〇)製程中代替二氧化 。而此覆盖層33的厚度較佳係介於2〇人〜3〇〇A之間。 、％路£ 5中被光阻層54裸露之覆蓋層33， 心義週邊電㈣5中的—_化覆蓋層55，以及記憶 123673^2—。 ，區3巾的一合成間_ 34。其巾，此圖案化覆蓋声％ 才形成於電晶體閘極11的表面、間隙壁27的表面以k 邊電路區5的基底1之相鄰部分56上的至少—部分。再 者’由介電層19、中止層21以及覆蓋層33所^的人 成間隙壁34被形成於堆疊閘極9的侧壁上。在此實施二 中，覆蓋層也被由側壁間隙壁27的側壁表面去除只=並 不是所有的情況都是如此。 μ 一

、隨後，請參照圖9，一種例如是鈷化矽之矽化物結構 35被形成在堆疊層閘極9和電晶體閘極結構η的至^一 部分頂部表面上，以及在記憶胞區3和週邊電路區5 ^基 底1的裸露表面上。其中，矽化物結構35的形成減少$ 幵 =成於其上的位元線與字元線的阻值。而減少阻值可以轉 、欠為提鬲運作速度。另外，藉由記憶胞區中的較薄間隙壁， y放寬碎化物形成之階梯覆蓋製程(step coverage proctss) *度，進而得到較好的製造良率。其中，圖案化覆蓋層Μ 防止石夕化物結構在保護區形成。

接著，請參照圖10，在矽化物結構形成之後，一種 例如是氮化矽的無邊界中止層（borderless stop layer)58被 开^成在基底上。然後’ 一層内介電(interlayer dielectric，ILD) 真充物100被形成在無邊界中止層％之上。典型的内介 =填充物100是由習知的製程所沈積而成，其材質例如 疋一氧化矽。因為在記憶胞區之較薄的間隙壁，增加了内 介電層填充物100的製程窗裕度。舉例來說，在製程中被 填充的間隙由大約011微米增加到0·2微米的話，會大 13 I23673li82twf.d〇c/c 大的改善其可靠性而不 =及接觸窗結構1G1被形成於記憶胞區“ 上，其係藉由包括二I 的接觸祕刻、银刻接觸窗之 層兄以及一接觸窗金屬填 ]内的邊界t止 另外，由於記憶胞區3⑽薄側壁: 接 體。例如，由t厚側壁而維持週邊電路區的高電壓電晶 寬開口，所以益邊5f中胞^及極側根據本發明所供應的較 声，&邊界中層可確實形成較習知更大的厚 又在接觸窗蝕刻過程中有叫好的製程窗裕度。 的雔尤其適合具有小記憶胞尺寸及高密度記憶體 、又s :长壁快閃記憶體之製造，且其在週邊電路區中有 積集的高電壓電路。 綜上所述，本發明之優點包括·· 么丨·本發明提供了一種雙重間隙壁的製程與結構。而記 憶胞與週邊電路有不同的間隙壁寬度。其中，合成間隙壁 ^在週邊電路區之電晶體閘極結構的間隙壁來得薄。而記 憶胞的可靠度及週邊電路元件雜能可同時被改善。元件 上之記憶胞的合成間隙壁得到低應力，並改善資料保持力 (data retention)。而週邊電路區的間隙壁可以得到較 崩潰電壓運作。 2·雙重間隙壁製程與結構滅少了記憶胞的大小以及 低製造的困難性。 14 I2367^82twfdoc/c 3. 、合成間隙壁被形成在堆4閘極之間的開口内側側辟 上。此合成間隙壁降低藉由—般的方法製造的間隙壁寬 度’並增加開口㈣寬度以及導致記憶胞上較低的結構應 力口此~加内^電填充製程、钱刻製程以及石夕化物 積製程窗裕度。 另外，除了快閃記憶體之外，本發明還適用於所有 種類的記憶體元件，例如EPROM，EEPROM，DRAM及

SRAM°此外’第―半導體圖案和第二半導體圖案包括電 晶體閘極結構，電晶體以及線路。因此，應可以被理解和 領會在此描狀s歸驟及結構並*包含全部的記憶體元 件之製造流程。本發明可以被運用在有關不同的積體電路 製造技術上，以及在此有許多—般的製程步驟及描述對於 支持申請專利範圍來說是必要的，且可提供本發明之理 解。

雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不麟本發明之 神和乾圍内，當可作些許之更動與潤飾，因此本發明之: 護範圍當視後附之申請專利範圍所界定者為準。 Μ 【圖式簡單說明】 圖1繪示為在半導體基底上的記憶胞區及週 區上形成一介電層之示意圖。 私 圖2^示為在介電層上形成薄的中止層之示意圖。 圖3繪示為在中止層上形成間隙壁層之示意圖。 圖4繪示為在週邊電路區上形成圖案化光阻層，且 15 I2367Hd〇c/c 以此光阻層去除裸露之間隙壁層之示意圖。 圖5繪示為在記憶胞區上形成圖案化光阻層，以及 在週邊電路區上形成間隙壁之示意圖。 圖6繪示為形成第一線結構及第二線結構之示意圖。 圖7繪示為在圖6所述之架構上形成覆蓋層，以及 在週邊電路區上形成圖案化光阻層之示意圖。 圖8繪示為蝕刻圖7所述的架構之示意圖。 圖9繪示為形成矽化物結構之示意圖。 圖10繪示為内介電層填充及在矽化物結構上所形成 的接觸窗結構之不意圖。 【主要元件符號說明】 I :半導體基底 3 ·記憶胞區 5 :週邊電路區 7、10 :開口 9 :堆疊閘極 9 A :多晶石夕電晶體閘極 9B :多晶矽浮置閘極 9C :内多晶石夕介電層 9D :穿隧介電層 II :電晶體閘極 11A :閘極介電層 13 :介電區域 15 :摻雜區 16 123 673l|682twf.doc/c 19 :介電層 21 :中止層 23 :間隙壁層 25、53、54 :圖案化光阻層 27 :間隙壁 28 :摻質植入區 29 :第一線結構 31 :第二線結構 33 :覆蓋層 · 34 :合成間隙壁 35 :矽化物結構 55 :圖案化覆蓋層 56 :相鄰部分 58 :無邊界中止層 100 :内介電填充物 101 :接觸窗

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Claims (1)

1. ：twf.doc/c 十、申請專利範圍： 1. 一種製造積體電路元件的方法，包括： 提供一半導體基底，該半導體基底具有一記憶胞區 及一週邊電路區，該記憶胞區包括多數個記憶體閘極結 構，且該週邊電路區包括一電晶體閘極結構； 於該半導體基底上的該記憶胞區及該週邊電路區上 形成一中止層； 在該週邊電路區中的該中止層上形成一間隙壁層； 在該記憶胞區中的該中止層之上形成一圖案化光阻 層； 於該間隙壁層上進行一第一蝕刻製程，以於該週邊 電路區之該電晶體閘極結構的一侧壁上形成一間隙壁；以 及 進行一第二蝕刻製程，以形成一第一線結構，該第 一線結構包括該記憶胞區中之該記憶體閘極結構的一側壁 上的該中止層，並形成一第二線結構，該第二線結構包括 該週邊電路區中的該電晶體閘極結構的該側壁上的該間隙 壁與該中止層。 2. 如申請專利範圍第1項所述之製造積體電路元件的 方法，其中形成該中止層更包括： 利用一間隙壁層覆蓋該記憶胞區及該週邊電路區中 的該中止層； 在該間隙壁層上形成一圖案化光阻層覆蓋該週邊電 路區，以及 :682twf.doc/c 藉由該光阻層去除暴露在該記憶胞區内之該間隙壁 層。 3. 如申請專利範圍第1項所述之製造積體電路元件的 方法，其中進行該第二蝕刻製程更包括去除在該記憶體閘 極結構和該電晶體閘極結構之頂部表面的該中止層。 4. 如申請專利範圍第1項所述之製造積體電路元件 的方法，更包括形成該中止層之前，在該記憶胞區及該週 邊電路區内的該半導體基底上形成一介電層。 5. 如申請專利範圍第1項所述之製造積體電路元件 的方法，其中該記憶胞區内有一第一及一第二記憶體閘極 結構，有一開口介於該第一及該第二閘極結構之間，在進 行該第二蝕刻製程之後，更包括： 在該電晶體閘極結構的一頂面之至少一部分以及在 該週邊電路區内的該基底之一部分上形成一覆蓋層；以及 在該電晶體閘極結構的該頂面之至少一部分與沒有 被該覆蓋層覆蓋及在該開口内之該基底的部分上形成一矽 化物結構。 6. 如申請專利範圍第5項所述之製造積體電路元件 的方法，更包括： 在進行該第二蝕刻製程之後，於該記憶胞區及該週 邊電路區的該半導體基底上形成^一覆蓋層， 在該週邊電路區之該電晶體閘極結構的該覆蓋層上 形成一圖案化光阻層； 去除被該週邊電路區之該光阻層裸露之該覆蓋層。 19 82twf.doc/c 7. 如申請專利範圍第1項所述之製造積體電路元件 的方法，其中該記憶體閘極結構包括有至少兩個導電層的 一堆疊閘極。 8. 如申請專利範圍第4項所述之製造積體電路元件 的方法，其中該介電層包括一氧化膜。 9. 如申請專利範圍第4項所述之製造積體電路元件 的方法，其中該介電層被形成有20Α〜300Α的厚度。 10. 如申請專利範圍第1項所述之製造積體電路元件 的方法，其中該中止層包含一介電層。 鲁 11. 如申請專利範圍第1項所述之製造積體電路元件 的方法，其中該中止層包含一氮化膜。 12. 如申請專利範圍第1項所述之製造積體電路元件 ’ 的方法，其中該中止層被形成有20Α〜300Α的厚度。 13. 如申請專利範圍第1項所述之製造積體電路元件 的方法，其中該間隙壁層包含一氧化膜。 14. 如申請專利範圍第1項所述之製造積體電路元件 的方法，其中該第一蝕刻製程包含一非等向性蝕刻製程。 $ 15. 如申請專利範圍第5項所述之製造積體電路元件 的方法，其中該覆蓋層包含一氮化膜。 16. 如申請專利範圍第5項所述之製造積體電路元件 的方法，更包括在該記憶胞區内的該中止層之該第一線結 構的表面上形成該覆蓋層。 17. —種製造積體電路的方法，包括： 提供一基底，該基底具有一第一區域及一第二區域， 20 1236731 lz682twf.doc/c 其中該第一區域包括至少兩相鄰第_半導體_案與介於該 兩相鄰第一半導體圖案之間的一開口，以及该第二區域包 括一第二半導體圖案； 在該第一及該第二區域上形成一中止層； 在該第二區域的該中止層上形成一間隙璧層； 圖案化該間隙壁層，以在該第二半導艨圖案的側壁 上形成一間隙壁； 進仃一蝕刻製程，去除該第一及該第>車導體圖案 之頂面的该中止層，以形成一合成間隙壁，該合成間隙 壁包括介於該兩相鄰第—半導體圖案之間的该開口之—内 側側壁上的該中止層。 8·如申睛專利範圍第項所 造積體電路 方法，在形成該中止層之後，更包括： 利用該間隙壁層覆蓋該中止層； 辟展形成—圖案化光阻層覆蓋在該第二區诚上的該間隙 去除被該光阻層裸露之該間隙壁層。 方法，9·如申請專利範圍第17項所述之製造積體電路的 域更包括在形成該中止層之前，於該第〆及該第二區 啦成一介電層。 方2〇.如申請專利範圍第17項所述之製造積體電路的 丨，在完成蝕刻製程之後，更包括：、 該間在該第二半導體圖案的—頂面之至少/部分以及在 隙壁表面和該第二區域之該基底的一相鄰部分上形成 2] 123673〗!—。 一覆蓋層；以及 在該第一及該第二半導體圖案的該頂面之至少一部 分以及在該開口内的該基底之一裸露的表面上形成一矽化 物結構。 21. 如申請專利範圍第20項所述之製造積體電路的 方法，更包括： 在完成該蝕刻製程之後，於該第一及該第二區域上 形成一覆蓋層； 在該第二區域之該第二半導體圖案的該覆蓋層上形 成一圖案化光阻層； 去除被該第二區域内之該光阻層所裸露的該覆蓋 層。 22. 如申請專利範圍第17項所述之製造積體電路的 方法，其中該第一半導體圖案包括一多晶矽閘極。 23. 如申請專利範圍第17項所述之製造積體電路的 方法，其中該第一半導體圖案包括一堆疊閘極。 24. 如申請專利範圍第17項所述之製造積體電路的 方法，其中該第一半導體圖案包括至少兩導體層。 25. 如申請專利範圍第17項所述之製造積體電路的 方法，其中該第二半導體圖案包括一多晶矽閘極。 26. 如申請專利範圍第17項所述之製造積體電路的 方法，其中該合成間隙壁包括線結構。 27. 如申請專利範圍第17項所述之製造積體電路的 方法，其中該合成間隙壁包括至少一介電層。 22 12367¾ 682twf.doc/c 28·如申請專利範圍第19項所速之製造積體電路 方法，其中該介電層包括一氧化膜。 、 29·如申請專利範圍第19項所述之製造積體電路的 方法，其中該介電層被形成有20A〜300A的厚度。、 30·如申請專利範圍第19項所述之製造積體電路的 方法，其中$亥介電層藉由熱製程而形成。 、 31·如申請專利範圍第17項所述之製造積體電路的 方法’其中該中止層包括一介電層。 32·如申請專利範圍第17項所述之製造積體電路的 方法’其中該中止層包括一氮化膜。 33·如申請專利範圍第ι7項所述之製造積體電路的 方法’其中該中止層被形成有20A〜300A的厚度。 34.如申請專利範圍第π項所述之製造積體電路的 方法，其中該間隙壁層包括一氧化膜。 35·如申請專利範圍第17項所述之製造積體電路的 方法’其中該飯刻製程為一非等向性蝕刻製程。 36·如申請專利範圍第2〇項所述之製造積體電路的 方法，其中該覆蓋層包括一氮化膜。 37·如申請專利範圍第20項所述之製造積體電路的 方法更包括在该第一區域的該合成間隙壁之表面上形成 該覆蓋層。 38· 一種積體電路結構，包括： 一基底，且該基底具有一第一區域及一第二區域， 其中该第一區域包括至少兩相鄰第一半導體圖案，及介於 23 1236731 12682twf.doc/c 該兩相鄰第一半導體圖案之間的一區域，以及包括一第二 半導體圖案之該第二區域； 中止層位在介於該兩相鄰第一半導體圖案之間的該 開口之内侧侧壁上的該第一區域，以及在該第二半導體圖 案之一侧壁上的該第二區域，還有在該第二半導體圖案的 側壁相鄰該基底之一部分上；以及 一間隙壁，且該間隙壁位在該第二區域的該中止層 之表面上。 39. 如申請專利範圍第38項所述之積體電路結構， 更包括： 一覆蓋層，位於該第二半導體圖案的一頂面之至少 一部分、該間隙壁表面和該第二半導體圖案的侧壁相鄰該 基底之一部分上；以及 一矽化物結構，位於該第一及該第二半導體圖案的 該頂面之至少一部分，以及在該第一區域内介於該兩相鄰 第一半導體圖案間的該區域内之該基底之表面上。 40. 如申請專利範圍第38項所述之積體電路結構， 更包括： 一介電層，位在介於該些第一半導體圖案之該開口 的内側侧壁上的該中止層之下以及在該第二半導體圖案之 該侧壁上和相鄰該第二半導體圖案的該侧壁之該基底之一 部分上。 41. 如申請專利範圍第38項所述之積體電路結構， 其中該第一半導體圖案包括一多晶矽閘極。 24 1236731 12682twf.doc/c 42·如申請專利範圍第38項所述之積體電路結構， 其中該第一半導體圖案包括至少兩導體層。 43·如申請專利範圍第38項所述之積體電路結構， 其中該第二半導體圖案包括一多晶矽閘極。 44·如申請專利範圍第4〇項所述之積體電路結 其中该介電層包括一氧化膜。 46·如申請專利範圍第 其中该中止層包括一介電層 ^5·如申請專利範圍第40項所述之積體電路結構， 其中該介電層的形成需要20A〜300A的厚度。口 38項所述之積體電路結構， 其二==8項所述之積體電路結構， 其二項所述之積體電路結構， 5〇·如申請專利範圍第39項所述 其中該覆蓋層包括—氮化膜。 《Am路結構’ 立中二利範圍第38項所述之積體電路結構， 、二，结構包括快閃記憶胞之-堆疊閘極。 包括—介電填充層位在_化物結=之^電_構’ 結構間的區^在弟—區域内介於該兩相鄰第-半導體 25