TWI230455B - Capacitorless 1-transistor DRAM cell and fabrication method - Google Patents
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1230455 ⑴ ，、發明說明 (a月況明應敛明.發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單 技術領域 / 况 本發明係關於無電容的單一電晶體動態隨機存取記情
W - / ^ Λ-Λ- W W 兀（以下Μ稱單一電晶體動態隨機存取記憶體單元），及 其相關製造方法。 先前技術
Ecole Polytechnique F e der al e de Lausanne 的 s Okhonin、M· Nag0ga、j.m. Sallese 和 P· Fazan (其論文預 印並在IEEE SOI會議上發表，ISS/EPFL 2001)已提出1〇〇 nm以内動態隨機存取記憶體單元的具體實施例，其中記憶 體單元係配置為絕緣物上矽（SC)I)基板主體矽層中的電晶 體結構。該理論無需形成每一單元專用的電容器。在此情 形下，含有源極區、通道區及汲極區的半導體材料四周由 S102封閉，成為電絕緣材料。因而就出現未與定義電位連 接的通道區，在單元運作過程中，該通道區形成完全或至 少部分泛空電荷載體的區域（部分至完全空泛浮體）。位於 頂側的一閘電極由閘極介電質將其與通道區隔離。 以此方式形成的金氧半導體（M0S)電晶體結構適於儲存 表示一個位元的電荷。本具體實施例的缺點係採用相當昂 貴的SOI基板，且必須尋求在單元所要求的小空間與可實 現的閘極長度二者間的平衡。 發明内容 本發明旨在說明一種節省空間的單一電晶體動態隨機存 取記憶體單元’其生產方式具有成本效益，且可用於製造 -6- 1230455 (2) 記憶體單元陣列。 利用具有如申請專利範圍第1項之特徵的單一電晶體動 態隨機存取記憶體單~元、利用具有如申請專利範圍第4項 之特徵的包含單一電晶體動態隨機存取記憶體單元的配 置，及利用具有如申請專利範圍第7項之特徵的方法，可 實現本發明目的。詳細内容在申請專利範圍的各附屬項 中 〇 在（無電容）單一電晶體動態隨機存取記憶體單元中，通 道區與源極-汲極區係垂直安置於介電質填充溝渠的側 壁。在填充溝渠的對立側，半導體材料由閘極介電質及安 置於其上的閘電極限定。閘電極係置於半導體材料的切口 内。 含有此類單一電晶體動態隨機存取記憶體單元的記憶體 單元陣列，包括在一半導體晶片中的多個垂直定向條帶型 半導體區’其中源極- >及極區在每一情形中均植入其上部 分與下部分，而' 未與定義電位連接的通道區則存在於二者 間的中心區，該通道區嵌入在四周的絕緣材料中，其斷面 與半導體晶片的頂侧平面在同一平面。在此情形中，半導 體晶片的頂側平面可理解為與製造過程中所用晶圓的頂 側（單元的頂側且至少原先係平面）在同一平面，或與生長 層結構或黏貼的鈍化層平面在同一平面。 實施方式 圖0係記憶體單元陣列的平面簡圖，其顯示字元線WLjd、 WLj、WLj + 1*位元線BLi、BLi + 1的定向，位元線係在該字 1230455
元線上橫向延伸。此外，虛線表示兩斷面A和B的位置，即 下面將說明的圖5和6的斷面位置。參考圖0顯示的交叉動 態隨機存取記憶體結i構，可控制每單元所需的4F2面積。 下面參考較佳製造方法，說明單元的結構。製造過程最 好以半導體技術本身已知的方法步驟開始。參考圖1所示 的斷面，首先在半導體主體1或基板上，用常規的方法黏 貼一墊氧化層2和一墊氮化層3。然後利用適當的光罩技 術，以淺溝渠隔離（shallow trench isolation; STI)的方式 製造彼此平行定向的溝渠。為此就可蝕刻除去光罩開口區 的半導體材料。 溝渠中填充氧化物或另一介電材料4。若襄件適合，隨後 進行一些適當的平坦化處理，如化學機械拋光（chemical mechanical polishing ； CMP)。最好也製造p型井和η型井， 用作驅動邊界的C Μ O S組件。這可分別利用硼和磷佈植及 佈植退火，以常規的方式完成。 移除溝渠上部=區域中的介電材料4，使導電層5在每一情 形中均可向上導入溝渠的上邊界。這些導電層5與半導體 主體1或基板的半導體材料橫向接觸’導電層在每一情形 中均以條帶形式在溝渠中延伸。若導電層5採用多晶矽， 且該多晶矽在導電層頂侧有些氧化，則相應層部分6的體 積就會增大，這對隨後的方法步驟較為有利。以此方式也 可形成氧化物光罩。然後移除塾氮化層3的氮化物。利用 光罩技術，特別有益於部分保護驅動邊界區免受蝕刻侵 襲。 1230455
(4) 最好利用新型的氮化物或TEOS沈積方法，製造光罩的間 隔元件（間隔物），其用於自對準圖案化隨後要製造的活動 溝渠。一方面，該活為溝渠將半導體材料界定在介電材料 4構成的填充溝渠之侧壁，另一方面又可接納驅動通道區 所需的閘電極。 對於半導體主體或基板的上部源極-汲極區，首先引入n + 型佈植（如利用砷），若條件適合，也可利用磷佈植製造輕 度摻雜沒極（lightly doped drain ; LDD)。 如此就生產出圖2所示的結構，其中半導體材料保持在間 隔元件7之下，切口 8介於兩對立填充溝渠側壁的半導體材 料部分之間。藉由佈植方法，可在各自的上部分形成上部 源極-汲極區1 0。然後再對下部源極-汲極區9引入相應佈 植。 上部源極-汲極區1 0的下邊界1 2和下部源極-汲極區9的 下邊界1 3以虛線表示。下部源極-汲極區9佈植的下邊界1 3 最好處於一定深度，從而以接地板（g r 〇 u n d ρ 1 a t e)的形式形 成連續的下部源極-汲極區9。但是，只要在另一虛線1 3 a 附近，也足以引入相應的佈植。下部源極-沒極區9的上邊 界1 4與上部源極-汲極區1 0的下邊界1 2封閉了各自的通道 區11。在製造下部摻雜區9的過程中，該通道區11(如）藉由 預先沈積切口 8壁上適當圖案化的氮化層而覆蓋，從而可 防止摻雜物滲入。由於在佈植退火期間引入的摻雜物出現 擴散，就產生了下部源極-汲極區9的橫向部分。 參考圖3所示的平面簡圖，然後在頂侧塗敷條帶型光阻遮 1230455 (5) 罩1 5，以首先移除頂側上的絕緣材料，特別是最好由多晶 矽氧化生成的層部分6，然後移除導電層5，及在條型光阻 遮罩之間區域的半導體主體1的半導體材料。在圖3中’上 部源極-汲極區1 0的橫向邊界也用虛線表示其隱藏輪廓。 圖4顯示依據圖3的平面圖，係層部分6的條帶型遮罩已移 出該區後，該遮罩係由氧化多晶矽或其他不同材料製成， 且填充溝渠之間現已擴大之切口 8的壁，及填充溝渠側壁 上的半導體材料表面也已用薄介電層18(最好為氧化層）塗 佈之後的情形。該介電層1 8係用作填充溝渠侧壁的半導體 材料上的閘極介電質。 在切口内所製造的閘電極1 6的精確定位使之與填充溝渠 部分交疊。閘電極1 6的縱向兩側由絕緣間隔元件1 7覆蓋。 移除條帶型光阻遮罩1 5之間區域的導電層5，使得傜^溝 渠底部區域存在個別單元區之間的導電連接。 圖5顯示圖0斷面A位置的斷面結構，不過圖5僅顯示尚未 製造位元線的中間產品。在此情形中，部分導電層5位於 介電材料4構成的填充溝渠頂側，導電層在每一情形中均 在四周界定個別單元。從圖中可看出，在每一情形中，用 於通道區1 1的兩閘電極1 6，彼此絕緣安置於填充溝渠之間 所構成的活動溝渠内，該通道區1 i安置在介電材料4相互 對立的兩侧壁上。閘電極1 6的側面用間隔元件1 7 (如氮化 物構成）隔離。為了圖案化閘電極1 6，也可在閘電極上黏 貼多晶矽、鎢或矽化鎢製成的條型層1 9及硬光罩層2 0。 圖6顯示此中間產品在圖0所示的斷面位置B的記憶體單 1230455
⑹
元陣列斷面。可以看出，閘電極1 6的材料也出現在溝渠縱 向的個別記憶體單元之間區域，且也同樣在此圖案化。於 是條形圖案化的閘電 >亟1 6形成字元線，其將沿填充溝渠配 置的各條記憶體單元連接在一起。在個別記憶體單元之間 的區域中沒有導電層5。在個別記憶體單元之間，在介電 材料4構成區域的侧壁上’也沒有半導體材料構成的部分。 於是個別單元的源極-汲極區和通道區就在字元線的縱向 中斷，如此即界定了個別單元。
參考圖7的斷面圖，還有進一步的方法步驟，但也均係半 導體技術本身已知的方法。首先，沈積第一鈍化層（最好 為氮化層），且保留的開口係用絕緣層2 1 (最好為硼磷矽玻 璃（borophosphosilicate glass ; BPSG))填充。這些方法步 驟也包括打開至少部分自對準的接觸孔，其與要製造的位 元線2 2連接。適合做位元線的材料為鎢。位元線2 2黏貼在 導電層5上且係接觸連接，因而在此處可構成與上部源極-汲極區1 0的導電連接。但是也可採用與鋁互連相連的多晶 矽填充接觸孔，或採用銅基金屬化機構，同樣係本身已知 的方法。 圖8顯示一替代示範具體實施例的斷面，其中在閘電極1 6 之間的區域，移除了用作閘極介電質的介電層1 8。因而， 在每一情形中，下部源極-汲極區9的介面2 4均未覆蓋，其 在此處連續為接地板。導電層5的填充接觸孔2 3、2 5及下 部源極-汲極區9的該曝露介面2 4，分別可導入其上的相應 開口中。適合填充接觸孔的材料為多晶碎。該材料係在頂 -11 - 1230455
⑺ 側平面上，並用適當的光罩技術依需求圖案化。然後在字 元線的橫向延伸方向製造位元線（圖8中未顯示）。位元線絕 緣黏貼於接地板的填充接觸孔2 5並條形圖案化，使單元的 導電層5相連接。在位元線之間及與之平行的位置，可生 成原則上任意數目的類似導體帶，與相應的填充接觸孔2 5 接觸，以連接接地板。 圖式簡單說明
上面參考圖0至8，詳細說明了單一電晶體動態隨機存取 記憶體單元的實例及較佳製造方法。 圖0顯示記憶體單元陣列的字元線與位元線的配置平面。 圖1、2、5、6和7顯示一製造方法中間產品的斷面。 圖3和4顯示該製造方法的不同步驟後，記憶體單元陣列 的平面圖。 圖8顯示一替代製造方法的中間產品斷面。 圖式代表符號說明
1 半導體 '主體 2 墊氧化層 3 墊氮化層 4 介電材料構成的區域（填充溝渠） 5 導電層 6 層部分 7 間隔元件 8 切口 9 下部源極- >及極區 -12- 1230455 ⑻ 10 上 部 源 極 汲 極 區 11 通 道 區 12 上 部 源 極 -汲 極 區 的 下 邊 界 13 下 部 源 極 -汲 極 區 的 下 邊 界 13a 下 部 源 極 -汲 極 的 下 邊 界 14 下 部 源 極 -汲 極 區 的 上 邊 界 15 光 阻 遮 罩 16 閘 電 極 17 間 隔 元 件 18 介 電 層 19 條 型 層 20 硬 光 罩 層 2 1 絕 緣 層 22 位 元 線 23 填 充 接 觸 孔 24 介 面 * 25 填 充 接 觸 孔
-13-
Claims (1)
12¾^¾477號專利申請案 中文申請專利範圍替換本(93年9月） 拾、申請專利範爾 IF 替換 日丨 1 . 一種無電容單—電晶體動態隨機存取記憶體單元， 在半導體材料中，一通道區## ^ 、G係*置在隸與&極的摻雜 該區係嵌在介電材料中盆― τ其方式使付热外加電位的卢 形下，該通道區至少部分泛空電荷載體，以及 月 -閘電極安置在該通道區上1係由—閉極介I 後者隔離，其中 、〃 一由介電材料（4)所構成的區域係在一半導體主體（1) 或基板的一頂側上形成，該通道區（11)則安置在介電材 料（4)構成該區域的一側壁上， 該源極_汲極區（9、1〇)在該頂側垂直方向的兩 該通道區（1 1)， ^ 該閘電極（1 6)係安置在該通道區（丨i )遠離介電材料 (4)構成該區域的一側上，且係由用作閘極介電質的一 介電層（18)，將其與該通道區隔離，以及 該閘電極（1 6)與一字元線連接，而該半導體主體（1) 或基板的一上部源極_汲極區（丨0)則與一位元線連接。 2 ·如申請專利範圍第1項之單一電晶體動態隨機存取纪p 體單元，其中 ~ 該通道區（1 1)的該半導體材料係由四周的介電材料 限疋’其斷面與該頂侧在同一平面。 如申請專利範圍第2項之單一電晶體動態隨機存取記情 體單元，其中 ~ 83074-930916 1230455 该通逼區（i 1)的該半導體材料， 在该通道區（11)的該 牛¥體材料和介電材料（4)構成 區域二者間邊界的 平仃方向，在該閘電極（丨6)附近 的範圍小於在介電 材料（4)構成的該區域附近所占 ,m W ’其斷面與該頂侧 在同一平面。 4. 一種含有如申請專利範圍第1、 „ ^ ^ ^ 忒3項之單一電晶體動 心I通钱存取記憶體單元的配置，其中 t數個由介電材料（4)所構成的區域，彼此以一定間 距安置在該半導體主體（1 )或基板的該頂侧， 在介電材料（4)構成的該區域之間，在每一情形中均 移除该半導體材料，除了在介電材料（4)構成的該區域 名側壁上，並用於通道區（丨丨）和源極_汲極區（9、1 〇)的 部分，使得在每-情形中，在該半導體材料的該剩餘部 分之間均存在一切口（8)，以及 該閘電極（16)安置在該切口（8)内。 5 ·如申請專利範圍第4項之配置，其中導電声 、 9 ( 5 )係存在於 介電材料（4)構成的該區域上的該頂側，以及 该導電層（5)在每一情形中均將該丰導赞 丁 瓶主體（1)或基 板的兩上部源極-汲極區（1 〇)連接在一起， 其係存在於 介電材料（4)構成的該相應區域的互相對立側辟 6 ·如申請專利範圍第4項之配置，其中 該半導體主體（1 )或基板的該下部源極 以 久極區（9) 一接地板的形式構成連續的摻雜區。 7.如申請專利範圍第5項之配置，其中 83074-930916
該半導體主體（1)或基板的該下部源極-汲極區（9 )，以 一接地板的形式構成連續的摻雜區。 1230455 8 · —種用於製造一單一電晶體動態隨機存取記憶體單元 的方法，其中 在半導體材料中，兩摻雜區製成彼此間隔的源極與汲 極， 一閘電極安置在一半導體材料之上，二者間用作通道 區，且係由一閘極介電質將其與該半導體材料隔離，該 通道區由遠離該閘電極之側上的介電材料限定，其中 在一第一步驟，在一半導體主體（1)或基板的一頂侧 製造至少一溝渠， 在一第二步驟，該溝渠用介電材料（4)填充，一上部 導電層（5)與該鄰近的半導體材料接觸， 在一第三步驟，一摻雜物佈植引入該半導體主體（1) 或基板的該半導體材料之一上部分’該部分與該導電層 (5 )連接，以形成一上部源極-汲極區（1 0 )， 在一第四步驟，在距離該填充溝渠的一側壁較近的該 半導體材料中製造一切口（8)，使該頂側的一垂直條帶 形半導體材料保留在介電材料（4)構成的該區域之該側 壁上， 在一第五步驟，一摻雜物佈植引入該半導體主體（1) 或基板的該半導體材料之一下部分，其係在介電材料 (4)構成的該區域之該側壁上，以形成一下部源極-沒極 區（9)， 83074-930916 1230455 更 換PL§]
在一第六步驟，用作一閘極介電質的一介電層（1 8)黏 貼於該半導體材料，其在介電材料（4)構成的該區域之 該側壁上， 在一第七步驟，一閘電極（1 6)安置在該切口（ 8 )，並圖 案為一字元線的一部分，以及 在一第八步驟，一與該導電層（5)連接的電性連接製 成為一位元線的一部分，該電性連接與該閘電極（1 6)絕 緣。 9. 一種用於製造含有單一電晶體動態隨機存取記憶體單 元的一配置之方法，其中 在該第一步驟，製造彼此平行的溝渠， 在該第二步驟，該溝渠用介電材料（4)及各自一上部 導電層（5)填充，該導電層兩側接觸該鄰近的半導體材 料， 在該第四步驟，在每一情形中，在與相鄰的兩填充溝 渠之該侧壁較近的位置製造切口（ 8 )，使垂直條帶形半 導體材料保留在該填充溝渠的對立兩侧壁上， 在該第五步驟，為了形成下部源極-汲極區（9 )，在介 電材料（4)構成的該區域之該側壁上，在該半導體材料 的該下部分，引入一摻雜物佈植，及在該溝渠的縱向， 移除部分該半導體材料及該導電層（5 )，以形成隔離單 元， 在該第六步驟，在每一情形中，用作一閘極介電質的 該介電層（18)均黏貼於該半導體材料，其在介電材料（4) 83074-930916 -4- 1230455
赚_赚: 構成的該區域之該侧壁上， 在該第七步驟，在每一情形中，兩彼此絕緣的閘電極 (16)均安置在介電材料（4)構成的該區域之互相對立側 壁前，並圖案化為部分隔離字元線，以及 在該第八步驟，在每一情形中，一與該導電層（5)連 接的電性連接製成為各自一位元線的一部分，該導電連 接與該閘電極（1 6)絕緣。 1 0.如申請專利範圍第9項之方法，其中 在該第五步驟，為了以一接地板的形式形成一連續摻 雜區’該換雜物植入該半導體材料的該下部分’及 在一進一步的步驟中，該接地板提供該閘電極（1 6)之 間的一電性連接。 83074-930916
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