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CN1628386A - 无电容单一晶体管动态随机存取存储器单元及制造方法 - Google Patents

无电容单一晶体管动态随机存取存储器单元及制造方法 Download PDF

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Abstract

在一介电质填充沟渠(4)的侧壁上，垂直安置沟道区(11)与源极－漏极区(9、10)。在其对立侧，半导体材料由栅极介电质(18)和置于该半导体材料切口的栅电极(16)限定。一存储器单元阵列包括多个垂直定向的条带型半导体区，其中在其顶部与底部布植源极－漏极区，而嵌入四周绝缘材料中的沟道区则在二者之间，用作一浮体。

Description

无电容单一晶体管动态随机存取存储器单元及制造方法
技术领域
本发明系关于元电容的单一晶体管动态随机存取存储器单元(以下简称单一晶体管动态随机存取存储单元)，及其相关制造方法。
先前技术
Ecole Polytechnique Federale de Lausanne的S.Okhonin、M.Nagoga、J.M.Sallese和P.Fazan(其论文预印并在IEEE SOI会议上发表，ISS/EPFL 2001)已提出100nm以内动态随机存取存储器单元的具体实施例，其中存储器单元系配置为绝缘物上硅(SOI)衬底主体硅层中的晶体管结构。该理论无需形成每一单元专用的电容器。在此情形下，含有源极区、沟道区及漏极区的半导体材料四周由SiO2封闭，成为电绝缘材料。因而就出现未与定义电位连接的沟道区，在单元运作过程中，该沟道区形成完全或至少部分泛空电荷载体的区域(部分至完全空泛浮体)。位于顶侧的一栅电极由栅极介电质将其与沟道区隔离。
以此方式形成的金氧半导体(MOS)晶体管结构适于储存表示一个位的电荷。本具体实施例的缺点系采用相当昂贵的SOI衬底，且必须寻求在单元所要求的小空间与可实现的栅极长度二者间的平衡。
发明内容
本发明旨在说明一种节省空间的单一晶体管动态随机存取存储器单元，其生产方式具有成本效益，且可用于制造存储器单元阵列。
利用具有如权利要求第1项之特征的单一晶体管动态随机存取存储器单元、利用具有如权利要求第4项之特征的包含单一晶体管动态随机存取存储器单元的配置，及利用具有如权利要求第7项之特征的方法，可实现本发明目的。详细内容在权利要求的各附属项中。
在(无电容)单一晶体管动态随机存取存储器单元中，沟道区与源极-漏极区垂直安置于介电质填充沟渠的侧壁。在填充沟渠的对立侧，半导体材料由栅极介电质及安置于其上的栅电极限定。栅电极系置于半导体材料的切口内。
含有此类单一晶体管动态随机存取存储器单元的存储器单元阵列，包括在一半导体芯片中的多个垂直定向条带型半导体区，其中源极-漏极区在每一情形中均植入其上部分与下部分，而未与定义电位连接的沟道区则存在于二者间的中心区，该沟道区嵌入在四周的绝缘材料中，其断面与半导体芯片的顶侧平面在同一平面，在此情形中，半导体芯片的顶侧平面可理解为与制造过程中所用晶片的顶侧(单元的顶侧且至少原先系平面)在同一平面，或与生长层结构或黏贴的钝化层平面在同一平面。
附图简单说明
上面参考图0至8，详细说明了单一晶体管动态随机存取存储器单元的实例及较佳制造方法。
图0显示存储器单元阵列的字线与位线的配置平面。
图1、2、5、6和7显示一制造方法中间产品的断面。
图3和4显示该制造方法的不同步骤后，存储器单元阵列的平面图。
图8显示一替代制造方法的中间产品断面。
实施方法
图0系存储器单元阵列的平面简图，其显示字线WLj-1、WLj、WLj+1和位线BLi、BLi+1的定向，位线系在该字线上横向延伸。此外，虚线表示两断面A和B的位置，即下面将说明的图5和6的断面位置。参考图0显示的交叉动态随机存取存储器结构，可控制每单元所需的4F2面积。
下面参考较佳制造方法，说明单元的结构。制造过程最好以半导体技术本身已知的方法步骤开始。参考图1所示的断面，首先在半导体主体1或衬底上，用常规的方法黏贴一垫氧化层2和一垫氮化层3。然后利用适当的光罩技术，以浅沟渠隔离(shallow trenchisolation；STI)的方式制造彼此平行定向的沟渠。为此就可蚀刻除去光罩开口区的半导体材料。
沟渠中填充氧化物或另一介电材料4。若条件适合，随后进行一些适当的平坦化处理，如化学机械光(chemical mechanicalpolishing；CMP)。最好也制造p型井和n型井，用作驱动边界的CMOS组件。这可分别利用硼和磷布植及布植退火，以常规的方式完成。
移除沟渠上部区域中的介电材料4，使导电层5在每一情形中均可向上导入构渠的上边界。这些导电层5与半导体主体1或衬底的半导体材料横向接触，导电层在每一情形中均以条带形式在沟渠中延伸。若导电层5采用多晶硅，且该多晶硅在导电层顶侧有些氧化，则相应层部分6的体积就会增大，这对随后的方法步骤较为有利。以此方式也可形成氧化物光罩。然后移除垫氮化层3的氮化物。利用光罩技术，特别有益于部分保护驱动边界区免受蚀刻侵袭。
最好利用新型的氮化物或TEOS沉积方法，制造光罩的间隔组件(间隔物)，其用于自对准图案化随后要制造的活动沟渠。一方面，该活动沟渠将半导体材料界定在介电材料4构成的填充沟渠之侧壁，另一方面又可接纳驱动沟道区所需的栅电极。
对于半导体主体或衬底的上部源极-漏极区，首先引入n+型布植(如利用砷)，若条件适合，也可利用磷布植制造轻度掺杂漏极(lightlydoped drain；LDD)。
如此就生产出图2所示的结构，其中半导体材料保持在间隔组件7之下，切口8介于两对立填充沟渠侧壁的半导体材料部分之间。藉由布植方法，可在各自的上部分形成上部源极-漏极区10。然后再对下部源极-漏极区9引入相应布植。
上部源极-漏极区10的下边界12和下部源极-漏极区9的下边界13以虚线表示。下部源极-漏极区9布植的下边界13最好处于一定深度，从而以接地板(ground plate)的形式形成连续的下部源极-漏极区9。但是，只要在另一虚线13a附近，也足以引入相应的布植。下部源极-漏极区9的上边界14与上部源极-漏极区10的下边界12封闭了各自的过道区11。在制造下部掺杂区9的过程中，该沟道区11(如)藉由预先沉积切口8壁上适当图案化的氮化层而覆盖，从而可防止掺杂物渗入，由于在布植退火期间引入的掺杂物出现扩散，就产生了下部源极-漏极区9的横向部分。
参考图3所示的平面简图，然后在顶侧涂敷条带型光阻屏蔽15，以首先移除顶侧上的绝缘材料，特别是最好由多晶硅氧化生成的层部分6，然后移除导电层5，及在条型光阻屏蔽之间区域的半导体主体1的半导体材料。在图3中，上部源极-漏极区10的横向边界也用虚线表示其隐藏轮廓。
图4显示依据图3的平面图，系层部分6的条带型屏蔽已移出该区后，该屏蔽系由氧化多晶硅或其它不同材料制成，且填充沟渠之间现已扩大之切口8的壁，及填充沟渠侧壁上的半导体材料表面也已用薄介电层18(最好为氧化层)涂布之后的情形。该介电层18系用作填充沟渠侧壁的半导体材料上的栅极介电质。
在切口内所制造的栅电极16的精确定位使之与填充沟渠部分交叠，栅电极16的纵向两侧由绝缘间隔组件17覆盖。移除条带型光阻屏蔽15之间区域的导电层5，使得仅在沟渠底部区域存在个别单元区之间的导电连接。
图5显示图0断面A位置的断面结构，不过图5仅显示尚未制造位线的中间产品。在此情形中，部分导电层5位于介电材料4构成的填充沟渠顶侧，导电层在每一情形中均在四周界定个别单元。从图中可看出，在每一情形中，用于沟道区11的两栅电极16，彼此绝缘安置于填充沟渠之间所构成的活动沟渠内，该沟道区11安置在介电材料4相互对立的两侧壁上。栅电极16的侧面用间隔组件17(如氮化物构成)隔离。为了图案化栅电极16，也可在栅电极上黏贴多晶硅、钨或硅化钨制成的条型层19及硬光单层20。
图6显示此中间产品在图0所示的断面位置B的存储器单元阵列断面。可以看出，栅电极16的材料也出现在沟渠纵向的个别忆体单元之间区域，且也同样在此图案化。于是条形图案化的栅电极16形成字线，其将沿填充沟渠配置的各条存储器单元连接在一起。在个别存储器单元之间的区域中没有导电层5。在个别存储器单元之间，在介电材料4构成区域的侧壁上。也没有半导体材料构成的部分。于是个别单元的源极-漏极区和沟道区就在字线的纵向中断，如此即界定了个别单元。
参考图7的断面图，还有进一步的方法步骤，但也均系半导体技术本身已知的方法。首先，沉积第一钝化层(最好为氮化层)，且保留的开口系用绝缘层21(最好为硼磷硅玻璃(borophosphosilicateglass；BPSG))填充。这些方法步骤也包括打开至少部分自对准的接触孔，其与要制造的位线22连接。适合做位线的材料为钨。位线22黏贴在导电层5上且系接触连接，因而在此处可构成与上部源极-漏极区10的导电连接。但是也可采用与铝互连相连的多晶硅填充接触孔，或采用铜基金属化机构，同样系本身已知的方法。
图8显示一替代示范具体实施例的断面，其中在栅电极16之间的区域，移除了用作栅极介电质的介电层18。因而，在每一情形中，下部源极-漏极区9的接口24均未覆盖，其在此处连续为接地板。导电层5的填充接触孔23、25及下部源极-漏极区9的该曝露接口24，分别可导入其上的相应开口中。适合填充接触孔的材料为多晶硅。该材料系在顶侧平面上。并用适当的光罩技术依需求图案化。然后在字线的横向延伸方向制造位线(图8中未显示)。位线绝缘黏贴于接地板的填充接触孔25并条形图案化，使单元的导电层5相连接。在位线之间及与之平行的位置，可生成原则上任意数目的类似导体带，与相应的填充接触孔25接触，以连接接地板。
符号说明
1    半导体主体
2    垫氧化层
3    垫氮化层
4    介电材料构成的区域(填充沟渠)
5    导电层
6    层部分
7    间隔组件
8    切口
9    下部源极-漏极区
10   上部源极-漏极区
11   沟道区
12   上部源极-漏极区的下边界
13   下部源极-漏极区的下边界
13a  下部源极-漏极区的下边界
14   下部源极-漏极区的上边界
15   光阻屏蔽
16   栅电极
17   间隔组件
18   条型层
19   条型层
20   硬光罩层
21   绝缘层
22   位线
23   填充接触孔
24   接口
25   填充接触孔

Claims (9)

1.一种无电容单一晶体管动态随机存取存储器单元，其中在半导体材料中，一沟道区系安置在源极与漏极的掺杂区之间，
该区系嵌在介电材料中，其方式使得无外加电位的情形下，该沟道区至少部分泛空电荷载体，以及
一栅电极安置在该沟道区上，且系由一栅极介电质与后者隔离，其中
一由介电材料(4)所构成的区域系在一半导体主体(1)或衬底的一顶侧上形成，该沟道区(11)则安置在介电材材料(4)构成该区域的一侧壁上，
该源极-漏极区(9、10)在该顶侧垂直方向的两侧紧邻该沟道区(11)，
该栅电极(16)系安置在该沟道区(11)远离介电材料(4)构成该区域的一侧上，且系由用作栅极介电质的一介电层(18)，将其与该沟道隔离，以及
该栅电极(16)与一字线连接，而该半导体主体(1)或衬底的一上部源极-漏极区(10)则与一位线连接。
2.如权利要求第1项之单一晶体管动态随机存取存储器单元，其中
该沟道区(11)的该半导体材料系由四周的介电材料限定，其断面与该顶侧在同一平面。
3.如权利要求第2项之单一晶体管动态随机存取存储器单元，其中
该沟道区(11)的该半导体材料，在该沟道区(11)的该半导体材料和介电材料(4)构成的该区域二者间边界的平行方向，在该栅电极(16)附近所占的范围小于在介电材料(4)构成的该区域附近所占范围，其断面与该顶侧在同一平面。
4.一种含有如权利要求第1至3项中任一项之单一晶体管动态随机存取存储器单元的配置，其中
复数个由介电材料(4)所构成的区域，彼此以一定间距安置在该半导体主体(1)或衬底的该顶侧，
在介电材料(4)构成的该区域之间，在每一情形中均移除半导体材料，除了在介电材料(4)构成的该区域该侧壁上，并用于沟道区(11)和源极-漏极区(9、10)的部分，使得在每一情形中，在该半导体材料的该剩余部分之间均存在一切口(8)，以及
该栅电极(16)安置在该切口(8)内。
5.如权利要求第4项之配置，其中导电层(5)系存在于介电材料(4)构成的该区域上的该顶侧，以及
该导电层(5)在每一情形中均将该半导体主体(1)或衬底的两上部源极-漏极区(10)连接在一起，其系存在于介电材料(4)构成的该相应区域的互相对立侧壁上。
6.如权利要求第4或5项之配置，其中
该半导体主体(1)或衬底的该下部源极-漏极区(9)，以一接地板的形式构成连续的掺杂区。
7.一种用于制造一单一晶体管动态随机存取存储器单元的方法，其中
在半导体材料中，两掺杂区制成彼此间隔的源极与漏极，
一栅电极安置在一半导体材料之上，二者间用作沟道区，且系由一栅极介电质将其与该半导体材料隔离，该沟道区由远离该栅电极之侧上的介电材料限定，其中
在一第一步骤，在一半导体主体(1)或衬底的一顶侧制造至少一沟渠，
在一第二步骤，该沟渠用介电材料(4)填充，一上部导电层(5)与该邻近的半导体材料接触，
在一第三步骤，一掺杂物布植引入该半导体主体(1)或衬底的该半导体材料之一上部分，该部分与该导电层(5)连接，以形成一上部源极-漏极区(10)，
在一第四步骤，在距离该填充沟渠的一侧壁较近的该半导体材料中制造一切口(8)，使该顶侧的一垂直条带形半导体材料保留在介电材料(4)构成的该区域之该侧壁上，
在一第五步骤，一掺杂物布植引入该半导体主体(I)或在衬底的该半体材料之一下部分，其系在介电材料(4)构成的该区域之该侧壁上，以形成一下部源极-漏极区(9)，
在一第六步骤，用作一栅极介电质的一介电层(18)黏贴于该半导体材料，其在介电材料(4)构成的该区域之该侧壁上，
在一第七步骤，一栅电极(16)安置在该切口(8)，并图案为一字线的一部分，以及
在一第八步骤，一与该导电层(5)连接的电性连接制成为一位线的一部分，该电性连接与该栅电极(16)绝缘。
8.如权利要求第第7项用于制造含有单一晶体管动态随机存取存储器单元的一配置之方法，其中
在该第一步骤，制造彼此平行的沟渠，
在接第二步骤，该沟渠用介电材料(4)及各自一上部导电层(5)填充，该导电层两侧接触该邻近的半导体材料，
在该第四步骤，在每一情形中，在与相邻的两填充沟渠之该侧壁较近的位置制造切口(8)，使垂直条带形半导体材料保留在该填充沟渠的对立两侧壁上，
在该第五步骤，为了形成下部源极-漏极区(9)，在介电材料(4)构成的该区域之该侧壁上，在该半导体材料的该下部分，引入一掺杂物布植，及在该沟渠的纵向，移除部分该半体材料及该导电层(5)，以形成隔离单元，
在故第六步骤，在每一情形中，用作一栅极介电质的该介电层(18)均黏贴于该半导体材料，其在介电材料(4)构成的该区域之该侧壁上，
在该第七步骤，在每一情形中，两彼此绝缘的栅电极(16)均安置在介电材料(4)构成的该区域之互相对立侧壁前，并图案化为部分隔离字线，以及
在该第八步骤，在每一情形中，一与该导电层(5)连接的电性连接制成为各自一位线的一部分，该导电连接与该栅电极(16)绝缘。
9.如权利要求第第8项之方法，其中
在该第五步骤，为了以一接地板的形式形成一连续掺杂区，该掺杂物植入该半导体材料的该下部分，及
在一进一步的步骤中，该接地板提供该栅电极(16)之间的一电性连接。
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