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KR20120006516A - 반도체 메모리 디바이스를 제공하기 위한 기술들 - Google Patents

반도체 메모리 디바이스를 제공하기 위한 기술들 Download PDF

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KR20120006516A
KR20120006516A KR1020117025324A KR20117025324A KR20120006516A KR 20120006516 A KR20120006516 A KR 20120006516A KR 1020117025324 A KR1020117025324 A KR 1020117025324A KR 20117025324 A KR20117025324 A KR 20117025324A KR 20120006516 A KR20120006516 A KR 20120006516A
Authority
KR
South Korea
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region
word line
memory cell
memory cells
body region
Prior art date
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Ceased
Application number
KR1020117025324A
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English (en)
Inventor
마이클 에이. 반 버스키르크
크리스띠앙 꺄이야
빅토르 아이. 콜디에브
중태 권
피에르 씨. 파잔
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
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Abstract

반도체 메모리 디바이스를 제공하기 위한 기술들이 제공된다. 이 기술들은 로우들 및 컬럼들의 어레이로 배열된 복수의 메모리 셀들을 포함하는 반도체 메모리 디바이스로서 실현될 수 있다. 각각의 메모리 셀은 제 1 방향으로 연장하는 소스 라인에 접속된 제 1 영역을 포함할 수 있다. 각각의 메모리 셀은 또한 제 2 방향으로 연장하는 비트 라인에 접속된 제 2 영역을 포함할 수 있다. 각각의 메모리 셀은 워드 라인으로부터 이격되어 이에 용량성으로 결합된 몸체 영역을 더 포함할 수 있으며, 몸체 영역은 전기적으로 플로팅하고, 제 1 영역과 제 2 영역 사이에 배치된다. 반도체 디바이스는 또한, 복수의 메모리 셀들의 각각을 수용하도록 구성된 트렌치 영역을 형성하기 위해 어레이의 제 1 방향으로 연장하는 제 1 장벽 및 어레이의 제 2 방향으로 연장하고 제 1 장벽과 교차하는 제 2 장벽을 포함할 수 있다.

Description

반도체 메모리 디바이스를 제공하기 위한 기술들{TECHNIQUES FOR PROVIDING A SEMICONDUCTOR MEMORY DEVICE}
관련 출원들에 대한 상호 참조
이 특허 출원은 2009년 3월 31일에 출원된 미국 특허 가출원 제61/165,346호에 대한 우선권을 주장하며, 이것은 참조로써 본 명세서에 완전히 통합된다.
기술분야
본 개시 내용은 일반적으로 반도체 메모리 디바이스들에 관한 것이며, 특히 반도체 메모리 디바이스를 제공하기 위한 기술들에 관한 것이다.
반도체 산업은 반도체 메모리 디바이스들의 밀도 및/또는 복잡도의 증가를 허용하는 기술적 진보들을 경험하였다. 또한, 기술적 진보들은 다양한 형태들의 반도체 메모리 디바이스들의 전력 소비 및 패키지 크기들의 감소들을 허용하였다. 성능을 개선시키고 누설 전류를 감소시키고, 전체적인 스케일링을 향상시키는 기술들, 재료들 및 디바이스들을 이용하여 개선된 반도체 메모리 디바이스들을 활용 및/또는 제조하려는 계속적인 경향이 있다. 실리콘-온-절연체(SOI) 및 벌크 기판들은 이러한 반도체 메모리 디바이스들을 제조하는데 이용될 수 있는 재료들의 예들이다. 이러한 반도체 메모리 디바이스들은 예를 들면, 부분 공핍형(PD: partially depleted)디바이스들, 완전 공핍형(FD: fully depleted) 디바이스들, 다중 게이트 디바이스들(예를 들면, 이중, 삼중 또는 서라운딩 게이트), 및 Fin-FET 디바이스들을 포함할 수 있다.
반도체 메모리 디바이스는 전하들이 저장되는 전기 플로팅 몸체 영역을 구비한 메모리 트랜지스터를 구비한 메모리 셀을 포함할 수 있다. 과잉 다수 전하 캐리어들(excess majority electrical charge carriers)이 전기 플로팅 몸체 영역에 저장될 때, 메모리 셀은 논리적 하이(예를 들면, 이진 "1" 데이터 상태)를 저장할 수 있다. 전기 플로팅 몸체 영역에 다수 전하 캐리어들이 공핍될 때, 메모리 셀은 논리적 로우(예를 들면, 이진 "0" 데이터 상태)를 저장할 수 있다. 또한, 반도체 메모리 디바이스는 실리콘-온-절연체(SOI) 기판들 또는 벌크 기판들(예를 들면, 몸체 분리를 가능하게 함) 상에서 제조될 수 있다. 예를 들면, 반도체 메모리 디바이스는 3차원(3-D) 디바이스(예를 들면, 다중 게이트 디바이스들, Fin-FET들, 리세싱된 게이트들 및 필라들(pillars))로서 제조될 수 있다.
하나의 통상적인 기술에서, 반도체 메모리 디바이스의 메모리 셀은 메모리 트랜지스터의 소스/드레인 영역 및/또는 게이트에 바이어스 신호들을 인가함으로써 판독될 수 있다. 이와 같이, 통상적인 판독 기술은 메모리 셀에 저장된 데이터 상태를 결정하기 위해 소스/드레인 영역 및/또는 게이트 바이어스 신호들의 인가에 응답하여, 메모리 셀의 전기 플로팅 몸체 영역에 의해/내에서 제공된/생성된 전류량을 감지하는 것을 관련시킬 수 있다. 예를 들면, 메모리 셀은 2개 이상의 상이한 논리적 상태들에 대응하는 2개 이상의 상이한 전류 상태들(예를 들면, 2개의 상이한 논리적 상태들: 이진 "0" 데이터 상태 및 이전 "1" 데이터 상태에 대응하는 2개의 상이한 전류 조건들/상태들)을 가질 수 있다.
다른 통상적인 기술에서, 반도체 메모리 디바이스의 메모리 셀은 메모리 트랜지스터의 소스/드레인 영역(들) 및/또는 게이트에 바이어스 신호들을 인가함으로써 기록될 수 있다. 이와 같이, 통상적인 기록 기술은 메모리 셀의 전기 플로팅 몸체 영역에서의 다수 전하 캐리어들의 증가/감소를 유발할 수 있고, 이것은 메모리 셀의 데이터 상태를 결정할 수 있다. 전기 플로팅 몸체 영역에서의 다수 전하 캐리어들의 증가는 충돌 이온화, 대역-대-대역 터널링(gate-induced drain leakage "GIDL"), 또는 직접 주입으로부터 유발될 수 있다. 전기 플로팅 몸체 영역에서의 다수 전하 캐리어들의 감소는, 예를 들면 백 게이트 펄싱(back gate pulsing)을 이용하여 드레인 영역 전하 캐리어 제거, 소스 영역 전하 캐리어 제거, 또는 드레인 및 소스 영역 전하 캐리어 제거를 통해 제거되는 전하 캐리어들로부터 유발될 수 있다.
흔히, 통상적인 반도체 메모리 셀은 판독 및/또는 기록 동작들을 수행할 때 비교적 넓은 면적 및/또는 대량의 전력 소비를 요구한다. 예를 들면, 통상적인 반도체 메모리 셀은 실리콘-온-반도체(SOI) 기판 또는 벌크 기판 상에서 넓은 면적을 점유하고 평면 방향의 다양한 영역들을 구비하여 제조될 수 있다. 따라서, 통상적인 반도체 메모리 셀은 불충분한 스케일러빌리티를 가질 수 있고 반도체 메모리 셀의 크기의 증가를 유발한다. 또한, 판독 및/또는 기록 동작들 동안 양 및 음의 게이트 바이어스들 사이의 펄싱은 통상적인 반도체 메모리 셀의 전력 소비의 증가를 유발할 수 있다.
상술한 것에 비추어, 통상적인 플로팅 몸체 반도체 메모리 디바이스들과 연관된 심각한 문제들 및 결함들이 존재할 수 있음을 알 수 있다.
반도체 메모리 디바이스를 제공하기 위한 기술들이 개시된다. 특정 예시적인 일 실시예에서, 이 기술들은 로우들 및 컬럼들의 어레이로 배열된 복수의 메모리 셀들을 포함하는 반도체 메모리 디바이스로서 실현될 수 있다. 각각의 메모리 셀은 제 1 방향으로 연장하는 소스 라인에 접속된 제 1 영역을 포함할 수 있다. 각각의 메모리 셀은 또한 제 2 방향으로 연장하는 비트 라인에 접속된 제 2 영역을 포함할 수 있다. 각각의 메모리 셀은 워드 라인으로부터 이격되어 이에 용량성으로 결합된 몸체 영역을 더 포함할 수 있으며, 몸체 영역은 전기적으로 플로팅하고, 제 1 영역과 제 2 영역 사이에 배치된다. 반도체 디바이스는 또한, 복수의 메모리 셀들의 각각을 수용하도록 구성된 트렌치 영역을 형성하기 위해 어레이의 제 1 방향으로 연장하는 제 1 장벽 및 어레이의 제 2 방향으로 연장하고 제 1 장벽과 교차하는 제 2 장벽을 포함할 수 있다.
특정 예시적인 실시예의 다른 양태들에 따라, 제 1 영역 및 제 2 영역은 N-도핑된 영역들일 수 있다.
이 특정 예시적인 실시예의 또 다른 양태들에 따라, 몸체 영역은 P-도핑된 영역일 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 몸체 영역은 도핑되지 않은 영역일 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 제 1 장벽 및 제 2 장벽은 절연 산화물 재료의 형태일 수 있다.
이 특정 예시적인 실시예의 또 다른 양태에 따라, 제 1 장벽 및 제 2 장벽은 P-형 기판 상에 형성될 수 있다.
특정 예시적인 실시예의 다른 양태들에 따라, 워드 라인은 몸체 영역의 측면을 따라 배치될 수 있다.
이 특정 예시적인 실시예의 또 다른 양태들에 따라, 워드 라인의 높이는 몸체 영역의 높이와 유사할 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 워드 라인은 몸체 영역의 측면과 제 1 영역의 적어도 일부의 측면에 인접하게 배치될 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 워드 라인은 몸체 영역의 측면 및 제 2 영역의 적어도 일부의 측면을 따라 배치될 수 있다.
이 특정 예시적인 실시예의 또 다른 양태에 따라, 워드 라인은 몸체 영역의 측면, 제 1 영역의 측면의 적어도 일부, 및 제 2 영역의 측면의 적어도 일부를 따라 배치될 수 있다.
특정 예시적인 실시예의 다른 양태들에 따라, 워드 라인의 높이는 몸체 영역의 높이보다 짧을 수 있다.
이 특정 예시적인 실시예의 또 다른 양태들에 따라, 워드 라인은 직사각 단면 형상을 가질 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 워드 라인은 U 단면 형상을 가질 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 워드 라인은 L 단면 형상을 가질 수 있다.
이 특정 예시적인 실시예의 또 다른 양태에 따라, 워드 라인은 복수의 몸체 영역들에 용량성으로 결합될 수 있다.
특정 예시적인 실시예의 다른 양태들에 따라, 워드 라인은 일정한 전위에 결합될 수 있다.
이 특정 예시적인 실시예의 또 다른 양태들에 따라, 워드 라인은 접지 전위에 결합될 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 메모리 셀들의 어레이는 메모리 셀들의 인접한 로우들을 분리하는 메모리 셀들의 더미 로우(dummy row)를 포함할 수 있다.
이 특정 예시적인 실시예의 부가의 양태들에 따라, 소스 라인은 제 1 영역 아래의 평면에 구성된 제 1 방향으로 연장할 수 있다.
이 특정 예시적인 실시예의 또 다른 양태에 따라, 비트 라인은 제 2 영역 위의 평면에 구성된 제 2 방향으로 연장할 수 있다.
특정 예시적인 실시예의 다른 양태들에 따라, 비트 라인은 비트 라인 컨택(bit line contact)을 통해 제 2 영역에 접속될 수 있다.
본 개시 내용은 지금부터 첨부 도면들에 도시된 바와 같은 예시적인 실시예들을 참조하여 더욱 상세히 기술될 것이다. 본 개시내용이 예시적인 실시예들을 참조하여 하기에 기술되지만, 본 개시내용이 이에 제한되는 것이 아님을 알아야 한다. 본 명세서의 개시내용들에 대한 액세스를 갖는 본 기술분야의 통상의 기술자들은 본 명세서에 기술된 본 개시내용의 범위 내에 있는 추가적인 구현들, 수정들 및 실시예들 뿐만 아니라, 다른 이용 분야들을 인식할 것이고, 그에 대해 본 개시내용이 상당히 활용될 수 있다.
본 개시내용의 더욱 완전한 이해를 용이하게 하기 위하여, 지금부터 첨부 도면들에 대한 참조가 이루어지며, 도면에서 동일한 요소들은 동일한 번호들로 참조된다. 이들 도면들은 본 개시내용을 제한하기 위한 것으로 해석되어서는 안 되며, 단지 예시하기 위한 것일 뿐이다.
도 1은 본 개시내용의 실시예에 따라, 메모리 셀 어레이, 데이터 기록 및 감지 회로, 및 메모리 셀 선택 및 제어 회로를 포함하는 반도체 메모리 디바이스의 개략적 블록도.
도 2는 본 개시내용의 실시예에 따라 복수의 메모리 셀들을 구비한 메모리 셀 어레이의 일부의 상면도.
도 3은 본 개시내용의 실시예에 따라 복수의 메모리 셀들을 구비한 메모리 셀 어레이의 일부의 단면도.
도 4는 본 개시내용의 제 1 대안 실시예에 따라 복수의 메모리 셀들을 구비한 메모리 셀 어레이의 일부의 단면도.
도 5는 본 개시내용의 제 2 대안 실시예에 따라 복수의 메모리 셀들을 구비한 메모리 셀 어레이의 일부의 단면도.
도 6은 본 개시내용의 실시예에 따라 메모리 셀 어레이의 일부의 3차원 관점을 도시한 도면.
도 7은 본 개시내용의 실시예에 따라 복수의 메모리 셀들을 구비한 메모리 셀 어레이의 일부의 상면도 및 단면도.
도 8은 본 개시내용의 제 1 대안 실시예에 따라 복수의 메모리 셀들을 구비한 메모리 셀 어레이의 일부의 상면도 및 단면도.
도 9는 본 개시내용의 제 2 대안 실시예에 따라 복수의 메모리 셀들을 구비한 메모리 셀 어레이의 일부의 상면도 및 단면도.
도 1을 참조하면, 본 개시내용의 실시예에 따라, 메모리 셀 어레이(20), 데이터 기록 및 감지 회로(36), 및 메모리 셀 선택 및 제어 회로(38)를 포함하는 반도체 메모리 디바이스(10)의 개략적 블록도가 도시되어 있다. 메모리 셀 어레이(20)는 워드 라인(WL)(28) 및/또는 소스 라인(EN)(32)을 통해 메모리 셀 선택 및 제어 회로(38)와, 비트 라인(CN)(30)을 통해 데이터 기록 및 감지 회로(36)에 각각 접속된 복수의 메모리 셀들(12)을 포함할 수 있다. 비트 라인(CN)(30) 및 소스 라인(EN)(32)은 2개의 신호 라인들 사이를 구별하기 위해 이용된 표시들이며 이들은 호환 가능하게 이용될 수 있음을 알 수 있다. 데이터 기록 및 감지 회로(36)는 선택된 메모리 셀들(12)로부터 데이터를 판독할 수 있고 선택된 메모리 셀들(12)에 데이터를 기록할 수 있다. 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)는 복수의 데이터 감지 증폭기들을 포함할 수 있다. 각각의 데이터 감지 증폭기는 적어도 하나의 비트 라인(CN)(30) 및 전류 또는 전압 기준 신호를 수신할 수 있다. 예를 들면, 각각의 데이터 감지 증폭기는 메모리 셀(12)에 저장된 데이터 상태를 감지하기 위한 교차-결합된 감지 증폭기일 수 있다.
각각의 데이터 감지 증폭기는 전압 및/또는 전류 감지 회로 및/또는 기술들을 활용할 수 있다. 예시적인 실시예에서, 각각의 데이터 감지 증폭기는 전류 감지 회로 및/또는 기술들을 활용할 수 있다. 예를 들면, 전류 감지 증폭기는 선택된 메모리 셀(12)로부터의 전류를 기준 전류(예를 들면, 하나 이상의 기준 셀들의 전류)와 비교할 수 있다. 그 비교로부터, 선택된 메모리 셀(12)이 논리적 하이(예를 들면, 이진 "1" 데이터 상태) 또는 논리적 로우(예를 들면, 이진 "0" 데이터 상태)를 포함하는지가 결정될 수 있다. 본 기술분야의 통상의 기술자들은 다양한 형태들 또는 형상들의 데이터 기록 및 감지 회로(36)(메모리 셀(12)에 저장된 데이터 상태를 감지하기 위해, 하나 이상의 감지 증폭기들을 포함, 전압 또는 전류 감지 기술들을 이용, 기준 셀들을 이용하거나 하지 않음)가 메모리 셀들(12)에 저장된 데이터를 판독하거나 메모리 셀들(12)에 데이터를 기록하기 위해 활용될 수 있음을 알 수 있다.
또한, 메모리 셀 선택 및 제어 회로(38)는 하나 이상의 워드 라인들(WL)(28) 및/또는 소스 라인들(EN)(32) 상에 제어 신호들을 인가함으로써, 그것으로부터의 데이터 판독 및 그것에의 데이터 기록을 용이하게 하기 위해 하나 이상의 미리 결정된 메모리 셀들(12)을 선택 및/또는 인에이블할 수 있다. 메모리 셀 선택 및 제어 회로(38)는 어드레스 신호들, 예를 들면 로우 어드레스 신호들로부터 그러한 제어 신호들을 생성할 수 있다. 또한, 메모리 셀 선택 및 제어 회로(38)는 워드 라인 디코더 및/또는 구동기를 포함할 수 있다. 예를 들면, 메모리 셀 선택 및 제어 회로(38)는 하나 이상의 미리 결정된 메모리 셀들(12)을 선택 및/또는 인에이블하기 위한 하나 이상의 상이한 제어/선택 기술들(및 그에 따른 회로)을 포함할 수 있다. 특히, 모든 이러한 제어/선택 기술들, 및 그에 따른 회로는, 현재 알려져 있든지 나중에 개발되든지 간에, 본 개시내용의 범위 내에 있는 것으로 의도된다.
예시적인 실시예에서, 반도체 메모리 디바이스(10)는, "클리어(clear)" 또는 논리적 로우(예를 들면, 이진 "0" 데이터 상태) 기록 동작을 실행함으로써 메모리 셀들(12)의 활성 로우 내의 모든 메모리 셀들(12)이 먼저 논리적 로우(예를 들면, 이진 "0" 데이터 상태)로 기록되는 2단계 기록 동작을 구현할 수 있다. 그 후에, 메모리 셀들(12)의 활성 로우 내의 선택된 메모리 셀들(12)은 논리적 하이(예를 들면, 이진 "1" 데이터 상태) 기록 동작을 실행함으로써 논리적 하이(예를 들면, 이진 "1" 데이터 상태)로 선택적으로 기록될 수 있다. 반도체 메모리 디바이스(10)는 또한, 메모리 셀들(12)의 활성 로우 내의 선택된 메모리 셀들(12)이 "클리어" 동작을 먼저 구현하지 않고, 논리적 하이(예를 들면, 이진 "1" 데이터 상태) 또는 논리적 로우(예를 들면, 이진 "0" 데이터 상태)로 선택적으로 기록될 수 있는 1단계 기록 동작을 구현할 수 있다. 반도체 메모리 디바이스(10)는 본 명세서에 기술된 예시적인 기록, 리프레싱, 홀딩, 및/또는 판독 기술들 중 어느 하나를 활용할 수 있다.
메모리 셀들(12)은 N-형, P-형 및/또는 두 형태들의 트랜지스터들을 포함할 수 있다. 메모리 어레이(20)의 주변 기기인 회로(예를 들면, 감지 증폭기들 또는 비교기들, 로우 및 컬럼 어드레스 디코더들, 및 라인 구동기들(본 명세서에서는 도시되지 않음))는 또한 P-형 및/또는 N-형 트랜지스터들을 포함할 수 있다. P-형 트랜지스터들 또는 N-형 트랜지스터들이 메모리 어레이(20)의 메모리 셀들(12)에서 활용되는지에 상관없이, 메모리 셀들(12)로부터의 판독 및/또는 메모리 셀들(12)에의 기록을 위한 적합한 전위들(예를 들면, 양 또는 음의 전위들)은 본 개시내용에 비추어 본 기술분야의 통상의 기술자들에게 잘 알려져 있다. 따라서, 간략하게 하기 위해, 이러한 적합한 전위들의 논의는 본 명세서에 포함하지 않을 것이다.
도 2를 참조하면, 본 개시내용의 실시예에 따라 복수의 메모리 셀들(12)을 구비한 메모리 셀 어레이(20)의 일부의 상면도가 도시되어 있다. 상면도에 도시된 바와 같이, 메모리 셀 어레이(20)는, 복수의 워드 라인들(28)(WL), 복수의 비트 라인들(CN)(30) 및 복수의 소스 라인들(EN)(32)을 포함하는 로우들 및 컬럼들의 매트릭스로 배열된 복수의 메모리 셀들(12)을 포함할 수 있다. 각각의 비트 라인(CN)(30)은 메모리 셀 어레이(20)의 제 1 평면을 따라 제 1 방향으로 연장할 수 있다. 각각의 소스 라인(EN)(32)은 메모리 셀 어레이(20)의 제 2 평면을 따라 제 2 방향으로 연장할 수 있다. 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 제 3 평면을 따라 제 2 방향으로 연장할 수 있다. 제 1 평면, 제 2 평면 및 제 3 평면은 서로 평행한 상이한 평면들로 배열될 수 있다.
도 3을 참조하면, 본 개시내용의 실시예에 따라 복수의 메모리 셀들(12)을 구비한 메모리 셀 어레이(20)의 일부의 단면도가 도시되어 있다. 예를 들면, 도 3은 도 2에 도시된 상면도의 라인(A-A)를 따라 취해진 단면도를 도시한다. 단면도는 메모리 셀 어레이(20)에서 메모리 셀들(12)의 컬럼을 도시할 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)의 각각의 로우 및/또는 컬럼은 복수의 메모리 셀들(12)을 포함할 수 있다. 각각의 메모리 셀(12)은 N+ 소스 영역(120), P-몸체 영영(122) 및 N+ 드레인 영역(124)을 포함할 수 있다. N+ 소스 영역(120), P-몸체 영영(122) 및/또는 N+ 드레인 영역(124)은 필라(pillar) 또는 핀(fin) 구성에서 순차적으로 연속하는 관계로 배치될 수 있고, P-기판(130)에 의해 규정된 평면에 수직으로 또는 직교하여 연장할 수 있다.
예시적인 실시예에서, N+ 소스 영역(120)은 도너 불순물들(예를 들면, 질소, 비소 및/또는 인)을 포함하고 소스 라인(EN)(32)에 접속된 반도체 재료(예를 들면, 실리콘)의 형태일 수 있다. 예시적인 실시예에서, 소스 라인(EN)(32)은 금속층의 형태일 수 있다. 다른 예시적인 실시예에서, 소스 라인(EN)(32)은 폴리사이드층(예를 들면, 금속 재료 및 실리콘 재료의 조합)의 형태일 수 있다. 또 다른 예시적인 실시예에서, 소스 라인(EN)(32)은 N+ 도핑된 실리콘층의 형태일 수 있다. 소스 라인(EN)(32)은 복수의 메모리 셀들(12)(예를 들면, 메모리 셀들(12)의 로우)에 접속될 수 있다. 예를 들면, 소스 라인(EN)(32)은 N+ 소스 영역(120) 아래에 형성될 수 있다. 다른 예시적인 실시예에서, 소스 라인(EN)(32)은 N+ 소스 영역(120)의 측면 상에 형성될 수 있다.
예시적인 실시예에서, P-몸체 영역(122)은 전하들을 축적/저장하도록 구성된 메모리 셀(12)의 전기 플로팅 몸체 영역일 수 있고, 워드 라인(WL)(28)으로부터 이격될 수 있고 용량성으로 결합될 수 있다. 예시적인 실시예에서, P-몸체 영역(122)은 억셉터 불순물들(acceptor impurities)을 포함하는 반도체 재료(예를 들면, 진성 실리콘)의 형태일 수 있다. 예를 들면, P-몸체 영역(122)은 붕소 불순물들로 도핑된 실리콘 재료의 형태일 수 있다. 다른 예시적인 실시예에서, P-몸체 영역(122)은 반도체 재료(예를 들면, 진성 실리콘)의 형태일 수 있다. 또 다른 예시적인 실시예들에서, P-몸체 영역(122)은 도핑되지 않은 반도체 재료의 형태일 수 있다.
워드 라인(WL)(28)은 폴리사이드층 또는 금속층의 형태일 수 있다. 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 로우 방향들로 배향될 수 있고, 복수의 메모리 셀들(12)에 접속될 수 있다. 워드 라인(WL)(28)은 2개의 연속하는 메모리 셀들(12)(예를 들면, 메모리 셀 어레이(20)의 상이한 로우들 상에 배치된 메모리 셀들(12)) 사이에 배열될 수 있다. 워드 라인(WL)(28)은 컬럼 방향의 2개의 연속하는 메모리 셀들(12) 사이에서 공유될 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)은, 워드 라인(WL)(28)에 의해 유발될 수 있는 교란을 감소시키기 위하여 P-몸체 영역(122)의 높이와 유사하거나 동일한 높이를 가질 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 P-몸체 영역(122)의 높이를 넘어서 연장하는 높이를 가질 수 있다. 예를 들면, 워드 라인(WL)(28)은 N+ 소스 영역(120)의 상부 영역에 인접하게 P-몸체 영역(122)의 하부 영역을 넘어서 연장하는 높이를 가질 수 있다. 또 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 N+ 드레인 영역(124)의 하부 영역에 인접하게 P-몸체 영역(122)의 상부 영역을 넘어서 연장하는 높이를 가질 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 N+ 소스 영역(120)의 상부 영역과 N+ 드레인 영역(124)의 하부 영역에 각각 인접하게 P-몸체 영역(122)의 상부 영역 및 하부 영역 둘다를 넘어서 연장하는 높이를 가질 수 있다.
또한, 워드 라인(WL)(28)은 P-몸체 영역(122)의 높이보다 짧은 높이를 가질 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)의 하부 영역은 P-몸체 영역(122)의 하부 영역과 플러싱될 수 있고 워드 라인(WL)(28)의 상부 영역이 P-몸체 영역(122)의 상부 영역 아래에 있을 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)의 상부 영역은 P-몸체 영역(122)의 상부 영역과 플러싱될 수 있고, 워드 라인(WL)(28)의 하부 영역은 P-몸체 영역(122)의 하부 영역 위에 있을 수 있다. 또 다른 예시적인 실시예들에서, 워드 라인(WL)(28)의 상부 영역은 P-몸체 영역(122)의 상부 영역 아래에 있을 수 있고, 워드 라인(WL)(28)의 하부 영역은 P-몸체 영역(122)의 하부 영역 위에 있을 수 있다.
P-몸체 영역(122) 및 워드 라인(WL)(28)은 절연 또는 유전체 영역(128)을 통해 용량성으로 결합될 수 있다. 절연 또는 유전체 영역(128)은 절연 재료, 유전체 재료, 또는 절연 및 유전체 재료들의 조합으로 형성될 수 있다. 예시적인 실시예에서, 절연 또는 유전체 영역(128)은 P-몸체 영역(122)을 워드 라인(WL)(28)에 용량성으로 결합하기 위하여 P-몸체 영역(122)의 하나 이상의 측면들 상에 배열될 수 있다. 다른 예시적인 실시예에서, 절연 또는 유전체 영역(128)은 워드 라인(WL)(28)을 P-몸체 영역(122)에 용량성으로 결합하기 위하여 P-몸체 영역(122) 주변을 둘러쌀 수 있다.
예시적인 실시예에서, 메모리 셀(12)의 N+ 드레인 영역(124)은 비트 라인(CN)(30)에 접속될 수 있다. 예시적인 실시예에서, N+ 드레인 영역(124)은 도너 불순물들(예를 들면, 질소, 비소 및/또는 인)을 포함하는 반도체 재료(예를 들면, 실리콘)로 형성될 수 있다. 예시적인 실시예에서, 비트 라인(CN)(30)은 폴리사이드층으로 형성될 수 있다. 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 금속층으로 형성될 수 있다. 예를 들면, 비트 라인(CN)(30)은 알루미늄, 구리, 텅스텐, 티탄, 질화 티탄 및/또는 그 조합으로 형성될 수 있다. 또 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 도핑된 폴리실리콘층으로 형성될 수 있다.
비트 라인(CN)(30)은 복수의 비트 라인 컨택들(132)을 통해 복수의 메모리 셀들(12)(예를 들면, 메모리 셀들(12)의 컬럼)에 접속될 수 있다. 예를 들면, 각각의 비트 라인 컨택(132)은 메모리 셀 어레이(20)의 컬럼 방향을 따르는 메모리 셀(12)에 대응할 수 있다. 각각의 비트 라인 컨택(132)은 비트 라인(CN)(30)에서 메모리 셀(12)의 N+ 드레인 영역(124)으로 미리 결정된 전위를 결합하기 위하여, 금속층 또는 폴리실리콘층으로 형성될 수 있다. 예를 들면, 비트 라인 컨택(132)은 텅스텐, 티탄, 질화 티탄, 폴리실리콘 또는 그 조합으로 형성될 수 있다. 비트 라인 컨택(132)은 비트 라인(CN)(30)에서 메모리 셀(12)의 N+ 드레인 영역(124)으로 연장하는 높이를 가질 수 있다. 메모리 셀 어레이(20)의 컬럼 방향을 따르는 복수의 비트 라인 컨택들(132)은 유전체 재료(134)를 통해 서로 분리될 수 있다. 예시적인 실시예에서, 유전체 재료(134)는 메모리 셀(12)의 컬럼 방향을 따라 메모리 셀들(12)을 분리하기 위하여 질화 실리콘에서 형성될 수 있다.
비트 라인 컨택(132)은 워드 라인(WL)(28)으로부터 절연체/유전체 재료(136)를 통해 분리될 수 있다. 절연체/유전체 재료는 비트 라인(CN)(30) 상에 인가된 전위로부터 워드 라인(WL)(28) 상에 인가된 전위의 교란을 감소시키기 위하여 질화 실리콘 또는 이산화 실리콘 재료로 형성될 수 있다. 예시적인 실시예에서, 비트 라인 컨택(132)과 절연체/유전체 재료(136) 사이에 신뢰 가능한 컨택을 얻기 위하여 비트 라인 컨택(132)과 절연체/유전체 재료(136) 사이에 인터페이스층(138)이 제공될 수 있다. 인터페이스층(138)은 절연체/유전체 재료(136)의 상부 영역 및/또는 측면 영역들 상에 배열될 수 있다. 인터페이스층(138)은 예를 들면 절연 재료(예를 들면, 질화 실리콘 또는 이산화 실리콘)으로 형성될 수 있다.
예시적인 실시예에서, P-기판(130)은 억셉터 불순물들을 포함하는 반도체 재료(예를 들면, 실리콘)로 이루어질 수 있거나, 메모리 셀 어레이(20)의 베이스를 형성할 수 있다. 예시적인 대안 실시예들에서, 복수의 P-기판들(130)이 메모리 셀 어레이(20)의 베이스를 형성할 수 있거나, 단일 P-기판(130)이 메모리 셀 어레이(20)의 베이스를 형성할 수 있다. 또한, P-기판(130)은 P-웰 기판의 형태로 이루어질 수 있다.
복수의 장벽들(140)은 P-기판(130) 상에 형성될 수 있다. 예를 들면, 복수의 장벽들(140)은 절연 재료로 형성될 수 있다. 예시적인 실시예에서, 복수의 장벽들(140)은 절연 산화물 재료로 형성될 수 있다. 복수의 장벽들(140)은 메모리 셀 어레이(20)의 컬럼 방향 또는 로우 방향으로 배향될 수 있다. 예를 들면, 복수의 장벽들(140) 중 제 1 장벽(140)은 컬럼 방향으로 배향될 수 있다. 복수의 장벽들(140) 중 제 2 장벽(140)은 로우 방향으로 배향될 수 있다. 예시적인 실시예에서, 컬럼 방향으로 배향된 제 1 장벽(140) 및 로우 방향으로 배향된 제 2 장벽(140)은 트렌치 영역을 형성하기 위해 교차될 수 있다. 트렌치 영역은, 내부에 메모리 셀(12)을 수용할 수 있는 단면 형상을 가질 수 있다. 예를 들면, 트렌치 영역은, 메모리 셀(12)을 수용할 수 있는 정사각, 직사각, 원통 및/또는 다른 형상들의 단면 형상을 가질 수 있다. 장벽들(140)의 높이는 워드 라인(WL)(28)의 높이에 의존할 수 있다. 예를 들면, 장벽들(140)은 워드 라인(WL)(28)이 N+ 소스 영역(120)의 상부 영역에 인접하게 P-몸체 영역(122)의 하부 영역을 넘어서 연장하는 높이를 가질 때 N+ 소스 영역(120)의 높이보다 짧게 연장하는 높이를 가질 수 있다. 다른 예시적인 실시예에서, 장벽들(140)은 워드 라인(WL)(28)이 P-몸체 영역(122)과 유사한 높이를 가질 때 N+ 소스 영역(120)과 유사한 높이를 가질 수 있다. 또 다른 예시적인 실시예들에서, 장벽들(140)은 워드 라인(WL)(28)이 P-몸체 영역(122)의 하부 영역을 넘어서 연장하지 않는 높이를 가질 때 N+ 소스 영역(120)의 높이보다 높은 높이를 가질 수 있다.
도 4를 참조하면, 본 개시내용의 제 1 대안 실시예에 따라 복수의 메모리 셀들(12)을 구비한 메모리 셀 어레이(20)의 일부의 단면도가 도시되어 있다. 도 4는, 대안적인 워드 라인(WL)(28) 구성을 제외하면, 도 3에 도시된 단면도와 유사한 메모리 셀 어레이(20)에서의 메모리 셀들(12)의 컬럼의 단면도를 도시한다. 예시적인 실시예에서, 워드 라인(WL)(28)은 "U" 단면 형상을 갖는 금속 또는 도전층으로 형성될 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)은 2개의 측면 부분들로 형성될 수 있으며, 교차 하부 부분은 2개의 측면 부분들을 접속한다. 워드 라인(WL)(28)은 2개의 연속하는 메모리 셀들(12)(예를 들면, 메모리 셀 어레이(20)의 상이한 로우들 상에 배치된 메모리 셀들(12)) 사이에 배열될 수 있다. 워드 라인(WL)(28)은 컬럼 방향으로 2개의 연속하는 메모리 셀들(12) 사이에서 공유될 수 있다. 예를 들면, 워드 라인(WL)(28)의 각각의 측면 부분은 각각의 절연 또는 유전체 영역(128)을 통해 각각의 P-몸체 영역(122)에 용량성으로 결합될 수 있다. 따라서, 워드 라인(WL)(28)의 2개의 측면 부분들은 연속하는 메모리 셀들(12)이 워드 라인(WL)(28)을 공유할 수 있도록, 하부 부분을 통해 서로 접속될 수 있다.
워드 라인(WL)(28)은 메모리 셀들(12)에 대해 하나 이상의 동작들(예를 들면, 판독, 기록, 리프레시, 및/또는 다른 활성 동작)을 수행하기 위하여 전위를 인가하기 위한 미리 결정된 높이를 가질 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)의 각각의 측면 부분은 각각의 P-몸체 영역(122)의 높이와 유사하거나 같은 높이를 가질 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)의 각각의 측면 부분은 각각의 P-몸체 영역(122)의 높이를 넘어서 연장하는 높이를 가질 수 있다. 예를 들면, 워드 라인(WL)(28)의 각각의 측면 부분은 N+ 소스 영역(120)의 상부 영역에 인접하게 P-몸체 영역(122)의 하부 영역을 넘어서 연장하는 높이를 가질 수 있다. 또 다른 예시적인 실시예에서, 워드 라인(WL)(28)의 각각의 측면 부분은 N+ 드레인 영역(124)의 상부 영역에 인접하게 P-몸체 영역(122)의 상부 영역을 넘어서 연장하는 높이를 가질 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)의 각각의 측면 부분은 N+ 소스 영역(120)의 상부 영역 및 N+ 드레인 영역(124)의 하부 영역에 각각 인접하게 P-몸체 영역(122)의 하부 영역 및 상부 영역 둘다를 넘어서 연장하는 높이를 가질 수 있다.
또한, 워드 라인(WL)(28)의 각각의 측면 부분은 P-몸체 영역(122)의 높이보다 짧은 높이를 가질 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)의 각각의 측면 부분의 하부 영역은 P-몸체 영역(122)의 하부 영역과 플러싱될 수 있고, 워드 라인(WL)(28)의 각각의 측면 부분의 상부 영역은 P-몸체 영역(122)의 상부 영역 아래에 있을 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)의 각각의 측면 부분의 상부 영역은 P-몸체 영역(122)의 상부 영역과 플러싱될 수 있고, 워드 라인(WL)(28)의 각각의 측면 부분의 하부 영역은 P-몸체 영역(122)의 하부 영역 위에 있을 수 있다. 또 다른 예시적인 실시예들에서, 워드 라인(WL)(28)의 각각의 측면 부분의 상부 영역은 P-몸체 영역(122)의 상부 영역 아래에 있을 수 있고, 워드 라인(WL)(28)의 각각의 측면 부분의 하부 영역은 P-몸체 영역(122)의 하부 영역 위에 있을 수 있다.
도 5를 참조하면, 본 개시내용의 제 2 대안 실시예에 따라 복수의 메모리 셀들(12)을 구비한 메모리 셀 어레이(20)의 일부의 단면도가 도시되어 있다. 도 5는, 대안적인 워드 라인(WL)(28) 구성을 제외하고, 도 3에 도시된 단면도와 유사한 메모리 셀 어레이(20)에서의 메모리 셀들(12)의 컬럼의 단면도를 도시한다. 상기에 논의된 바와 같이, 워드 라인(WL)(28)은 금속층 또는 폴리사이드층 또는 임의의 다른 도전층으로 형성될 수 있다. 워드 라인(WL)(28)은 P-몸체 영역(122)의 2개의 측면들 상에 배치된 "L" 단면 형상의 컨택들의 쌍을 가질 수 있다. 예를 들면, 워드 라인(WL)(28)은 단일 P-몸체 영역(122)에 용량성으로 결합될 수 있고, 컬럼 방향으로 2개의 연속하는 P-몸체 영역들(122) 사이에 공유될 수 없다. 예시적인 실시예에서, 워드 라인(WL)(28)은 P-몸체 영역(122)의 측면을 따라 연장된 영역(elongated region) 및 장벽(140) 상에 형성된 짧은 하부 영역으로 형성될 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)의 컬럼 방향으로 배열된 2개의 연속하는 메모리 셀들(12)은 워드 라인(WL)(28)을 공유할 수 없다. 예를 들면, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 컬럼 방향으로 각각의 메모리 셀(12)에 대응할 수 있다. 워드 라인(WL)(28)은 절연 또는 유전체 영역(128)을 통해 P-몸체 영역(122)의 2개의 측면들에 용량성으로 결합될 수 있다. P-몸체 영역(122)의 측면들 상에 배치된 워드 라인(WL)(28)을 통해 P-몸체 영역(122)에 전위가 용량성으로 인가될 수 있다.
워드 라인(WL)(28)은 하나 이상의 동작들(예를 들면, 판독, 기록, 리프레시 및/또는 다른 활성 동작)을 수행하기 위하여 전위를 인가하기 위한 미리 결정된 높이를 가질 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)은 P-몸체 영역(122)의 높이와 유사하거나 동일한 높이를 가질 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 P-몸체 영역(122)의 높이를 넘어서 연장하는 높이를 가질 수 있다. 예를 들면, 워드 라인(WL)(28)은 N+ 소스 영역(120)으로 P-몸체 영역(122)의 하부 영역을 넘어서 연장하는 높이를 가질 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 N+ 드레인 영역(124)으로 P-몸체 영역(122)의 상부 영역을 넘어서 연장하는 높이를 가질 수 있다. 또 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 N+ 소스 영역(120) 및 N+ 드레인 영역(124) 각각으로 P-몸체 영역(122)의 하부 영역 및 상부 영역 둘다를 넘어서 연장하는 높이를 가질 수 있다.
또한, 워드 라인(WL)(28)은 P-몸체 영역(122)의 높이보다 짧은 높이를 가질 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)의 하부 영역은 P-몸체 영역(122)의 하부 영역과 플러싱될 수 있고, 워드 라인(WL)(28)의 상부 영역은 P-몸체 영역(122)의 상부 영역 아래에 있을 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)의 상부 영역은 P-몸체 영역(122)의 상부 영역과 플러싱될 수 있고, 워드 라인(WL)(28)의 하부 영역은 P-몸체 영역(122)의 하부 영역 위에 있을 수 있다. 또 다른 예시적인 실시예들에서, 워드 라인(WL)(28)의 상부 영역은 P-몸체 영역(122)의 상부 영역 아래에 있을 수 있고, 워드 라인(WL)(28)의 하부 영역은 P-몸체 영역(122)의 하부 영역 위에 있을 수 있다.
도 6을 참조하면, 본 개시내용의 실시예에 따라 메모리 셀 어레이(20)의 일부의 3차원 관점이 도시되어 있다. 예를 들면, 도 6은 도 2에 도시된 메모리 셀들(12)의 4 x 4 어레이를 도시한다. 상술된 바와 같이, 각각의 메모리 셀(12)은 N+ 소스 영역(120), P-몸체 영역(122) 및 N+ 드레인 영역(124)을 포함할 수 있다. N+ 소스 영역(120), P-몸체 영역(122) 및 N+ 드레인 영역(124)은, P-기판(130)에 의해 규정된 평면에 수직으로 또는 직교하여 연장할 수 있는 필라 또는 핀 구성 내에서 순차적으로 연속하는 관계로 배치될 수 있다.
도 7은 본 개시내용의 실시예에 따라 복수의 메모리 셀들(12)을 구비한 메모리 셀 어레이(20)의 일부의 상면도 및 단면도를 도시한다. 도 7에 도시된 상면도는 도 2에 도시된 상면도와 유사할 수 있다. 복수의 장벽들(140)은 메모리 셀 어레이(20)의 제 1 평면을 따라 제 1 방향으로 연장할 수 있다. 또한, 복수의 장벽들(140)은 메모리 셀 어레이(20)의 제 1 평면을 따라 제 2 방향으로 연장할 수 있다. 제 1 방향 및 제 2 방향으로 연장하는 복수의 장벽들(140)은 트렌치 영역을 형성할 수 있다. 메모리 셀들(12)은 복수의 장벽들(140)의 트렌치 영역들 사이에 형성될 수 있다. 상기에 논의된 바와 같이, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 제 2 평면을 따라 제 2 방향으로 연장할 수 있다. 예시적인 실시예에서, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 메모리 셀들(12) 사이에 배열될 수 있다. 예를 들면, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 컬럼 방향으로 연속하는 메모리 셀들(12) 사이에서 공유될 수 있다.
단면도 A-A는 상면도의 라인(A-A)을 따라 취해지고, 단면도 B-B는 상면도의 라인(B-B)을 따라 취해지고, 단면도 C-C는 상면도의 라인(C-C)을 따라 취해진다. 단면도 A-A에 도시된 바와 같이, 워드 라인(WL)(28)은 제 2 방향으로 연장하는 장벽(140)의 상부 상에 배열될 수 있다. 워드 라인(WL)(28) 및 장벽(140)은 기판(130)의 상부 상에 배열될 수 있다.
단면도 B-B는 메모리 셀 어레이(20)의 메모리 셀들(12)의 로우를 도시할 수 있다. 제 1 방향으로 연장하는 장벽들(140)은 메모리 셀 어레이(20)의 메모리 셀들(12)의 각각의 컬럼을 분리할 수 있다. 예를 들면, 장벽들(140)은 메모리 셀(12)의 복수의 영역들(예를 들면, N+ 소스 영역(120), P-몸체 영역(122) 및 N+ 드레인 영역(124))을 분리할 수 있다.
단면도 C-C는 도 3의 단면도와 유사한 메모리 셀 어레이(20)에서의 메모리 셀들(12)의 컬럼을 도시할 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)의 각각의 로우 및/또는 컬럼은 복수의 메모리 셀들(12)을 포함할 수 있다. 워드 라인(WL)(28)은 제 2 방향으로 연장하는 장벽(140)의 상부 상에 배열될 수 있다.
도 8은 본 개시내용의 제 1 대안 실시예에 따라 복수의 메모리 셀들(12)을 구비한 메모리 셀 어레이(20)의 일부의 상면도 및 단면도를 도시한다. 도 8에 도시된 상면도 및 단면도는 도 7에 도시된 상면도 및 단면도와 유사할 수 있다. 복수의 장벽들(140)은 메모리 셀 어레이(20)의 제 1 평면을 따라 제 1 방향으로 연장할 수 있다. 또한, 복수의 장벽들(140)은 메모리 셀 어레이(20)의 제 1 평면을 따라 제 2 방향으로 연장할 수 있다. 제 1 방향 및 제 2 방향으로 연장하는 복수의 장벽들(140)은 메모리 셀들(12)이 형성될 수 있는 트렌치 영역을 형성할 수 있다.
상기에 논의된 바와 같이, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 제 2 평면을 따라 제 2 방향으로 연장할 수 있다. 예시적인 실시예에서, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 메모리 셀들(12) 사이에 배열될 수 있다. 예를 들면, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 컬럼 방향으로 연속하는 메모리 셀들(12) 사이에서 공유될 수 있다. 메모리 셀 어레이(20)는 제 2 방향으로 연장하는 복수의 워드 라인들(WL)(28)을 구비할 수 있다. 복수의 워드 라인들(WL)(28") 중 하나 이상은 일정한 전압원에 접속될 수 있고, 복수의 워드 라인(WL)(28)의 나머지는 가변 전압원에 접속될 수 있다. 예를 들면, 워드 라인들(WL)(28") 중 하나 이상은 접지에 접속될 수 있다. 다른 예시적인 실시예에서, 하나 이상의 워드 라인들(WL)(28")은 미리 결정된 전위를 인가하는 일정한 전압원에 접속될 수 있다. 하나 이상의 워드 라인들(WL)(28")은 미리 결정된 배열로 구성될 수 있다. 예를 들면, 하나 이상의 워드 라인들(WL)(28")은 2개의 워드 라인들(WL)(28)마다 삽입될 수 있다.
단면 A-A는 상면도의 라인(A-A)을 따라 취해지고, 단면도 B-B는 상면도의 라인(B-B)을 따라 취해지고, 단면도 C-C는 상면도의 라인(C-C)을 따라 취해진다. 단면도 A-A에 도시된 바와 같이, 워드 라인(WL)(28)은 제 2 방향으로 연장하는 장벽(140)의 상부 상에 배열될 수 있다. 워드 라인(WL)(28) 및 장벽(140)은 기판(130)의 상부 상에 배열될 수 있다.
단면도 B-B는 메모리 셀 어레이(20)에서의 메모리 셀들(12)의 로우를 예시할 수 있다. 제 1 방향으로 연장하는 장벽들(140)은 메모리 셀 어레이(20)의 메모리 셀들(12)의 각각의 컬럼을 분리할 수 있다. 예를 들면, 장벽들(14)은 메모리 셀(12)의 복수의 영역들(예를 들면, N+ 소스 영역(120), P-몸체 영역(122) 및 N+ 드레인 영역(124))을 분리할 수 있다.
단면도 C-C는 도 3의 단면도와 유사한 메모리 셀 어레이(20)에서의 메모리 셀들(12)의 컬럼을 도시할 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)의 각각의 로우 및/또는 컬럼은 복수의 메모리 셀들(12)을 포함할 수 있다. 워드 라인(WL)(28)은 제 2 방향으로 연장하는 장벽(140)의 상부 상에 배열될 수 있다.
도 9는 본 개시내용의 제 2 대안 실시예에 따라 복수의 메모리 셀들(12)을 구비한 메모리 셀 어레이(20)의 일부의 상면도 및 단면도를 도시한다. 도 9에 도시된 상면도 및 단면도는 도 7에 도시된 상면도 및 단면도와 유사할 수 있다. 복수의 장벽들(140)은 메모리 셀 어레이(20)의 제 1 평면을 따라 제 1 방향으로 연장할 수 있다. 또한, 복수의 장벽들(140)은 메모리 셀 어레이(20)의 제 1 평면을 따라 제 2 방향으로 연장할 수 있다. 제 1 방향 및 제 2 방향으로 연장하는 복수의 장벽들(140)은 메모리 셀들(12)이 형성될 수 있는 트렌치 영역을 형성할 수 있다.
상기에 논의된 바와 같이, 각각의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 제 2 평면을 따라 제 2 방향으로 연장할 수 있다. 메모리 셀 어레이(20)는 제 2 방향으로 연장하는 복수의 워드 라인들(WL)(28)을 구비할 수 있다. 예를 들면, 메모리 셀 어레이(12)의 로우 방향을 따르는 메모리 셀들(12)은 워드 라인(WL)(28)을 공유하지 않을 수 있다. 워드 라인들(WL)(28)은 전위를 용량성으로 인가하기 위하여 메모리 셀 어레이(20)의 2개의 측면들 상에서 구성될 수 있다. 다른 예시적인 실시예에서, 워드 라인들(WL)(28)은 메모리 셀들(12)의 더미 로우(902) 상에서 구성될 수 있다. 메모리 셀들(12)의 더미 로우(902)는 메모리셀들(12)의 로우가 워드 라인들(WL)(28)을 메모리 셀들(12)의 다른 로우와 공유하지 않게 할 수 있다.
단면 A-A는 상면도의 라인(A-A)을 따라 취해지고, 단면도 B는 상면도의 라인(B-B)을 따라 취해지고, 단면도 C는 라인(C-C)을 따라 취해진다. 예를 들면, 워드 라인(WL)(28)은 제 2 방향으로 연장하는 장벽(140)의 상부 상에 배열될 수 있다. 워드 라인(WL)(28) 및 장벽(140)은 기판(130)의 상부 상에 배열될 수 있다.
단면도 B-B는 메모리 셀 어레이(20)에서의 메모리 셀들(12)의 로우를 예시할 수 있다. 제 1 방향으로 연장하는 장벽들(140)은 메모리 셀 어레이(20)의 메모리 셀들(12)의 각각의 컬럼을 분리할 수 있다. 예를 들면, 장벽들(140)은 메모리 셀(12)의 복수의 영역들(예를 들면, N+ 소스 영역(120), P-몸체 영역(122) 및 N+ 드레인 영역(124))을 분리할 수 있다.
단면도 C-C는 도 3의 단면도와 유사한 메모리 셀 어레이(20)에서의 메모리 셀들(12)의 컬럼을 도시할 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)의 각각의 로우 및/또는 컬럼은 복수의 메모리 셀들(12)을 포함할 수 있다. 워드 라인(WL)(28)은 제 2 방향으로 연장하는 장벽(140)의 상부 상에 배열될 수 있다. 더미 메모리 셀들(902)의 로우들은 메모리 셀(12)의 로우 중 연속하는 로우들에서 구성될 수 있다.
본 개시내용은 본 명세서에 기술된 특정 실시예들에 의한 범위에 제한되지 않는다. 실제로, 본 개시내용의 다른 다양한 실시예들 및 수정들은 본 명세서에 기술된 것들에 더하여, 상술된 기술 및 첨부 도면들로부터 본 기술분야의 통상의 기술자들에게는 명확할 것이다. 따라서, 이러한 다른 실시예들 및 수정들은 본 개시내용의 범위 내에 있는 것으로 의도된다. 또한, 본 개시내용이 특정한 목적을 위해 특정한 환경에서 특정한 구현의 맥락으로 본 명세서에 기술되었지만, 본 기술분야의 통상의 기술자들은 그 유용성이 그것에 제한되지 않고, 본 개시내용은 임의 수의 목적들을 위해 임의 수의 환경들에서 유리하게 구현될 수 있음을 알 것이다. 따라서, 하기에 기재된 특허청구범위는 본 명세서에 기술된 본 개시내용의 전체적인 범위 및 사상의 관점에서 해석되어야 한다.

Claims (22)

  1. 로우(row)들 및 컬럼(column)들의 어레이로 배열된 복수의 메모리 셀들로서, 각각의 메모리 셀은,
    제 1 방향으로 연장하는 소스 라인에 접속된 제 1 영역,
    제 2 방향으로 연장하는 비트 라인에 접속된 제 2 영역,
    워드 라인으로부터 이격되고 그에 용량성으로 결합된 몸체 영역으로서, 전기적으로 플로팅하고 상기 제 1 영역과 상기 제 2 영역 사이에 배치되는 상기 몸체 영역을 구비하는, 상기 복수의 메모리 셀들;
    상기 어레이의 상기 제 1 방향으로 연장하는 제 1 장벽(barrier wall); 및
    상기 복수의 메모리 셀들의 각각을 수용하도록 구성된 트렌치 영역을 형성하기 위해 상기 어레이의 상기 제 2 방향으로 연장하고 상기 제 1 장벽과 교차하는 제 2 장벽을 포함하는, 반도체 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 제 1 영역 및 상기 제 2 영역은 N-도핑된 영역들인, 반도체 메모리 디바이스.
  3. 청구항 2에 있어서,
    상기 몸체 영역은 P-도핑된 영역인, 반도체 메모리 디바이스.
  4. 청구항 2에 있어서,
    상기 몸체 영역은 도핑되지 않은 영역인, 반도체 메모리 디바이스.
  5. 청구항 1에 있어서,
    상기 제 1 장벽 및 상기 제 2 장벽은 절연 산화물 재료로 형성되는, 반도체 메모리 디바이스.
  6. 청구항 1에 있어서,
    상기 제 1 장벽 및 상기 제 2 장벽은 P-형 기판 상에 형성되는, 반도체 메모리 디바이스.
  7. 청구항 1에 있어서,
    상기 워드 라인은 상기 몸체 영역의 측면을 따라 배치되는, 반도체 메모리 디바이스.
  8. 청구항 1에 있어서,
    상기 워드 라인의 높이는 상기 몸체 영역의 높이와 유사한, 반도체 메모리 디바이스.
  9. 청구항 1에 있어서,
    상기 워드 라인은 상기 몸체 영역의 측면과 상기 제 1 영역의 적어도 일부의 측면에 인접하게 배치되는, 반도체 메모리 디바이스.
  10. 청구항 1에 있어서,
    상기 워드 라인은 상기 몸체 영역의 측면과 상기 제 2 영역의 적어도 일부의 측면을 따라 배치되는, 반도체 메모리 디바이스.
  11. 청구항 1에 있어서,
    상기 워드 라인은 상기 몸체 영역의 측면, 상기 제 1 영역의 측면의 적어도 일부, 및 상기 제 2 영역의 측면의 적어도 일부를 따라 배치되는, 반도체 메모리 디바이스.
  12. 청구항 1에 있어서,
    상기 워드 라인의 높이는 상기 몸체 영역의 높이보다 짧은, 반도체 메모리 디바이스.
  13. 청구항 1에 있어서,
    상기 워드 라인은 직사각 단면 형상을 가지는, 반도체 메모리 디바이스.
  14. 청구항 1에 있어서,
    상기 워드 라인은 U 단면 형상을 가지는, 반도체 메모리 디바이스.
  15. 청구항 1에 있어서,
    상기 워드 라인은 L 단면 형상을 가지는, 반도체 메모리 디바이스.
  16. 청구항 1에 있어서,
    상기 워드 라인은 복수의 상기 몸체 영역들에 용량성으로 결합되는, 반도체 메모리 디바이스.
  17. 청구항 1에 있어서,
    상기 워드 라인은 일정한 전위에 결합되는, 반도체 메모리 디바이스.
  18. 청구항 1에 있어서,
    상기 워드 라인은 접지 전위에 결합되는, 반도체 메모리 디바이스.
  19. 청구항 1에 있어서,
    상기 메모리 셀들의 어레이는 상기 메모리 셀들의 인접한 로우들을 분리하는 메모리 셀들의 더미 로우(dummy row)를 포함하는, 반도체 메모리 디바이스.
  20. 청구항 1에 있어서,
    상기 소스 라인은 상기 제 1 영역 아래의 평면에 구성된 제 1 방향으로 연장하는, 반도체 메모리 디바이스.
  21. 청구항 1에 있어서,
    상기 비트 라인은 상기 제 2 영역 위의 평면에 구성된 제 2 방향으로 연장하는, 반도체 메모리 디바이스.
  22. 청구항 19에 있어서,
    상기 비트 라인은 비트 라인 컨택을 통해 상기 제 2 영역에 접속되는, 반도체 메모리 디바이스.
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