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TWI298950B - Semiconductor device - Google Patents

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TWI298950B
TWI298950B TW095110896A TW95110896A TWI298950B TW I298950 B TWI298950 B TW I298950B TW 095110896 A TW095110896 A TW 095110896A TW 95110896 A TW95110896 A TW 95110896A TW I298950 B TWI298950 B TW I298950B
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TW095110896A
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Inventor
Seiji Otake
Original Assignee
Sanyo Electric Co
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Publication date
Application filed by Sanyo Electric Co filed Critical Sanyo Electric Co
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Description

1298950 \九、發明說明： , 【發明所屬之技術領域】 本發明係關於一種藉由汲極區域的構造而降低〇N電 ' 阻值且實現大電流化之半導體裝置。 -【先前技術】 以往的半導體裝置，已知有如以下的技術者。例如， 於CMOS電晶體，於矽基板形成有N型阱區域以及p型阱區 域。於P型阱區域形成有N通道型m〇S電晶體。此外，於 _ ?^型阱區域形成有p通道型M〇s電晶體。例如，於N通道 型M0S電晶體中，於p型阱區域形成有由 doped drain，低雜質濃度汲極）構造所組成之源極區域及 汲極區域。此時，源極區域及汲極區域係於矽基板所形成 之P㈣區域，進行N型雜質之離子植人（例如參照專利 文獻1)。 此外，關於習知半導體裝置，也有以下的技術。例如， # 通道型M0S電晶體中，於p型單晶矽基板上堆積有1^ 型磊晶層。於N型磊晶層形成有p型阱區域。於p型阱區 域，形成有N型源極區域。p型阱區域係對於N型磊晶層 上的閘極電極，形成至該一部分的下方為止。N型汲極^ 域係於P型阱區域附近，形成於N型磊晶層。此外，閑極 氧化膜係於汲極區域侧形成為較厚，於源極區域侧則形成 為較薄。藉由此閘極氧化膜的構造，可防止於汲極區域側 之高電場所造成之矽氧化膜的特性變動（例如參昭專 獻2 )。 、、又 317946 5 1298950 _ [專利文獻U日本專利特開2004-140404號公報（第 10 -11 頁、第 1 — 2 圖） [專利文獻2]日本專利特開2〇〇4-314〇65號公報（第 、5-7頁、第1—2圖） .【發明内容】 (發明所欲解決之課題） 如上所述，於以往的半導體裝置中，於CM0S電晶體的 N通道型MOS電晶體中，係將n型源極區域及汲極區域形 成於P型阱區域。因此，於p型阱區域及N型源極區域及 汲極區域中，雜質濃度會互相抵消，而難以達到所希望的 =質濃度。此外’於將N型雜區域及姉區域形成為高 濃度雜質區域時，空乏層的形成區域變得狹窄，而產生 電晶體之耐電壓特性惡化之問題。此外，於將？型解區域 的雜質濃度形成為低濃度時，往通道侧之空乏層的形成區 域變得寬廣，而產生MOS電晶體.變大之問題。 此外，於習知半導體裝置中，於W道型.電晶體 中’係存在有將汲極區域側_極氧化膜形成為較厚，將 源極區域側的閘極氧化膜形成為較薄之情況。此時，汲極 區域係形成至較厚的難氧化膜的下方為止。此外，於p 型胖區域形成有通道區域，通道區域係與沒極區域隔有門 隔而形成。藉由此構造，p型牌區域與汲極區域係二曰， 使電流路徑變長’而產生⑽電阻值增大之問題 於係改變閘極氧化臈的膜厚而形成， 得 雜，因而経製造成本增加之_。 ㈣ 317946 6 1298950 j (用以解決課題之手段） '本發明係鑑於上述情況而研創者，於本發明之半導體 裝置中，其特徵為係具備：一導電型半導體基板；反導電 -型屋晶層，疊層於上述半導體基板上；閘極氧化膜及閑極 ，電極，形成於上述蠢晶層上面；反導電型埋入擴散層，形 成於上述半導體基板及上述蟲晶層；及一導電型背二極少 (back gate)擴散層，形成於上述蟲晶層，且在底部與上述 埋入擴散層重疊；反導電型沒極擴散層，形成於上述蟲晶 層，且至少一部分與上述背間極擴散層重疊，並且上述重 疊的區域成為反導電型的擴散區域；反導電型源極擴散 二Si上極擴散層；汲極電極’與上述_廣 政層相連接，及源極電極，與上述源極擴散層相連接。因 二：：發：中，於閑極電極的下方，成為通道形成區域 ^電極擴散層及反導電敎極擴散層，係局部 =而形成。猎由此構造，可縮短祕—源極之間的間隔 丨距離，而降低0N電阻值。 此外：，本發明之半導體裝置中，上述沒極擴散層係 =匕圍上述为閘極擴散層之方式形成為一環狀為特徵。因 =，於本發日种，沒極擴散層係以包圍”極擴散芦之方 =成為-環狀。藉由此構造，可提升電流能力。此外， 域。 擴放層，因此可縮小元件形成區 此外，於本發明之半導體裝置中，於 形成有-環狀的沒極接觸擴散層。因此，於本發 317946 7 1298950 •:件开/成區域層縮小，但仍可藉由汲極擴散層中之 ，梯度，而維持電場緩和。 又 此外'於本發明之半導體裝置中，係具有：形成於上 閘極擴散層’且位於上述源極擴散層的附近之一導電 ，^閘極接觸擴散層；上述源極電極係與上述源極擴散層 疗上述月閘極接觸擴散層相連接。因此，於本發明中，源 °電極可共同接觸於源極擴散層及背閘極接觸擴散層 由此構造，可縮小元件形成區域。 s I (發明之效果） 於本U中，係於N型蟲晶層形成有p型背閘極擴散 二ΐτ方面，於遙晶層’有N魏極擴散層以使背閘極 :政？形成區域的一部分重疊之方式形成。藉由此構 每可縮短沒極__源極之間的間隔距離，而降低⑽電阻值。 此外/於本發明中，沒極擴散層與背閑極擴散層重疊 的區域，係以成為^型擴散區域之方式形成。藉由此構造， 汲極擴散層係具有隨著往沒極擴散層侧接近，雜質濃度命
低之濃度梯度。此外，即使縮小元件形成區域 S 耐電壓特性。 声二=發明中，沒極擴散層係以包_
H之方式形成為-環狀。藉由此構造，可有效率地配置沒 極擴散層’因此可縮小元件形成區域，並且實現大電流化。 此外，於本發明中，係採用N通道型M0S 成電荷泵電路。藉由此電路構成，可降低電荷傳:用廳 電晶體之0N電阻值，藉此而實現大電流化。 317946 8 1298950 【實施方式】 以下係參照第1圖及第2目，詳細說明本發明一實施 形態之半導體裝置。第i圖係用以說明本發明實施形態： 半導體裝置之剖視圖。第2圖係用以說明本發明實施ς熊 之半導體裝置之俯視圖。 〜 如第1圖所示，Ν通道型M0S電晶體主要係由：ρ型單 晶矽基板卜Ν型磊晶層2’ ρ型分離區域3、Ν型埋入擴散 層4、做為背閘極區域而採用之ρ型擴散層5、做為源極區 域而採用之Ν型擴散層6、7、做為汲極區域而採用 擴散層8、9、及閘極電極1〇所組成。 Ν型磊晶層2係形成於Ρ型單晶矽基板丨上面。於本 實施形態中，係顯示出於基板i上形成i層的Ν型蠢晶層 2之情況，但是並不限定於此情況。例如，可僅僅為基板 之情況，亦可為於基板上面疊層有複數個磊晶層之情況。 此外，基板亦可為Ν型單晶石夕基板或是化合物半導體基板。 Ρ型分離區域3係使從基板1的表面往上下方向擴散 之Ρ型埋入擴散層，與從蟲晶層2的表面擴散之ρ型擴散 層加以連結而形成。分離區域3係將基板丨及磊晶層2加 以區隔’於基板1及磊晶層2形成有複數個島狀區域。 Ν型埋入擴散層4係形成於基板1及磊晶層2。藉由此 構造，Ρ型基板1及Ρ型擴散層5係藉由Ν型埋入擴散層4 而形成電性分離。此外，於Ν埋入擴散層4，例如施加有 没極電壓’於ρ型基板丨及ρ型擴散層5上，可施加個別 的電位。 317946 9 1298950 ' P型擴散層5係形成於磊晶層2。卩型擴散層5係藉由 ,從磊晶層2的表面，例如以加速電壓為14〇至17〇keV、導 入量1. OxlO12至1. 〇xl〇14/cm2，進行硼（B)的離子植入而 -形成。P型擴散層5係形成為，於深部使至少該一部分與N ,型埋入擴散層4重疊。 八 N型擴散層6、7係形成於p型擴散層51型擴散層6、 7係做為源極區域而使用。N型擴散層6係重疊形成在n 型擴散層7的形成區域。此外，N型擴散層6的雜質濃度 _係較n型擴散層7的雜質濃度更高，藉此可實現接觸電ς 的降低等。 Ν型擴散層8、9係形成於磊晶層2。ν型擴散層8、9 係做為汲極區域而採用。如圓圈標記u所包圍且如陰影線 所不’ N型擴散層8係以該一部分與p型擴散層5重最之 方式形成。N型擴散層8係藉由從磊晶層2的表面，：如 以加速電壓為30至60keV、導入量1· 0x1〇m至
Uxl〇16/Cm2,進行磷（Ρ)的離子植入而形成。此外，ρ 型擴散層5與N型擴散層8重疊之區域係修正n型雜質:曲 度與P型雜f濃度’而形成低漠度之擴散區域。另-方面 N型擴散層9係重疊形成在N型擴散層8的形成區域。此 ί卜审I型擴散層9的雜質濃度係比_擴散層8的雜質濃 亦即，於汲極區域中， 擴散層5重疊之]^型擴散層 層5及iv型擴散層8之重疊 從Ν型擴散層9開始往與ρ型 8 ’係具有濃度梯度。ρ型擴散 區域，係做為Ν型低濃度區域 317946 10 1298950 :::。藉由此構造’可有效率地將沒極區域往源極區域 雷卩日# L L 源極間的電流路徑，而降低⑽ 冤阻值。此外，藉由使p型擴散芦 〃欣屬b及N型擴散層8重疊， 可縮小元件形成區域。 " _ β另-方面，以圓圈標記u所包圍且以陰影線所示之重 豐區域，制故為汲極區域而使用，且配置於閘極電極ι〇 巧下方。藉由此構造’對於來自於閘極電極之垂直方向的 電場，可藉由汲極區域的低濃度區域而達到電場的緩和。 此外，從源極區域朝向汲極區域之通道方向的電場，係於 汲極區域的端部成為最大。對於通道方向的電場，同樣亦 可藉由上述構造，藉由汲極區域之低濃度區域，而達到電 琢緩和亦即，雖然元件形成區域會縮小，但是可達到汲 極區域之電場緩和，而維持M0S電晶體之耐電壓特性。 閘極電極10係形成於閘極氧化膜12上面。閘極電極 1 〇係藉由多晶矽膜所形成。於閘極電極1 〇的側壁形成有 ❿邊壁13。此外，於閘極電極1〇的上面，係形成有TE〇s (Tetraethoxysilane :四乙氧基矽烷）膜14及氮化矽膜 15 ° LOCOS ( Local Oxidation of Si 1 icon :區域性氧化石夕） 氧化膜16係形成於磊晶層2。於LOCOS氧化膜16的平坦 部’該膜厚約為例如3000至5000A左右。 絕緣層17係形成於磊晶層2上面。絕緣層17係藉由 將 BPSG (Boron Phosphorus Silicate Glass :删麟石夕酸 玻璃）膜、SOG (Spin On Glass :旋轉塗佈玻璃）膜等加 11 317946 1298950 '以堆積所形成。此外，可採用一般所知的微影技術，例如 、可藉由使用有CHF3+〇2系列氣體之乾式蝕刻，於絕緣層】7 形成接觸孔18、19、2 0。 -·接觸孔18、19、20係由阻障金屬膜（barrier metal • hi"1)21及鎢（W)膜22所填埋。於鎢膜22的表面，選擇 性形成有鋁銅（AlCu)膜及阻障金屬膜，且形成有汲極電 極23及源極電極24。於p型擴散層5形成有做為背閘極 接觸區域之P型擴散層25。此外，源極電極24係連接於 攀成為源極區域之N型擴散層6及P型擴散層25。藉由此構 造，可無需個別形成背閘極電極，而實現元件的精細化。 此外，於第1圖所示的剖面中，雖然未顯示往閘極電極U 之配線層，但是於其他區域中係與配線層連接。 如第2圖所示，從外側開始，實線26係對應於p型分 離區域3，虛線27對應於N型擴散層8，虛線28對應於N 埋入擴散層4，單點鏈線29對應於p型擴散層5，雙點鏈 籲線30對應於N型擴散層6，三點鏈線31對應於p型 層25。 尹、月又 如圖所示，成為汲極區域之N型擴散層8係以一環狀 而开y成於P型擴散層5的周圍。如上所述，以陰影線所示 之區型擴散層5及N型擴散層8之重叠區域、，而: 為低濃度之N型擴散區域。藉由此構造，可有效率地將及 極區域加以配置。此外，以N型擴散層6所包圍之方式〆， 於P型擴散層5形成有做為背閑極接觸區域之p型擴^層 25。藉由此構造，可將背閘極接觸區域形成為1處，、並二 317946 12 1298950 \使源極電極兼用為背閘極電極。亦即，於本實施形態中， >可提升電流能力，並縮小元件形成區域。 此外於本貝轭形悲中，係說明以一環狀將汲極區域 -形成於背閘㈣域的周圍，但是並不限定於此情況。例如， .亦可為將沒極區域配置於所對向的側邊等，或是將區隔後 的複數個汲極區域配置於背閘極區域的周圍之情況。其 他，在不脫離本發明的主旨之範圍内，可進行種種的變更。 接著參照第3圖至第5圖，詳細說明電荷系裝置，該 >電荷泵裝置係採用：利用第i圖及第2圖所說明之n通道 型M0S電晶體。第3圖係顯示4段的狄克生.電荷泵 (Dickson charge pump)裝置之電路圖。第4圖係顯示將第 3圖所示之二極體元件取代為M〇s電晶體時之4段的狄克 生·電荷泵裝置之電路圖。第5圖係顯示第4圖所示之電 荷泵裝置的電荷傳送用M0S電晶體之剖面圖。 首先#兒明狄克生（Dickson)電荷泵裝置。 \ 如第3圖所示，二極體D1至D5係串聯連接。^至以 為各個二極體D1至D5的連接點所連接之耦合電容器 (Coupling Capacitor)。α 為輸出電容（〇utput
Capac i tor )，CLK及CLKB為互為反相之輸入時脈脈衝。此 外，虛線所示之41為輸入有〇^及汎〇之時脈驅動器， 貫線所不之42為電流負載。於時脈驅動器41中係供應有 電源電壓。藉此，從時脈驅動器41所輸出之時脈脈衝^卜 0 2的輸出振幅約為Vdd。之後，時脈脈衝必}被供應至電 容C2、C4，時脈脈衝0 2被供應至電容C1、C3。 317946 13 1298950 於穩定狀態中，於定雷户τ i梦番+ & ^ . 電机Iout流入至輸出時，往電荷 :衣置之輸入電流，係成為來自於輸入電 、:: 及從時脈驅動器所供應之電流電-以 容之亦扮堂堂、六勿、日士 、二电机係在將往寄生電 谷之充放電電流忽視時，係成為下列所㈣。於仏言 (師），=低（1^)的期間中，21灿的平均電^ 圖中的實線箭頭方向流通。 _ 此外，於Π =低（LQW)、F2=高（High)的期間中，2i〇ut 的千均電流係往圖巾的虛騎财向流通。於時脈循環 (cljDck cycle)中之這些的平均電流均成為1〇叶。在穩定 狀態下之電荷泵裝置的升壓電壓v〇ut，可由下列式子所表 示。 [數學式1]
Vout= Vin - Vd + η (V 0 - Vi - Vd) 在此，V〆為於各個連接節點中，伴隨著時脈脈衝的 變化而由耦合電容所產生之電壓振幅。V1為因輸出電流 • lout所產生之電壓降，Vin為輸入電壓，於一般的正 壓時為0V°Vd為順向偏壓二極體電壓（F〇rward Bias D沁化 Voltage)，η為泵送段數。此外，VI及V〆係以下式所表 示0 [數學式2] f(C+Gs) 2I〇ut T/2 C+Cs [數學式3 ] c C+Cs Υ1φ = \φ 317946 14 1298950 ' 在此，C1至C4為時脈耦合電容（ci〇ck coupling λ Capacitor)，Cs為各個連接節點之寄生電容（Stay
Capacitance at Each Node) ’ V,為時脈脈衝的振幅(yci〇ck ‘ Pulse Amplitude)，f為時脈脈衝的頻率數，T為時脈週期 -(Cloek Period)。電荷栗裝置的輸出效率係在將從時脈驅 動器往寄生電容流通之充放電電流加以忽視且設定為 Vin=Vdd時，以下列式子所表示。 [數學式4] jj = V〇ut I〇ut 一 Vout (n+1)Vdd I〇ut (n+l)Vdd· 如此，於電荷泵裝置中，係採用二極體來做為電荷傳 送元件（Charge Transfer Device)而將電荷逐次往下一 段傳送’藉此來進行升壓。然而’若考量縣載於半導體 積體電路裝置時，就製程的適合性來看，從卯接合的二極 體來使用M0S電晶體者，係較容易實現。 如第4圖所示，係採用M0S電晶體们至贴來做為電 荷，送用S件，以取代二極體㈣。於此情況下， 於第（1)式中，Vd係成為M0S電晶體的臨限值電壓 (Threshold Voltage) Vth。 如第5圖所示，係顯示出電荷傳送用M〇s電晶體M2、 M3。此電荷栗裝置之電路構成係如第4圖所示。與上述第 1圖同樣的構成元件者’係附加同樣符號並省略該詳細說 明。 P型單晶石夕基板1AN型蟲晶層2係藉由？型分離區 317946 15 1298950 域3而區隔為複數個島狀區域。於鄰接的島狀區域中，係 分別形成有做為背閘極區域之P型擴散層5。此外，於p 型擴散層5以及鄰接於p型擴散層5之N型磊晶層2之間， 係分別形成有電荷傳送用M0S電晶體M2、M3。以包圍p型 擴散層5之方式所形成之汲極區域，係與採用第丨圖及第 2圖所説明之上述構造相同。 、如上所述，於電荷傳送用M0S電晶體M2、M3中，屬於 _汲極區域之N型擴散層8係以包圍屬於背閘極區域之P型 :廣，層5之方式配置。p㈣散層5及N型擴散層8係局 部區，互相重疊。重疊區域係成為低濃度之_擴散區 域、、。藉由此構造，可達到汲極區域之電場緩和，縮短汲極 一，極之間的間隔距離，而降低〇N電阻值。結果，可降低 電荷泵裝置之電荷傳送用M〇s電晶體们至的⑽電阻 值，而實現大電流裝置之電荷泵裝置。 於本實施形態中，係說明對4段的狄克生·電荷泵裝 _置之適用例，但是該段數並不限定於4段。 此夕卜 送用_電曰:=用"通道型M0S電晶體來做為物 亦可為採但是並不限定於此情況。例如’ ^ L道型M0S電晶體之情況。於反向升壓之 何泵裝置中，電荷傳送用M0S電 之 間的=關係為相反。此外，時脈的時丄:叫 極』係形成為⑽ 此愔7 ,,匕坺加以共通連接之構造，但是並不限定方 此障况。例如亦可適用於：採用有在電荷傳送用刪電盖 317946 16 1298950 •」至M5進行0N動作時，於閘極一源極之間施加高電壓 :路構成之電荷泵裝置。其他，在不脫離本發明的主旨 之範圍内，可進行種種的變更。 '【圖式簡單說明】 第1圖係用以說明本發明實施形態之半導體裝置之剖 視圖。 第2圖係用以說明本發明實施形態之半導體裝置之俯 視圖。 B 第3圖係習知實施形態之電荷泵裝置之電路圖。 第4圖係本發明實施形態之電荷泵裝置之電路圖。 第5圖係用以說明本發明實施形態之電荷泵裝置之剖 視圖。 【主要元件符號說明】 1 P型早晶砍基板 3 P型分離區域 5 ^ 25 p型擴散層 8 ^ 9 N型擴散層 11 圓圈標記 13 邊壁 15 氮化矽膜 17 絕緣層 21 阻障金屬膜 23 汲極電極 26 實線 2 N型磊晶層 4 N型埋入擴散層 6、7 N型擴散層 10 閘極電極 12 閘極氧化膜 14 TE0S 膜 16 L0C0S氧化膜 18、19、20接觸孔 22 鎢（W)膜 24 源極電極 2 7、2 8虛線 17 317946 1298950 丨 29 單點鏈線 30 ,31 三點鏈線 41 42 電流負荷 C1」 .CL 輸出電容 CLK .D1 至 D5 二極體 Ml ： 雙點鏈線 時脈驅動器 C4 耦合電容器 CLKB輸入時脈脈衝 Μ5 MOS電晶體 φ I ^ φ 2 時脈脈衝
18 317946

Claims (1)

1298950 、十、申請專利範圍： 、1· 一種半導體裝置，其特徵為具備： 一導電型半導體基板； ^ 反導電型悬晶層，疊層於上述半導體基板上； •閘極氧化膜及閘極電極，形成於上述磊晶層上面 上； 反導電型埋入擴散層，形成於上述半導體基板及上 述蠢晶層； • —導電型背閘極擴散層，形成於上述蟲晶層，且在 底部與上述埋入擴散層重疊； 反導電型汲極擴散層，形成於上述磊晶層，且至少 一部分與上述背閘極擴散層重疊，並且上述重疊的區域 成為反導電型的擴散區域； 反導電型源極擴散層，形成於上述背閘極擴散層； 汲極電極，與上述汲極擴散層相連接；及 ，源極電極，與上述源極擴散層相連接。 2·如申請專利範圍第！項之半導體裝置，其中，上述沒極 擴散層係以包圍上述背閛極擴散層之方式形成為一環 狀。 3·如申請專利範圍第2項之半導體裝置，其中，於上述汲 極擴散層形成有一環狀的汲極接觸擴散層。 a 4·如申請專利範圍第1項或第2項之半導體裝置，其卜 係具有形成於上述背間極擴散層且位於上述源極擴散 層的附近之一導電型背閘極接觸擴散層； 兴月 317946 19 1298950 \ 上述源極電極係與上述源極擴散層及上述背閘極 接觸擴散層相連接。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010627A (ja) * 2006-06-29 2008-01-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7932580B2 (en) * 2006-12-21 2011-04-26 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7763939B2 (en) * 2007-05-23 2010-07-27 Fairchild Semiconductor Corporation Low on resistance CMOS transistor for integrated circuit applications
US8217419B2 (en) * 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
US20100171175A1 (en) * 2009-01-05 2010-07-08 Fan bing-yao Structure For High Voltage/High Current MOS Circuits
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
KR101025795B1 (ko) * 2009-12-30 2011-04-04 안현구 전하 릴레이 인핸서 및 인핸서를 구비한 태양전지 시스템
KR101734936B1 (ko) 2010-08-27 2017-05-15 삼성전자주식회사 소자분리 막 아래에 저 저항 영역을 갖는 반도체 소자
US8962397B2 (en) * 2011-07-25 2015-02-24 Microchip Technology Incorporated Multiple well drain engineering for HV MOS devices
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
JP2014170831A (ja) * 2013-03-04 2014-09-18 Seiko Epson Corp 回路装置及び電子機器
CN104658913B (zh) * 2015-02-10 2017-12-05 上海华虹宏力半导体制造有限公司 Nldmos的制造方法
TWI674678B (zh) * 2015-12-07 2019-10-11 聯華電子股份有限公司 二極體結構

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191401A (en) * 1989-03-10 1993-03-02 Kabushiki Kaisha Toshiba MOS transistor with high breakdown voltage
JP3305415B2 (ja) * 1992-06-18 2002-07-22 キヤノン株式会社 半導体装置、インクジェットヘッド、および画像形成装置
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JPH06334136A (ja) * 1993-05-20 1994-12-02 Sharp Corp 半導体装置およびその製造方法
US5585294A (en) * 1994-10-14 1996-12-17 Texas Instruments Incorporated Method of fabricating lateral double diffused MOS (LDMOS) transistors
JPH1050985A (ja) * 1996-07-31 1998-02-20 Denso Corp Ｍｉｓ構造を有する半導体装置
TW417307B (en) * 1998-09-23 2001-01-01 Koninkl Philips Electronics Nv Semiconductor device
JP4488660B2 (ja) * 2000-09-11 2010-06-23 株式会社東芝 Ｍｏｓ電界効果トランジスタ
JP3621667B2 (ja) 2001-09-18 2005-02-16 株式会社東芝 半導体装置及びその実装方法
JP2002246477A (ja) * 2001-02-20 2002-08-30 Sony Corp 半導体装置及びその製造方法
JP2002314065A (ja) 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2003197791A (ja) * 2001-12-28 2003-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
US6753575B2 (en) 2002-06-11 2004-06-22 Texas Instruments Incorporated Tank-isolated-drain-extended power device
JP4014548B2 (ja) * 2003-09-17 2007-11-28 沖電気工業株式会社 半導体装置及びその製造方法
JP4098208B2 (ja) 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4927340B2 (ja) * 2005-02-24 2012-05-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置

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