JP2002314065A

JP2002314065A - Ｍｏｓ半導体装置およびその製造方法

Info

Publication number: JP2002314065A
Application number: JP2001115261A
Authority: JP
Inventors: Seiji Otake; 誠治大竹
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-04-13
Filing date: 2001-04-13
Publication date: 2002-10-25

Abstract

(57)【要約】【課題】ＭＯＳトランジスタにおいて、特に、ドレイ
ン領域側におけるゲート下部の電界緩和を図り、かつ、
ＩＣの微細化による高集積化、能力向上等が要求される
ＭＯＳ半導体装置およびその製造方法に関する。【解決手段】このＭＯＳトランジスタ３１では、ゲー
ト４１下部のシリコン酸化膜において、第１および第２
のシリコン酸化膜３９、４０を重ねることでドレイン領
域４３側のシリコン酸化膜を厚く形成する。この時、第
１のシリコン酸化膜３９を必要とする位置に最小限の領
域で形成する。そのことで、ドレイン領域６３側で電界
緩和を図り、かつ、ＩＣの微細化による高集積化、能力
向上等を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タにおいて、ゲート下部のドレイン領域側の電界緩和を
図り、また、ＭＯＳトランジスタの微細化および能力向
上を図るＭＯＳ半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】近年、ＭＤやＣＤ等の携帯機器では、Ｉ
Ｃの微細化による高集積化、能力向上、低消費電力等が
要求されている。そして、下記に従来例として示すパワ
ーＭＯＳトランジスタは、一般に携帯機器、例えば、Ｍ
ＤやＣＤ等のバッテリー駆動モータドライバーＩＣとし
て使用されている。そして、上記した開発テーマを目標
に、日々研究・開発されている。

【０００３】図１７は、従来におけるＢｉ−ＣＭＯＳプ
ロセスにおけるＮチャンネル型ＭＯＳトランジスタ１の
断面図を示したものである。

【０００４】Ｐ−型の単結晶シリコン基板２上には、例
えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜
６．０μｍのエピタキシャル層５が形成されている。そ
して、基板２およびエピタキシャル層５には、両者を完
全に貫通するＰ＋型分離領域６によってＮチャンネル型
ＭＯＳトランジスタ１を形成する島領域が形成されてい
る。

【０００５】この分離領域６は、基板２表面から上下方
向に拡散した第１の分離領域４およびエピタキシャル層
５の表面から拡散した第２の分離領域７から成り、２者
が連結することでエピタキシャル層５を島状に分離す
る。また、Ｐ＋型分離領域６上には、ＬＯＣＯＳ酸化膜
８が形成されていることで、より素子間分離が成され
る。

【０００６】そして、エピタキシャル層５には、Ｐ＋型
の拡散領域９、Ｐ＋型のウェル領域１２、Ｎ−型の低濃
度ドレイン領域１１が形成されている。Ｎ−型の低濃度
ドレイン領域にはＮ＋＋型のコンタクト領域１９が形成
されている。また、Ｐ＋型のウェル領域１２にはＮ＋型
ソース領域１３、またそのソース領域１３に重畳してＮ
＋＋型のコンタクト領域１５、更に、Ｐ＋型の拡散領域
９およびＰ＋型のウェル領域１２と重畳してＰ＋＋型の
拡散領域１７が形成されている。この構造により、Ｎチ
ャンネル型ＭＯＳトランジスタ１が形成されている。

【０００７】ここで、Ｎチャンネル型ＭＯＳトランジス
タ１のゲート１０下部に形成されているＬＯＣＯＳ酸化
膜８の特徴としては、ＬＯＣＯＳ酸化膜８上にゲート酸
化膜を形成し、その上にゲート１０を形成する。そのこ
とにより、ゲート１０下部のゲート酸化膜はドレイン領
域１１側が厚く、ソース領域１３側は薄く形成されてい
ることで、ドレイン領域側の電界緩和が図れる構造とな
っている。

【０００８】また、Ｎ−型の低濃度ドレイン領域１１の
特徴としては、Ｎ−型の低濃度ドレイン領域の表面にＮ
＋＋型のコンタクト領域１９が形成されていることで、
Ｎ−型の低濃度ドレイン領域１１内で濃度勾配を形成す
ることができる。そのことにより、Ｎチャンネル型ＭＯ
Ｓトランジスタ１がＯＦＦ時、Ｎチャンネル型ＭＯＳト
ランジスタ１に逆方向電圧が印加したときの空乏層形成
領域を確保する。また、Ｎ−型の低濃度ドレイン領域１
１はＮ＋＋型のコンタクト領域１９を覆うように重畳し
て形成されていることで、Ｎ＋＋型のコンタクト領域１
９端部に集中する電界を緩和し、ホットキャリア効果を
抑制することができる構造となっている。

【０００９】また、Ｐ＋＋型の拡散領域１７の特徴とし
ては、Ｎチャンネル型ＭＯＳトランジスタ１に逆方向電
流が流れた時に、Ｐ＋＋型の拡散領域１７、Ｐ＋型のウ
ェル領域１２およびＰ＋型の拡散領域９とのＰ型領域と
Ｎ＋型の埋め込み層３とでＰＮ結合を形成する構造とな
っている。そのことにより、逆方向電流を基板２を介し
てアースにおとし、Ｎチャンネル型ＭＯＳトランジスタ
１を保護する構造となっている。

【００１０】次に、従来の製造方法により、図１７に示
したＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型Ｍ
ＯＳトランジスタ１の製造工程について、図１８〜図２
７を参照にして以下に説明する。

【００１１】先ず、図１８に示すように、Ｐ−型の単結
晶シリコン基板２を準備し、この基板２の表面を熱酸化
して酸化膜を形成し、埋め込み層３に対応する酸化膜を
ホトエッチングして選択マスクとする。そして、基板２
表面にＮ＋型埋め込み層３を形成するヒ素（Ａｓ）を拡
散する。

【００１２】次に、図１９に示すように、Ｐ＋型の分離
領域６を形成するための第１のＰ＋型埋め込み層４のイ
オン注入を行う。図１５において選択マスクとして用い
た酸化膜を全て除去した後、基板２の表面を熱酸化して
シリコン酸化膜を、例えば、０．０１〜０．２０μｍ程
度形成し、公知のフォトリソグラフィ技術によりＰ＋型
埋め込み層４を形成する部分に開口部が設けられたフォ
トレジストを選択マスクとして形成する。そして、Ｐ型
不純物、例えば、ホウ素（Ｂ）をイオンエネルギー１０
０〜２００ｋｅＶ、導入量１．０×１０¹³〜１．０×１
０¹⁵／ｃｍ²でイオン注入する。その後、フォトレジス
トを除去する。

【００１３】次に、図２０に示すように、酸化膜を全て
除去した後、基板２をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２に、例えば、
１０００℃程度の高温を与えると共に反応管内にＳｉＨ
₂Ｃｌ₂ガスとＨ₂ガスを導入することにより、例えば、
比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μ
ｍ程度のエピタキシャル層５を成長させる。そして、図
示はしていないが、エピタキシャル層５の表面を熱酸化
してシリコン酸化膜を、例えば、０．１〜０．６μｍ程
度形成した後、第２のＰ＋型の埋め込み層７に対応する
酸化膜をホトエッチングして選択マスクとする。そし
て、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネル
ギー２０〜６５ｋｅＶ、導入量３．０×１０¹²〜３．０
×１０¹⁴／ｃｍ²でイオン注入し、拡散する。その後、
マスクとして用いた酸化膜を除去する。このとき、Ｎ＋
型埋め込み層３およびＰ＋型の埋め込み層４が同時に拡
散される。

【００１４】そして、例えば、８００〜１２００℃程度
でスチーム酸化で酸化膜付けを行いながら基板２全体に
熱処理を与え、Ｐ＋型分離領域６上およびゲート１０の
形成領域下部には、ＬＯＣＯＳ酸化膜８が形成されるこ
とで、より素子間分離が成される。ここで、ＬＯＣＯＳ
酸化膜８は、例えば、厚さ０．５〜１．０μｍ程度に形
成される。次に、基板２全体にゲートシリコン酸化膜
を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、
その酸化膜上にポリシリコンを形成し、リン（Ｐ）を拡
散し、ポリシリコンをエッチングすることでゲート１０
を形成する。その後、ゲート１０にはゲート酸化膜を形
成する。このとき、Ｐ＋型の埋め込み層４、７が同時に
拡散され、Ｐ＋型分離領域６が連結する。

【００１５】次に、図２１に示すように、図２０におい
て形成したシリコン酸化膜上に、公知のフォトリソグラ
フィ技術によりＰ＋型の拡散領域９を形成する部分に開
口部が設けられたフォトレジストを選択マスクとして形
成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を
イオンエネルギー２０〜７０ｋｅＶ、導入量１．０×１
０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入する。その
後、フォトレジストを除去する。

【００１６】次に、図２２に示すように、図２０におい
て形成したシリコン酸化膜上に、公知のフォトリソグラ
フィ技術によりＮ−型の低濃度ドレイン領域１１を形成
する部分に開口部が設けられたフォトレジストを選択マ
スクとして形成する。そして、Ｎ型不純物、例えば、リ
ン（Ｐ）をイオンエネルギー２０〜７０ｋｅＶ、導入量
１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入
する。このとき、Ｎ−型の低濃度ドレイン領域１１にリ
ン（Ｐ）をイオン注入する工程では、選択マスクしてフ
ォトレジストの他にゲート１０およびＬＯＣＯＳ酸化膜
８を用いることで、Ｎ−型の低濃度ドレイン領域１１の
位置をより正確にイオン注入を行うことができる。その
後、フォトレジストを除去する。このとき、Ｐ＋型の拡
散領域９が同時に拡散される。

【００１７】次に、図２３に示すように、図２０におい
て形成したシリコン酸化膜上に、公知のフォトリソグラ
フィ技術によりＰ＋型のウェル領域１２を形成する部分
に開口部が設けられたフォトレジストを選択マスクとし
て形成する。そして、Ｐ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー２０〜７０ｋｅＶ、導入量
１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²でイオン注入
する。このとき、図２２の場合と同様に、Ｐ＋型のウェ
ル領域１２にホウ素（Ｂ）をイオン注入する工程では、
選択マスクしてフォトレジストの他にゲート１０を用い
ることで、Ｐ＋型のウェル領域１２の位置をより正確に
イオン注入を行うことができる。その後、フォトレジス
トを除去する。このとき、Ｎ−型の低濃度ドレイン領域
１１が同時に拡散される。

【００１８】次に、図２４に示すように、図２０におい
て形成したシリコン酸化膜上に、公知のフォトリソグラ
フィ技術によりＮ＋型のソース領域１３を形成する部分
に開口部が設けられたフォトレジストを選択マスクとし
て形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａ
ｓ）をイオンエネルギー６０〜１２０ｋｅＶ、導入量
１．０×１０¹⁵〜１．０×１０¹⁵／ｃｍ²でイオン注入
する。このとき、図２１の場合と同様に、Ｎ＋型のソー
ス領域１３にヒ素（Ａｓ）をイオン注入する工程では、
選択マスクしてフォトレジストの他にゲート１０を用い
ることで、Ｎ＋型のソース領域１３の位置をゲート１０
に対してより正確にイオン注入を行うことができる。そ
の後、フォトレジストを除去する。このとき、Ｐ＋型の
ウェル領域１２が同時に拡散される。

【００１９】次に、図２５に示すように、例えば、ＣＶ
Ｄ法を用いてゲート１０の側面にサイドウォール１４を
形成する。そして、Ｎ＋型のソース領域１３表面には、
図２０において形成したシリコン酸化膜上に、公知のフ
ォトリソグラフィ技術によりＮ＋＋型のコンタクト領域
１５を形成する部分に開口部が設けられたフォトレジス
トを選択マスクとして形成する。そして、Ｎ型不純物、
例えば、ヒ素（Ａｓ）をイオンエネルギー７０〜１２０
ｋｅＶ、導入量１．０×１０¹⁵〜１．０×１０ ¹⁷／ｃｍ
²でイオン注入する。このとき、図２２の場合と同様
に、Ｎ＋＋型のコンタクト領域１３にヒ素（Ａｓ）をイ
オン注入する工程では、選択マスクしてフォトレジスト
の他にゲート１０を用いることで、Ｎ＋＋型のコンタク
ト領域１５の位置をゲート１０に対してより正確にイオ
ン注入を行うことができる。その後、フォトレジストを
除去する。このとき、Ｎ＋型のソース領域１３が同時に
拡散される。

【００２０】次に、図２６に示すように、図２０におい
て形成したシリコン酸化膜上およびゲート１０上には、
絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈ
ｏｓｉｌｉｃａｔｅ）膜２３を、例えば、厚さ０．０１
〜０．２０μｍ程度形成し、次に、シリコン窒化膜２４
を、例えば、厚さ０．０１〜０．２０μｍ程度形成す
る。そして、シリコン窒化膜２４上にはＢＰＳＧ（リン
ホウ素シリケートガラス）膜１６を、例えば、厚さ０．
５〜３．００μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉ
ｎＯｎＧｌａｓｓ）膜により表面が平坦化する。

【００２１】その後、エッチングによりコンタクトホー
ル１８、２１を形成する。そして、公知のフォトリソグ
ラフィ技術によりＰ＋＋型の拡散領域１７を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。そして、Ｐ型不純物、例えば、フッカホ
ウ素（ＢＦ）をイオンエネルギー３０〜７５ｋｅＶ、導
入量１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²でイオン
注入する。その後、フォトレジストを除去する。このと
き、Ｎ＋＋型のコンタクト領域１５が同時に拡散され
る。

【００２２】次に、図２７に示すように、公知のフォト
リソグラフィ技術によりＮ＋＋型のコンタクト領域１９
を形成する部分に開口部が設けられたフォトレジストを
選択マスクとして形成する。そして、Ｎ型不純物、例え
ば、ヒ素（Ａｓ）をイオンエネルギー２０〜７５ｋｅ
Ｖ、導入量１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²で
イオン注入する。このとき、Ｎ＋＋型のコンタクト領域
１９にヒ素（Ａｓ）をイオン注入する工程では、選択マ
スクしてフォトレジストの他にコンタクトホール１８を
用いる。その後、フォトレジストを除去する。このと
き、Ｐ＋＋型の拡散領域１７が同時に拡散される。

【００２３】その後、Ｎ＋＋型のコンタクト領域１５、
１９およびＰ＋＋型拡散領域１７上には、外部と電気的
に接続するためにコンタクトホール１８、２１を介して
Ａｌの外部電極２０、２２が形成され、図１７に示した
Ｂｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳ
トランジスタ１が完成する。

【００２４】

【発明が解決しようとする課題】上記したように、従来
のＭＯＳトランジスタ１において、ドレイン領域１１側
のゲート１０下部にはＬＯＣＯＳ酸化膜８が形成されて
おり、ゲート１０下部のシリコン酸化膜厚がドレイン側
とソース側で異なる構造をしていた。そのことにより、
低耐圧であるソース領域１３と高耐圧であるドレイン領
域１１側でのゲート１０の電圧による電解緩和を図って
いた。

【００２５】しかしながら、ゲート１０下部のシリコン
酸化膜厚を厚くするために、ＬＯＣＯＳ酸化膜８を利用
していた。そのことにより、ドレイン領域側での電界緩
和を図ることはできるが、ＬＯＣＯＳ酸化膜８を用いる
ためにデバイスサイズが大きくなってしまうという課題
が生じた。

【００２６】また、ドレイン領域側での電界緩和を図る
ため、ゲート１０の下部にはＬＯＣＯＳ酸化膜８を用い
いてシリコン酸化膜の膜厚をかせいでいたため、シリコ
ン酸化膜を厚く形成する必要がない部分にもＬＯＣＯＳ
酸化膜８が形成されているたため、ゲート１０とドレイ
ン間の距離が必要以上に離れてしまうので抵抗値が十分
に下がらないという課題も生じた。

【００２７】

【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明であるＭＯＳ半
導体装置では、一導電型の半導体基板と、該基板表面に
積層された逆導電型のエピタキシャル層と、該エピタキ
シャル層を貫通して島領域を形成している一導電型の分
離領域と、前記分離領域上に形成されている前記島領域
を素子間分離するＬＯＣＯＳ酸化膜と、前記島領域に形
成されているＭＯＳトランジスタとを備え、前記ＭＯＳ
トランジスタのゲートは、少なくとも膜厚の厚い部分と
薄い部分とを有するゲート絶縁膜上に形成されているこ
とを特徴とする本発明のＭＯＳ半導体装置は、好適に
は、前記ＭＯＳトランジスタのゲート下部には、２層の
絶縁膜により膜厚の厚い部分と薄い部分とを有する前記
ゲート絶縁膜を形成している構造を有している。そのこ
とにより、前記ＭＯＳトランジスタのゲート下部には、
必要とする部分のみ厚くされた前記ゲート酸化膜を有す
ることで、前記ＭＯＳトランジスタを小さく形成するこ
とができ、また、前記ゲートと前記ドレイン領域のコン
タクト領域間との距離が短縮されるので前記ＭＯＳトラ
ンジスタの抵抗値を十分にさげることができる。

【００２８】更に、本発明のＭＯＳ半導体装置は、好適
には、少なくとも膜厚の厚い部分と薄い部分とを有する
前記ゲート絶縁膜は、第１の絶縁膜および第２の絶縁膜
からなり、前記第１の絶縁膜は前記酸化膜の厚い部分に
形成されている。そして、前記第１の絶縁膜の少なくと
も１側面は前記基板表面に対して鋭角な斜面を有するこ
とで、前記第１の絶縁膜上に形成される前記ゲートが均
等の厚みで、また、切断することなく形成されているの
で、品質の良いＭＯＳ半導体装置を提供することができ
る。

【００２９】上記した課題を解決するために、本発明の
ＭＯＳ半導体装置の製造方法は、一導電型の半導体基板
を準備する工程と、該基板上に逆導電型のエピタキシャ
ル層を積層する工程と、前記エピタキシャル層を貫通す
る一導電型の分離領域により島領域を形成する工程と、
前記分離領域上にＬＯＣＯＳ酸化膜を形成する工程と、
前記エピタキシャル層上に第１の絶縁膜を堆積する工程
と、該第１の絶縁膜の一部を残し他の部分をエッチング
により除去する工程と、前記第１の絶縁膜および前記エ
ピタキシャル層上に第２の絶縁膜を堆積する工程と、前
記第１および第２の絶縁膜からなる少なくとも２つの膜
厚を有するゲート絶縁膜上にＭＯＳトランジスタのゲー
トを形成する工程とを有することを特徴とする。

【００３０】本発明のＭＯＳ半導体装置の製造方法は、
好適には、前記ＭＯＳトランジスタの前記ゲート絶縁を
形成する工程は、前記第１の絶縁膜の必要とする一部を
残し他の部分を一回のエッチングにより除去し、その
後、前記第２の絶縁膜を堆積することで、少なくとも２
つの膜厚を有する前記ゲート絶縁膜を形成する工程であ
ることに特徴を有する。そのことにより、簡素な工程
で、必要な部分の前記ゲート絶縁膜を厚く形成すること
ができので、容易に前記ＭＯＳトランジスタのチップサ
イズを小さくすることができる。

【００３１】更に、本発明のＭＯＳ半導体装置の製造方
法は、好適には、前記ＭＯＳトランジスタのゲートを形
成する工程において、前記ゲートの側面にサイドウォー
ル形成する時に、同時に第１および第２の絶縁膜を除去
することができる。そのことにより、前記ゲートとドレ
イン間の距離を短縮して形成することができ、簡素な工
程で、容易に前記ＭＯＳトランジスタのチップサイズを
小さくすることができる。

【００３２】

【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら詳細に説明する。

【００３３】先ず、第１の実施の形態について説明す
る。図１は、Ｂｉ−ＣＭＯＳプロセスにおけるＮチャン
ネル型ＭＯＳトランジスタ３１の断面図を示したもので
ある。

【００３４】尚、本実施の形態では、Ｎチャンネル型Ｍ
ＯＳトランジスタ３１のみを図示しているが、他の領域
には高耐圧Ｎチャンネル型ＭＯＳトランジスタ、高耐圧
Ｐチャンネル型ＭＯＳトランジスタ等が同時に形成され
る。

【００３５】Ｐ−型の単結晶シリコン基板３２上には、
例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜
６．０μｍのエピタキシャル層３５が形成されている。
そして、基板３２およびエピタキシャル層３５には、両
者を完全に貫通するＰ＋型分離領域３６によってＮチャ
ンネルＭＯＳトランジスタ３１を形成する島領域が形成
されている。

【００３６】この分離領域３６は、基板３２表面から上
下方向に拡散した第１の分離領域３４およびエピタキシ
ャル層３５の表面から拡散した第２の分離領域３７から
成り、２者が連結することでエピタキシャル層３５を島
状に分離する。また、Ｐ＋型分離領域３６上には、ＬＯ
ＣＯＳ酸化膜３８が形成されていることで、より素子間
分離が成される。

【００３７】そして、エピタキシャル層３５には、Ｐ＋
型拡散領域４２、Ｐ＋型のウェル領域４４、Ｎ−型の低
濃度ドレイン領域４３が形成されている。Ｎ−型の低濃
度ドレイン領域４３にはＮ＋＋型のコンタクト領域５３
が形成されている。また、Ｐ＋型のウェル領域４４には
Ｎ＋＋型コンタクト領域４７、またそのコンタクト領域
４７に重畳してＮ＋型のソース領域４５、更に、Ｐ＋型
拡散領域４２およびＰ＋型のウェル領域４４と重畳して
Ｐ＋＋型の拡散領域４８が形成されている。

【００３８】ここで、Ｎ−型の低濃度ドレイン領域４３
の特徴としては、ドレイン領域４３の表面にＮ＋＋型の
コンタクト領域５３が、コンタクトホール５２の幅に合
わせて深さ方向にも浅く形成されていることである。
尚、Ｎ＋＋型のコンタクト領域５３は電流が取り出せる
程度の領域が確保されていれば良い。このことにより、
ＭＯＳトランジスタ３１がＯＦＦ時にドレイン電圧が上
昇することによりドレイン領域−ゲート間の電界が高く
なる場合、ゲート４１下およびその周辺にはＮ＋＋型の
コンタクト領域５３よりも不純物濃度の低いＮ−型の低
濃度ドレイン領域４３が深く形成されていることで、空
乏層形成領域を確保することができる。この結果、ドレ
イン電圧が上昇することで発生する電界に対して空乏層
を形成することで対抗することができ、高耐圧のＭＯＳ
トランジスタ３１となる。そして、ゲート４１下に形成
されているシリコン酸化膜が高電界に影響を受けること
が大幅に削減でき、シリコン酸化膜の特性変動を大幅に
低減する効果が得られる。

【００３９】また、Ｐ＋＋型の拡散領域４８の特徴とし
ては、Ｎチャンネル型ＭＯＳトランジスタ３１に逆方向
電流が流れた時に、Ｐ＋＋型の拡散領域４８、Ｐ＋型の
ウェル領域４４およびＰ＋型の拡散領域４２とのＰ型領
域とＮ−型のエピタキシャル層３５とＮ＋型の埋め込み
層３３とのＮ型領域とでＰＮ結合を形成する構造となっ
ている。そのことにより、逆方向電流を基板３２を介し
てアースにおとし、Ｎチャンネル型ＭＯＳトランジスタ
３１を保護する構造となっている。

【００４０】本発明のＭＯＳ半導体装置の特徴として
は、ゲート４１下部のドレイン領域４３側のシリコン酸
化膜を第１および第２のシリコン酸化膜３９、４０によ
り厚く形成しているが、このとき、第１のシリコン酸化
膜３９を必要とする部分のみに形成されているため、シ
リコン酸化膜の厚い部分を最小限の領域に抑えることが
できる。そのことにより、Ｎチャンネル型ＭＯＳトラン
ジスタ３１自身のサイズも縮小することができ、また、
ゲート４１とドレイン領域４３表面に形成されているＮ
＋＋型のコンタクト領域５３との間の距離も短縮するこ
とで、ＭＯＳトランジスタ３１の抵抗値を十分に下げる
ことができる。

【００４１】更に、本発明のＭＯＳ半導体装置として
は、上記したように、Ｎチャンネル型ＭＯＳトランジス
タ３１のゲート４１下部のゲート酸化膜が第１のシリコ
ン酸化膜３９および第２のシリコン酸化膜４０からなる
２層のシリコン酸化膜で形成されていることで、ドレイ
ン領域４３側が厚く、ソース領域４５側が薄く形成され
ていることである。そのことにより、特に、電界緩和が
必要とされるドレイン領域４３側では、シリコン酸化膜
が第１および第２のシリコン酸化膜３９、４０より厚く
形成されているので、電界緩和を図ることができる。一
方、ソース領域４５側では、ゲート４１下部に対応する
Ｐ＋型のウェル領域４４にＮ型のチャンネルを形成する
ためにも、ゲート４１に印可された電圧が伝わるように
薄いシリコン酸化膜が望ましい。そこで、ソース領域４
３側のゲート４０下部には第２のシリコン酸化膜４０の
みで形成されている。以上のことで、ＭＯＳトランジス
タ３１のサイズを縮小し、かつ、その目的を達成するこ
とができる。

【００４２】更に、本発明のＭＯＳ半導体装置として
は、基板３２上に形成されているエピタキシャル層３５
表面に対して第１のシリコン酸化膜３９の側面に鋭角な
傾斜面を有していることにある。そのことにより、第１
のシリコン酸化膜３９上に形成されているＭＯＳトラン
ジスタ３１のゲート４１は均等の厚みで形成されてお
り、また、第１のシリコン酸化膜３９の側面上において
も切断されることなく形成されている。その結果、第１
のシリコン酸化膜３９と第２のシリコン酸化膜４０とに
よる段差部においても良好なＭＯＳトランジスタ３１の
ゲート４１が形成されており製品品質に優れたＭＯＳ半
導体装置の構造となっている。

【００４３】尚、Ｎチャンネル型ＭＯＳトランジスタ３
１は外部と電気的に接続するために、第２のシリコン酸
化膜４０上に形成されているＴＥＯＳ（Ｔｅｔｒａｅｔ
ｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜４９、シリコン
窒化膜５０およびＢＰＳＧ（リンホウ素シリケートガラ
ス）膜５１を貫通して形成されているコンタクトホール
５２、５５を介して外部電極５４、５６が形成されてい
る。

【００４４】次に、第２の実施の形態について説明す
る。図２は、図１と同様に、Ｂｉ−ＣＭＯＳプロセスに
おけるＮチャンネル型ＭＯＳトランジスタ６１の断面図
を示したものである。

【００４５】尚、本実施の形態では、Ｎチャンネル型Ｍ
ＯＳトランジスタ６１のみを図示しているが、他の領域
には高耐圧Ｎチャンネル型ＭＯＳトランジスタ、高耐圧
Ｐチャンネル型ＭＯＳトランジスタ等が同時に形成され
る。

【００４６】そして、上記したように、図２の構造と図
１の構造との相違点は、本発明のＭＯＳ半導体装置の特
徴であるゲート下部に形成されるゲート酸化膜３９の形
状だけである。従って、図１と同じ部分の構造および効
果等は省略し、図２の構造と図１の構造との相違点のみ
について説明する。

【００４７】図２に示すように、ＭＯＳトランジスタ６
１のゲート７１下部には、第１のシリコン酸化膜６９お
よび第２のシリコン酸化膜７０によりゲート酸化膜が形
成されている。そして、図１に示した第１の実施の形態
と同様に、ゲート酸化膜はドレイン領域７３側のシリコ
ン酸化膜を第１および第２のシリコン酸化膜６９、７０
により厚く形成されており、ソース領域７５側のゲート
酸化膜は第２のシリコン酸化膜７０により薄く形成され
ている。

【００４８】そして、図１および図２に示すように、第
１および第２の実施の形態で構造として異なる箇所は、
第１の実施の形態第１のシリコン酸化膜３９と第２の実
施の形態第１のシリコン酸化膜６９とでは、第１の実施
の形態第１のシリコン酸化膜３９の方が厚い膜厚で形成
されている。また、第２の実施の形態では、第１および
第２のシリコン酸化膜６９、７０のドレイン領域７３側
が除去されている構造となっていることである。このこ
とにより、ゲート７１とドレイン領域７３間とを短縮す
ることができるので、第２の実施の形態のＭＯＳトラン
ジスタ６１のデバイスサイズは第１の実施の形態のＭＯ
Ｓトランジスタ３１のデバイスサイと比較して縮小する
ことができる。

【００４９】次に、先ず、本発明の製造方法により、図
１に示したＢｉ−ＣＭＯＳプロセスにおけるＮチャンネ
ル型ＭＯＳトランジスタ３１の第１の実施の形態におけ
る製造工程について、図３〜図１３を参照にして以下に
説明する。

【００５０】先ず、図３に示すように、Ｐ−型の単結晶
シリコン基板３２を準備し、この基板３２の表面を熱酸
化して酸化膜を形成し、埋め込み層３３に対応する酸化
膜をホトエッチングして選択マスクとする。そして、基
板３２表面にＮ＋型埋め込み層３３を形成するヒ素（Ａ
ｓ）を拡散する。

【００５１】次に、図４に示すように、Ｐ＋型の分離領
域３６を形成するための第１のＰ＋型埋め込み層３４の
イオン注入を行う。図３において選択マスクとして用い
た酸化膜を全て除去した後、基板３２の表面を熱酸化し
てシリコン酸化膜を、例えば、０．０１〜０．２０μｍ
程度形成し、公知のフォトリソグラフィ技術によりＰ＋
型埋め込み層３４を形成する部分に開口部が設けられた
フォトレジストを選択マスクとして形成する。そして、
Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー
１００〜２００ｋｅＶ、導入量１．０×１０¹³〜１．０
×１０¹⁵／ｃｍ ²でイオン注入する。その後、フォトレ
ジストを除去する。このとき、Ｎ＋型埋め込み層３３が
同時に拡散される。

【００５２】次に、図５に示すように、酸化膜を全て除
去した後、基板３２をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板３２に、例え
ば、１０００℃程度の高温を与えると共に反応管内にＳ
ｉＨ₂Ｃｌ₂ガスとＨ₂ガスを導入することにより、例え
ば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．
０μｍ程度のエピタキシャル層３５を成長させる。そし
て、エピタキシャル層３５の表面を熱酸化してシリコン
酸化膜を、例えば、０．１〜０．６μｍ程度形成した
後、第２のＰ＋型の埋め込み層３７に対応する酸化膜を
ホトエッチングして選択マスクとする。そして、Ｐ型不
純物、例えば、ホウ素（Ｂ）をイオンエネルギー２０〜
６５ｋｅＶ、導入量３．０×１０¹²〜３．０×１０¹⁴／
ｃｍ²でイオン注入し、拡散する。その後、マスクとし
て用いた酸化膜を除去する。このとき、Ｎ＋型埋め込み
層３３およびＰ＋型の埋め込み層３４が同時に拡散され
る。

【００５３】そして、例えば、８００〜１２００℃程度
でスチーム酸化で酸化膜付けを行いながら基板３２全体
に熱処理を与え、Ｐ＋型分離領域３６上には、ＬＯＣＯ
Ｓ酸化膜３８が形成されることで、より素子間分離が成
される。ここで、ＬＯＣＯＳ酸化膜３８は、例えば、厚
さ０．５〜１．０μｍ程度に形成される。

【００５４】次に、基板３２全体に第１のシリコン酸化
膜３９を、例えば、厚さ０．０１〜０．２０μｍ程度形
成し、公知のフォトリソグラフィ技術により必要とされ
る第１のシリコン酸化膜３９の部分にのみ設けられたフ
ォトレジスト（図示せず）を選択マスクとして形成す
る。そして、必要でない部分の第１のシリコン酸化膜３
９は一回の等方性エッチングにより除去される。このと
き、第１のシリコン酸化膜３９の側面には基板３２表面
に対して鋭角を有する傾斜面が形成される。その後、フ
ォトレジストを除去する。このとき、Ｐ＋型の埋め込み
層３４、３７が同時に拡散され、Ｐ＋型分離領域３６が
連結する。

【００５５】次に、図６に示すように、基板３２全体に
第２のシリコン酸化膜４０を、例えば、厚さ０．０１〜
０．２０μｍ程度形成し、その酸化膜上にポリシリコン
を形成し、リン（Ｐ）を拡散し、ポリシリコンをエッチ
ングすることでゲート４１を形成する。その後、ゲート
４１にはゲート酸化膜を形成する。

【００５６】次に、図７に示すように、図６において形
成した第２シリコン酸化膜４０上に、公知のフォトリソ
グラフィ技術によりＰ＋型の拡散領域４２を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。そして、Ｐ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー２０〜７０ｋｅＶ、導入量
１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入
する。その後、フォトレジストを除去する。

【００５７】次に、図８に示すように、図６において形
成したシリコン酸化膜上に、公知のフォトリソグラフィ
技術によりＮ−型の低濃度ドレイン領域４３を形成する
部分に開口部が設けられたフォトレジストを選択マスク
として形成する。そして、Ｎ型不純物、例えば、リン
（Ｐ）をイオンエネルギー２０〜７０ｋｅＶ、導入量
１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入
する。このとき、Ｎ−型の低濃度ドレイン領域４３にリ
ン（Ｐ）をイオン注入する工程では、選択マスクしてフ
ォトレジストの他に第１および第２のシリコン酸化膜３
９、４０およびＬＯＣＯＳ酸化膜３８を用いることで、
Ｎ−型の低濃度ドレイン領域４３の位置をより正確にイ
オン注入を行うことができる。その後、フォトレジスト
を除去する。このとき、Ｐ＋型の拡散領域４２が同時に
拡散される。

【００５８】次に、図９に示すように、図６において形
成した第２のシリコン酸化膜４０上に、公知のフォトリ
ソグラフィ技術によりＰ＋型のウェル領域４４を形成す
る部分に開口部が設けられたフォトレジストを選択マス
クとして形成する。そして、Ｐ型不純物、例えば、ホウ
素（Ｂ）をイオンエネルギー２０〜６５ｋｅＶ、導入量
１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²でイオン注入
する。このとき、図８の場合と同様に、Ｐ＋型のウェル
領域４４にホウ素（Ｂ）をイオン注入する工程では、選
択マスクしてフォトレジストの他にゲート４１を用いる
ことで、Ｐ＋型のウェル領域４４の位置をより正確にイ
オン注入を行うことができる。その後、フォトレジスト
を除去する。このとき、Ｎ−型の低濃度ドレイン領域４
３が同時に拡散される。

【００５９】次に、図１０に示すように、図６において
形成したシリコン酸化膜上に、公知のフォトリソグラフ
ィ技術によりＮ＋型のソース領域４５を形成する部分に
開口部が設けられたフォトレジストを選択マスクとして
形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）
をイオンエネルギー６０〜１２０ｋｅＶ、導入量１．０
×１０¹⁵〜１．０×１０¹⁷／ｃｍ²でイオン注入する。
このとき、図８の場合と同様に、Ｎ＋型のソース領域４
５にヒ素（Ａｓ）をイオン注入する工程では、選択マス
クしてフォトレジストの他にゲート４１を用いること
で、Ｎ＋型の拡散領域４５の位置をゲート４１に対して
より正確にイオン注入を行うことができる。その後、フ
ォトレジストを除去する。このとき、Ｐ＋型のウェル領
域４４が同時に拡散される。

【００６０】次に、図１１に示すように、例えば、ＣＶ
Ｄ法を用いてゲート４１の側面にサイドウォール４６を
形成する。そして、Ｎ＋型のソース領域４５表面には、
図６において形成した第２のシリコン酸化膜４０上に、
公知のフォトリソグラフィ技術によりＮ＋＋型のコンタ
クト領域４７を形成する部分に開口部が設けられたフォ
トレジストを選択マスクとして形成する。そして、Ｎ型
不純物、例えば、ヒ素（Ａｓ）をイオンエネルギー７０
〜１３０ｋｅＶ、導入量１．０×１０¹⁵〜１．０×１０
¹⁷／ｃｍ²でイオン注入する。このとき、図８の場合と
同様に、Ｎ＋＋型のコンタクト領域４７にヒ素（Ａｓ）
をイオン注入する工程では、選択マスクしてフォトレジ
ストの他にゲート４１を用いることで、Ｎ＋＋型のコン
タクト領域４７の位置をゲート４１に対してより正確に
イオン注入を行うことができる。その後、フォトレジス
トを除去する。このとき、Ｎ＋型のソース領域４５が同
時に拡散される。

【００６１】次に、図１２に示すように、図６において
形成した第２のシリコン酸化膜４０上およびゲート４１
上には、絶縁膜であるＴＥＯＳ膜４９を、例えば、厚さ
０．０１〜０．２０μｍ程度形成し、次に、シリコン窒
化膜５０を、例えば、厚さ０．０１〜０．２０μｍ程度
形成する。そして、シリコン窒化膜５０上にはＢＰＳＧ
（リンホウ素シリケートガラス）膜５１を、例えば、厚
さ０．５〜３．０μｍ程度形成し、その後、ＳＯＧ（Ｓ
ｐｉｎＯｎＧｌａｓｓ）膜により表面が平坦化す
る。ここで、ＢＰＳＧ膜５１下には、シリコン窒化膜５
０が形成されているため、水分がＢＰＳＧ膜５１を透過
してデバイス内に入ってきても、このシリコン窒化膜５
０で防止することができる構造となる。

【００６２】その後、エッチングによりコンタクトホー
ル５２、５５を形成する。そして、公知のフォトリソグ
ラフィ技術によりＰ＋＋型の拡散領域４８を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。そして、Ｐ型不純物、例えば、フッカホ
ウ素（ＢＦ）をイオンエネルギー３０〜７５ｋｅＶ、導
入量１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²でイオン
注入する。その後、フォトレジストを除去する。このと
き、Ｎ＋＋型のコンタクト領域４７が同時に拡散され
る。

【００６３】次に、図１３に示すように、公知のフォト
リソグラフィ技術によりＮ＋＋型のコンタクト領域５３
を形成する部分に開口部が設けられたフォトレジストを
選択マスクとして形成する。そして、Ｎ型不純物、例え
ば、ヒ素（Ａｓ）をイオンエネルギー２０〜７０ｋｅ
Ｖ、導入量１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²で
イオン注入する。このとき、Ｎ＋＋型のコンタクト領域
５３にヒ素（Ａｓ）をイオン注入する工程では、選択マ
スクしてフォトレジストの他にコンタクトホール５２を
用いる。その後、フォトレジストを除去する。このと
き、Ｐ＋＋型の拡散領域４８が同時に拡散される。

【００６４】その後、Ｎ＋＋型のコンタクト領域４７、
５３およびＰ＋＋型拡散領域４８上には、外部と電気的
に接続するためにコンタクトホール５２、５５を介して
Ａｌの外部電極５４、５６が形成され、図１に示したＢ
ｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳト
ランジスタ３１が完成する。

【００６５】上記したように、第１の実施の形態におけ
るＭＯＳ半導体装置の製造方法によれば、ＭＯＳトラン
ジスタ３１におけるゲート４１下部に形成するシリコン
酸化膜の形成方法に特徴がある。それは、上記したよう
に、ゲート４１下部のドレイン領域４３側の厚く形成し
たい場所に第１のシリコン酸化膜３９を形成する。そし
て、その第１のシリコン酸化膜３９上に第２のシリコン
酸化膜４０を重ねて形成することでゲート４１下部のシ
リコン酸化膜に目的に応じた厚さの異なるシリコン酸化
膜を形成する。特に、第１のシリコン酸化膜３９を必要
とする場所に形成する工程において、第１のシリコン酸
化膜は厚さが０．０１〜０．２０μｍ程度であるため、
基板３２上に全面に堆積した第１のシリコン酸化膜３９
にエッチングマスクとしてフォトレジストを形成し、不
要な部分を一回のエッチングで除去することができる。
このことにより、簡素な工程でゲート４１下部のシリコ
ン酸化膜に厚みを持つ部分を形成することができるの
で、ＭＯＳトランジスタ３１のサイズを簡単に縮小する
ことができる製造工程を実現できる。

【００６６】次に、本発明の製造方法により、図２に示
したＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型Ｍ
ＯＳトランジスタ６１の第２の実施の形態における製造
工程について以下に説明する。

【００６７】そして、上記したように、図２に示したＭ
ＯＳ半導体装置におけるＭＯＳトランジスタ６１と図１
に示したＭＯＳ半導体装置におけるＭＯＳトランジスタ
３１とはゲート下部に形成されるゲート酸化膜３９の形
状およびその製造工程にのみ相違点がある。従って、図
１と同じ構造の製造工程および効果等は省略し、図１と
相違する図２の構造の製造工程および効果等のみについ
て説明する。

【００６８】先ず、図３〜図１０における製造工程は第
１の実施の形態と同様であるので、上記の説明を参照に
して、ここでは説明を省略する。そして、図１４〜図１
６を参照にして、第１の実施の形態と異なる第２の実施
の形態における製造工程を説明する。

【００６９】次に、図１４に示すように、例えば、ＣＶ
Ｄ法を用いてゲート７１の側面にサイドウォール７６を
形成する。そして、本発明の第２の実施の形態では、こ
のサイドウォール７６を形成する工程に特徴がある。

【００７０】サイドウォール７６を形成する工程として
は、上記したように、例えば、常圧ＣＶＤ法により、基
板６２表面全体に厚さ０．１〜０．４μｍ程度のシリコ
ン酸化膜を形成し、その後、マスクを形成することなく
全面をエッチバックする。その結果、ゲート７１の側面
にサイドウォール７６を形成する。そして、エピタキシ
ャル層６５表面には、再び、シリコン酸化膜を、例え
ば、厚さ０．０１〜０．２０μｍ程度形成する。

【００７１】そして、Ｎ＋型のソース領域７５表面に
は、図１４において形成したシリコン酸化膜上に、公知
のフォトリソグラフィ技術によりＮ＋＋型のコンタクト
領域７７を形成する部分に開口部が設けられたフォトレ
ジストを選択マスクとして形成する。そして、Ｎ型不純
物、例えば、ヒ素（Ａｓ）をイオンエネルギー７０〜１
３０ｋｅＶ、導入量１．０×１０¹⁵〜１．０×１０¹⁷／
ｃｍ²でイオン注入する。このとき、図８の場合と同様
に、Ｎ＋＋型のコンタクト領域７７にヒ素（Ａｓ）をイ
オン注入する工程では、選択マスクしてフォトレジスト
の他にゲート７１を用いることで、Ｎ＋＋型のコンタク
ト領域７７の位置をゲート７１に対してより正確にイオ
ン注入を行うことができる。その後、フォトレジストを
除去する。このとき、Ｎ＋型のソース領域７５が同時に
拡散される。

【００７２】次に、図１５に示すように、図１４におい
て形成したシリコン酸化膜上およびゲート７１上には、
絶縁膜であるＴＥＯＳ膜７９を、例えば、厚さ０．０１
〜０．２０μｍ程度形成し、次に、シリコン窒化膜８０
を、例えば、厚さ０．０１〜０．２０μｍ程度形成す
る。そして、シリコン窒化膜８０上にはＢＰＳＧ（リン
ホウ素シリケートガラス）膜８１を、例えば、厚さ０．
５〜３．０μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉｎ
ＯｎＧｌａｓｓ）膜により表面が平坦化する。ここ
で、ＢＰＳＧ膜８１下には、シリコン窒化膜８０が形成
されているため、水分がＢＰＳＧ膜８１を透過してデバ
イス内に入ってきても、このシリコン窒化膜８０で防止
することができる構造となる。

【００７３】その後、エッチングによりコンタクトホー
ル８２、８５を形成する。このとき、本発明の第２の実
施の形態では、コンタクトホール８２を形成する工程に
特徴がある。

【００７４】上記したように、第１および第２のシリコ
ン酸化膜６９、７０のドレイン領域７３側をサイドウォ
ール７６形成工程におけるエッチバック工程において除
去した。そのことにより、コンタクトホール８２はゲー
ト７１により近い位置に形成することができ、その結
果、図１６において説明するＮ＋＋型のコンタクト領域
８３もゲート７１により近い位置に形成することができ
るので、ＭＯＳトランジスタ６１のデバイスサイズを縮
小することができる。

【００７５】そして、公知のフォトリソグラフィ技術に
よりＰ＋＋型の拡散領域７８を形成する部分に開口部が
設けられたフォトレジストを選択マスクとして形成す
る。そして、Ｐ型不純物、例えば、フッカホウ素（Ｂ
Ｆ）をイオンエネルギー３０〜７５ｋｅＶ、導入量１．
０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²でイオン注入す
る。その後、フォトレジストを除去する。このとき、Ｎ
＋＋型のコンタクト領域７７が同時に拡散される。

【００７６】次に、図１６に示すように、公知のフォト
リソグラフィ技術によりＮ＋＋型のコンタクト領域８３
を形成する部分に開口部が設けられたフォトレジストを
選択マスクとして形成する。そして、Ｎ型不純物、例え
ば、ヒ素（Ａｓ）をイオンエネルギー２０〜７０ｋｅ
Ｖ、導入量１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²で
イオン注入する。このとき、Ｎ＋＋型のコンタクト領域
８３にヒ素（Ａｓ）をイオン注入する工程では、選択マ
スクしてフォトレジストの他にコンタクトホール８２を
用いる。その後、フォトレジストを除去する。このと
き、Ｐ＋＋型の拡散領域７８が同時に拡散される。

【００７７】その後、Ｎ＋＋型のコンタクト領域７７、
８３およびＰ＋＋型拡散領域７８上には、外部と電気的
に接続するためにコンタクトホール８２、８５を介して
Ａｌの外部電極８４、８６が形成され、図２に示したＢ
ｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳト
ランジスタ６１が完成する。

【００７８】上記したように、第２の実施の形態におけ
るＭＯＳ半導体装置の製造方法によれば、第１および第
２のシリコン酸化膜６９、７０のドレイン領域７３側を
サイドウォール７６形成工程におけるエッチバック工程
において除去した。そのことにより、コンタクトホール
８２はゲート７１により近い位置に形成することがで
き、コンタクトホール８２を介してイオン注入により形
成するＮ＋＋型のコンタクト領域８３もゲート７１によ
り近い位置に形成することができる。その結果、ＭＯＳ
トランジスタ６１のデバイスサイズを縮小することがで
き、微細化されるが、ＩＣ能力が向上するＭＯＳ半導体
装置の製造方法を実現することができる。

【００７９】尚、上記した本実施の形態では、Ｎチャン
ネル型のＭＯＳトランジスタの場合について述べたが、
Ｐチャンネル型のＭＯＳトランジスタの場合も同様の効
果を得ることができる。また、上記した本実施の第１お
よび第２の実施の形態では、Ｂｉ−ＣＭＯＳプロセスに
おけるＭＯＳトランジスタについて述べたが、Ｂｉ−Ｃ
ＭＯＳプロセスに限定されるわけではなくＭＯＳトラン
ジスタを含む構造であれば同等の効果を得ることができ
る。そして、本発明の要旨を逸脱しない範囲で、種々の
変更が可能である。

【００８０】

【発明の効果】本発明によれば、ＭＯＳ半導体装置にお
いて、ＭＯＳトランジスタにおけるゲート下部のドレイ
ン領域側のシリコン酸化膜を第１のシリコン酸化膜およ
び第２のシリコン酸化膜を重ねることで厚く形成してい
る。このとき、前記第１のシリコン酸化膜は必要とする
部分のみに形成されているため、前記ゲート下部のシリ
コン酸化膜の厚い部分を最小限の領域に抑えることがで
きる。そのことにより、前記ＭＯＳトランジスタ自身の
サイズも縮小することができ、また、前記ゲートと前記
ドレイン領域のコンタクト領域間の距離も短縮すること
で、前記ＭＯＳトランジスタの抵抗値を十分に下げるこ
とができる。

【００８１】更に、本発明のＭＯＳ半導体装置におい
て、前記ＭＯＳトランジスタのゲート下部のゲート酸化
膜は、第１のシリコン酸化膜および第２のシリコン酸化
膜からなる２層の前記シリコン酸化膜で形成されてい
る。そして、その構造としては、前記ＭＯＳトランジス
タのドレイン領域側が厚く、前記ＭＯＳトランジスタの
ソース領域側が薄く形成されている。そのことにより、
特に、電界緩和が必要とされる前記ドレイン領域側で
は、前記シリコン酸化膜が前記第１および第２のシリコ
ン酸化膜により厚く形成されているので、電界緩和を図
ることができる。一方、前記ソース領域側では、前記ゲ
ート下部に対応するＰ＋型のウェル領域にＮ型のチャン
ネルを形成するためにも、前記ゲートに印可された電圧
が伝わるように薄いシリコン酸化膜が望ましい。そこ
で、前記ソース領域側の前記ゲート下部には前記第２の
シリコン酸化膜のみで形成されている。以上のことよ
り、前記ＭＯＳトランジスタのサイズを縮小し、かつ、
上記の目的を達成することができる。

【００８２】更に、本発明のＭＯＳ半導体装置として
は、前記基板上に形成されている前記エピタキシャル層
表面に対して前記第１のシリコン酸化膜の側面に鋭角な
傾斜面を有していることにある。そのことにより、前記
第１のシリコン酸化膜上に形成されている前記ＭＯＳト
ランジスタのゲートは均等の厚みで形成されており、ま
た、前記第１のシリコン酸化膜の側面上においても切断
されることなく形成されている。その結果、前記第１の
シリコン酸化膜と前記第２のシリコン酸化膜とによる段
差部においても良好な前記ＭＯＳトランジスタのゲート
が形成されており製品品質に優れたＭＯＳ半導体装置の
構造となっている。

【００８３】本発明によれば、ＭＯＳ半導体装置の製造
方法において、ＭＯＳトランジスタにおけるゲート下部
に形成するシリコン酸化膜の形成方法に特徴がある。そ
れは、上記したように、前記ゲート下部の前記ドレイン
領域側の前記シリコン酸化膜を厚く形成したい位置に第
１のシリコン酸化膜を形成する。そして、前記第１のシ
リコン酸化膜上に第２のシリコン酸化膜を重ねて形成す
ることで前記ゲート下部のシリコン酸化膜を目的に応じ
て厚さの変えて形成することができる。特に、前記第１
のシリコン酸化膜を必要とする位置に形成する工程にお
いて、エピタキシャル層上全面に堆積した前記第１のシ
リコン酸化膜にエッチングマスクとしてフォトレジスト
を形成し、不要な部分を一回のエッチングで除去するこ
とができる。このことにより、簡素な工程で前記ゲート
下部のシリコン酸化膜に厚みを持つ部分を形成すること
ができるので、前記ＭＯＳトランジスタのサイズを縮小
し、かつ、前記ＭＯＳトランジスタの抵抗値を十分に下
げることができる製造工程を実現できる。

【００８４】更に、本発明のＭＯＳ半導体装置の製造方
法としては、前記第１および第２のシリコン酸化膜の前
記ドレイン領域側をサイドウォール形成工程におけるエ
ッチバック工程において同時に除去することである。そ
のことにより、前記ドレイン領域上のコンタクトホール
は前記ゲートにより近い位置に形成することができ、更
に、前記コンタクトホールを介してイオン注入により形
成するＮ＋＋型のコンタクト領域も前記ゲートにより近
い位置に形成することができる。その結果、前記ＭＯＳ
トランジスタのデバイスサイズを縮小することができ、
微細化されるが、ＩＣ能力が向上するＭＯＳ半導体装置
の製造方法を実現することができる。

【図面の簡単な説明】

【図１】本発明における第１の実施の形態のＭＯＳ半導
体装置を説明する断面図である。

【図２】本発明における第２の実施の形態のＭＯＳ半導
体装置を説明する断面図である。

【図３】本発明における第１および第２の実施の形態の
ＭＯＳ半導体装置の製造方法を説明する断図面である。

【図４】本発明における第１および第２の実施の形態の
ＭＯＳ半導体装置の製造方法を説明する断図面である。

【図５】本発明における第１および第２の実施の形態の
ＭＯＳ半導体装置の製造方法を説明する断図面である。

【図６】本発明における第１および第２の実施の形態の
ＭＯＳ半導体装置の製造方法を説明する断図面である。

【図７】本発明における第１および第２の実施の形態の
ＭＯＳ半導体装置の製造方法を説明する断図面である。

【図８】本発明における第１および第２の実施の形態の
ＭＯＳ半導体装置の製造方法を説明する断図面である。

【図９】本発明における第１および第２の実施の形態の
ＭＯＳ半導体装置の製造方法を説明する断図面である。

【図１０】本発明における第１および第２の実施の形態
のＭＯＳ半導体装置の製造方法を説明する断図面であ
る。

【図１１】本発明における第１および第２の実施の形態
のＭＯＳ半導体装置の製造方法を説明する断図面であ
る。

【図１２】本発明における第１および第２の実施の形態
のＭＯＳ半導体装置の製造方法を説明する断図面であ
る。

【図１３】本発明における第１および第２の実施の形態
のＭＯＳ半導体装置の製造方法を説明する断図面であ
る。

【図１４】本発明における第２の実施の形態のＭＯＳ半
導体装置の製造方法を説明する断図面である。

【図１５】本発明における第２の実施の形態のＭＯＳ半
導体装置の製造方法を説明する断図面である。

【図１６】本発明における第２の実施の形態のＭＯＳ半
導体装置の製造方法を説明する断図面である。

【図１７】従来におけるＭＯＳ半導体装置を説明する断
面図である。

【図１８】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図１９】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２０】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２１】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２２】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２３】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２４】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２５】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２６】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

【図２７】従来におけるＭＯＳ半導体装置の製造方法を
説明する断図面である。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F048 AA05 AC05 BA02 BB11 BC03 BC05 BC06 BF16 BF17 BG12 BH07 DA25 5F140 AA19 AA39 AA40 AB03 AB07 AC09 AC21 BA01 BC12 BD05 BD18 BF04 BG08 BG12 BG52 BG53 BH17 BH30 BH43 BJ01 BJ05 BJ28 BK13 CB00 CB01 CC01 CC03 CC07 CC08 CC15 CD02 DA06

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板と、該基板表面に積層された逆導電型のエピタキシャル層
と、該エピタキシャル層を貫通して島領域を形成している一
導電型の分離領域と、前記分離領域上に形成されている前記島領域を素子間分
離するＬＯＣＯＳ酸化膜と、前記島領域に形成されているＭＯＳトランジスタとを備
え、前記ＭＯＳトランジスタのゲートは、少なくとも膜厚の
厚い部分と薄い部分とを有するゲート絶縁膜上に形成さ
れていることを特徴とするＭＯＳ半導体装置。
【請求項２】前記ゲート酸化膜の厚い部分は、前記Ｍ
ＯＳトランジスタのドレイン領域側に形成されているこ
とを特徴とする請求項１記載のＭＯＳ半導体装置。
【請求項３】前記ゲート絶縁膜は、少なくとも２層の
絶縁膜からなることを特徴とする請求項１または請求項
２記載のＭＯＳ半導体装置。
【請求項４】前記ゲート絶縁膜は、第１の絶縁膜およ
び第２の絶縁膜からなり、前記第１の絶縁膜は前記酸化
膜の厚い部分に形成されていることを特徴とする請求項
１または請求項２記載のＭＯＳ半導体装置。
【請求項５】前記第１の酸化膜の少なくとも１側面は
前記基板表面に対して鋭角な斜面を有することを特徴と
する請求項４記載のＭＯＳ半導体装置。
【請求項６】前記絶縁膜は、シリコン酸化膜からなる
ことを特徴とする請求項１から請求項５のいずれかに記
載のＭＯＳ半導体装置。
【請求項７】一導電型の半導体基板を準備する工程
と、該基板上に逆導電型のエピタキシャル層を積層する工程
と、前記エピタキシャル層を貫通する一導電型の分離領域に
より島領域を形成する工程と、前記分離領域上にＬＯＣＯＳ酸化膜を形成する工程と、前記エピタキシャル層上に第１の絶縁膜を堆積する工程
と、該第１の絶縁膜の一部を残し他の部分をエッチングによ
り除去する工程と、前記第１のゲート絶縁膜および前記エピタキシャル層上
に第２の絶縁膜を堆積する工程と、前記第１および第２の絶縁膜からなる少なくとも２つの
膜厚を有するゲート絶縁膜上にＭＯＳトランジスタのゲ
ートを形成する工程とを有することを特徴とするＭＯＳ
半導体装置の製造方法。
【請求項８】前記第１の絶縁膜は、前記ＭＯＳトラン
ジスタのドレイン領域側に形成されることを特徴とする
請求項７記載のＭＯＳ半導体装置の製造方法。
【請求項９】前記第１の絶縁膜の一部を残し他の部分
をエッチングにより除去する工程は、前記第１の絶縁膜
の側面に前記基板表面に対して鋭角な傾斜面を形成する
ことを特徴とする請求項７記載のＭＯＳ半導体装置の製
造方法。
【請求項１０】前記ＭＯＳトランジスタのゲートを形
成する工程は、前記ゲートの側面にサイドウォール形成
する時に、同時に第１および第２の絶縁膜を除去するこ
とを特徴とする請求項７記載のＭＯＳ半導体装置の製造
方法。
【請求項１１】前記第１および第２の絶縁膜は、シリ
コン酸化膜からなることを特徴とする請求項７および請
求項１０記載のＭＯＳ半導体装置の製造方法。