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JP5063865B2 - 半導体装置 - Google Patents

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Description

本発明は、ドレイン領域の構造により、ＯＮ抵抗値を低減し、大電流化を実現する半導体装置に関する。
従来の半導体装置、例えば、ＣＭＯＳトランジスタでは、シリコン基板にＰ型のウェル領域及びＮ型のウェル領域が形成されている。Ｐ型のウェル領域にはＮチャネル型のＭＯＳトランジスタが形成されている。Ｎ型のウェル領域にはＰチャネル型のＭＯＳトランジスタが形成されている。例えば、Ｎチャネル型のＭＯＳトランジスタでは、Ｐ型のウェル領域にＬＤＤ構造から成るソース領域及びドレイン領域が形成されている。このとき、ソース領域及びドレイン領域は、シリコン基板に形成されたＰ型のウェル領域に、Ｎ型不純物をイオン注入し形成されている技術が知られている（例えば、特許文献１参照。）。
また、従来の半導体装置、例えば、Ｎチャネル型のＭＯＳ半導体装置では、Ｐ型の単結晶シリコン基板上にＮ型のエピタキシャル層が堆積されている。Ｎ型のエピタキシャル層にはＰ型のウェル領域が形成されている。Ｐ型のウェル領域にはＮ型のソース領域が形成されている。Ｐ型のウェル領域は、Ｎ型のエピタキシャル層上のゲート電極に対し、その一部の下方まで形成されている。Ｎ型のドレイン領域が、Ｐ型のウェル領域の近傍で、Ｎ型のエピタキシャル層に形成されている。そして、ゲート酸化膜は、ドレイン領域側が厚く、ソース領域側が薄く形成されている。このゲート酸化膜の構造により、ドレイン領域側での高電界によるシリコン酸化膜の特性変動を防止する技術が知られている（例えば、特許文献２参照。）。
特開２００４−１４０４０４号公報（第１０−１１頁、第１−２図） 特開２００２−３１４０６５号公報（第５−７頁、第１−２図）
上述したように、従来の半導体装置では、ＣＭＯＳトランジスタのＮチャネル型のＭＯＳトランジスタにおいて、Ｐ型のウェル領域にＮ型のソース領域及びドレイン領域を形成している。そのため、Ｐ型のウェル領域とＮ型のソース領域及びドレイン領域とにおいて、お互いに不純物濃度がうち消し合い、所望の不純物濃度とすることが困難である。そして、Ｎ型のソース領域及びドレイン領域を高濃度不純物領域とする場合には、空乏層の形成領域が狭くなり、ＭＯＳトランジスタの耐圧が劣化するという問題が発生する。また、Ｐ型のウェル領域の不純物濃度を低濃度とする場合には、チャネル側への空乏層の形成領域が広くなり、ＭＯＳトランジスタが増大する問題が発生する。
また、従来の半導体装置では、Ｎチャネル型のＭＯＳトランジスタにおいて、ドレイン領域側のゲート酸化膜が厚く形成され、ソース領域側のゲート酸化膜が薄く形成されている場合がある。この場合には、ドレイン領域が、厚いゲート酸化膜の下方まで形成されている。そして、Ｐ型のウェル領域にはチャネル領域が形成され、チャネル領域がドレイン領域と離間して形成されている。この構造により、Ｐ型のウェル領域とドレイン領域とが離間し、電流経路が長くなり、ＯＮ抵抗値が増大する問題が発生する。更に、ゲート酸化膜の膜厚を変えて形成することで、製造プロセスが複雑となり、製造コストが掛かるという問題が発生する。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に積層された逆導電型のエピタキシャル層と、前記エピタキシャル層上面に形成されたゲート酸化膜及びゲート電極と、前記半導体基板と前記エピタキシャル層とに形成された逆導電型の埋込拡散層と、前記エピタキシャル層に形成され、前記埋込拡散層と底部で重畳した一導電型のバックゲート拡散層と、一部が前記バックゲート拡散層と重畳し、その他の領域が前記エピタキシャル層に形成され、且つ前記重畳領域が、逆導電型の拡散領域となる逆導電型のドレイン拡散層と、前記バックゲート拡散層に形成された逆導電型のソース拡散層と、前記ドレイン拡散層と接続するドレイン電極と、前記ソース拡散層と接続するソース電極と、を有し、前記バックゲート拡散層は、前記ゲート電極の一端側の端部よりも前記ドレイン拡散層側まで形成され、前記重畳領域は、前記ゲート電極の一端側の端部よりも前記ドレイン拡散層側まで配置され、前記重畳領域は、前記ゲート電極の一端側の端部下方に配置されるように、前記ゲート電極下方まで配置されることを特徴とする。従って、本発明では、ゲート電極の下方で、チャネル形成領域となる一導電型のバックゲート拡散層と逆導電型のドレイン拡散層とが、一部重畳して形成されている。この構造により、ドレイン−ソース間の離間距離が短縮され、ＯＮ抵抗値を低減できる。
また、本発明の半導体装置では、前記ドレイン拡散層は、前記バックゲート拡散層を囲むように一環状に形成されていることを特徴とする。従って、本発明では、ドレイン拡散層が、バックゲート拡散層を囲むように一環状に形成されている。この構造により、電流能力を向上させることができる。また、ドレイン拡散層を効率的に配置できるので、素子形成領域を縮小することができる。
また、本発明の半導体装置では、前記ドレイン拡散層には、一環状にドレインコンタクト拡散層が形成されていることを特徴とする。従って、本発明では、素子形成領域が縮小されるが、ドレイン拡散層での濃度勾配により、電界緩和を維持することができる。
また、本発明の半導体装置では、前記バックゲート拡散層に形成され、前記ソース拡散層の近傍に位置した一導電型のバックゲートコンタクト拡散層とを有し、前記ソース電極は、前記ソース拡散層及び前記バックゲートコンタクト拡散層と接続していることを特徴とする。従って、本発明では、ソース拡散層及びバックゲートコンタクト拡散層に対し、ソース電極が共通コンタクトしている。この構造により、素子形成領域を縮小することができる。
本発明では、Ｎ型のエピタキシャル層には、Ｐ型のバックゲート拡散層が形成されている。一方、エピタキシャル層には、Ｎ型のドレイン拡散層が、バックゲート拡散層と形成領域の一部を重畳させるように形成されている。この構造により、ドレイン−ソース間の離間距離が短縮し、ＯＮ抵抗値を低減させることができる。
また、本発明では、ドレイン拡散層とバックゲート拡散層とが重畳する領域は、Ｎ型の拡散領域となるように形成されている。この構造により、ドレイン拡散層は、ソース拡散層側へ近づくにつれて、不純物濃度が低くなるように濃度勾配を有する。そして、素子形成領域を縮小しても、耐圧特性を維持することができる。
また、本発明では、ドレイン拡散層が、バックゲート拡散層を囲むように、一環状に形成されている。この構造により、ドレイン拡散層を効率的に配置することができ、素子形成領域を縮小しつつ、大電流化を実現できる。
また、本発明では、Ｎチャネル型ＭＯＳトランジスタを用いてチャージポンプ回路を構成している。この回路構成により、電荷転送用ＭＯＳトランジスタのＯＮ抵抗値の低減により、大電流化が実現できる。
以下に、本発明の一実施の形態である半導体装置について、図１及び図２を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、本実施の形態の半導体装置を説明する上面図である。
図１に示す如く、Ｎチャネル型ＭＯＳトランジスタは、主に、Ｐ型の単結晶シリコン基板１と、Ｎ型のエピタキシャル層２と、Ｐ型の分離領域３と、Ｎ型の埋込拡散層４と、バックゲート領域として用いられるＰ型の拡散層５と、ソース領域として用いられるＮ型の拡散層６、７と、ドレイン領域として用いられるＮ型の拡散層８、９と、ゲート電極１０とから構成されている。
Ｎ型のエピタキシャル層２が、Ｐ型の単結晶シリコン基板１上面に形成されている。尚、本実施の形態では、基板１上に１層のエピタキシャル層２が形成されている場合を示すが、この場合に限定するものではない。例えば、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
Ｐ型の分離領域３が、基板１表面から上下方向に拡散したＰ型の埋込拡散層とエピタキシャル層２の表面から拡散したＰ型の拡散層とが連結し、形成されている。分離領域３が基板１及びエピタキシャル層２を区分し、基板１及びエピタキシャル層２には、複数の島領域が形成されている。
Ｎ型の埋込拡散層４が、基板１とエピタキシャル層２に形成されている。この構造により、Ｐ型の基板１とＰ型の拡散層５とは、Ｎ型の埋込拡散層４により、電気的に分離される。そして、埋込拡散層４には、例えば、ドレイン電圧が印加され、Ｐ型の基板１とＰ型の拡散層５とには、個別の電位を印加することが可能となる。
Ｐ型の拡散層５が、エピタキシャル層２に形成されている。Ｐ型の拡散層５は、エピタキシャル層２表面からＰ型不純物、例えば、ボロン（Ｂ）を加速電圧１４０〜１７０ｋｅＶ、導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入することで、形成されている。Ｐ型の拡散層５は、深部で、少なくともその一部がＮ型の埋込拡散層４と重畳するように、形成されている。
Ｎ型の拡散層６、７が、Ｐ型の拡散層５に形成されている。Ｎ型の拡散層６、７は、ソース領域として用いられる。Ｎ型の拡散層６は、Ｎ型の拡散層７の形成領域に重畳して形成されている。そして、Ｎ型の拡散層６の不純物濃度は、Ｎ型の拡散層７の不純物濃度よりも高濃度となり、コンタクト抵抗の低減等を実現している。
Ｎ型の拡散層８、９が、エピタキシャル層２に形成されている。Ｎ型の拡散層８、９は、ドレイン領域として用いられる。丸印１１で囲み、ハッチングで示したように、Ｎ型の拡散層８は、その一部がＰ型の拡散層５と重畳して形成されている。Ｎ型の拡散層８は、エピタキシャル層２表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧３０〜６０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入することで、形成されている。そして、Ｐ型の拡散層５とＮ型の拡散層８とが重畳する領域は、Ｎ型の不純物濃度とＰ型の不純物濃度とが補正され、低濃度のＮ型の拡散領域となる。一方、Ｎ型の拡散層９は、Ｎ型の拡散層８の形成領域に重畳して形成されている。そして、Ｎ型の拡散層９の不純物濃度は、Ｎ型の拡散層８の不純物濃度よりも高濃度となる。
つまり、ドレイン領域では、Ｎ型の拡散層９からＰ型の拡散層５と重畳するＮ型の拡散層８へと濃度勾配を有している。そして、Ｐ型の拡散層５とＮ型の拡散層８とが重畳する領域が、Ｎ型の低濃度領域として形成されている。この構造により、ドレイン領域を効率的にソース領域側へと配置できるので、ドレイン−ソース間の電流経路を短くし、ＯＮ抵抗値を低減することができる。また、Ｐ型の拡散層５とＮ型の拡散層８とを重畳させることで、素子形成領域を縮小することができる。
一方、丸印１１で囲み、ハッチングで示す重畳領域が、ドレイン領域として用いられ、ゲート電極１０の下方に配置されている。この構造により、ゲート電極からの垂直方向電界に対し、ドレイン領域の低濃度領域により電界緩和を図ることができる。また、ソース領域からドレイン領域へと向かうチャネル方向電界は、ドレイン領域の端部で最大となる。チャネル方向電界に対しても同様に、上述した構造により、ドレイン領域の低濃度領域により電界緩和を図ることができる。つまり、素子形成領域は縮小するが、ドレイン領域での電界緩和が図れ、ＭＯＳトランジスタの耐圧特性を維持することができる。
ゲート電極１０は、ゲート酸化膜１２上面に形成されている。ゲート電極１０は、ポリシリコン膜により形成されている。ゲート電極１０の側壁にはサイドウォール１３が形成されている。そして、ゲート電極１０の上面には、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜１４及びシリコン窒化膜１５が形成されている。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１６が、エピタキシャル層２に形成されている。ＬＯＣＯＳ酸化膜１６の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。
絶縁層１７が、エピタキシャル層２上面に形成されている。絶縁層１７は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等が堆積され、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層１７にコンタクトホール１８、１９、２０が形成されている。
コンタクトホール１８、１９、２０は、バリアメタル膜２１及びタングステン（Ｗ）膜２２により埋設されている。タングステン膜２２の表面には、アルミ銅（ＡｌＣｕ）膜及びバリアメタル膜が選択的に形成され、ドレイン電極２３及びソース電極２４が形成されている。Ｐ型の拡散層５には、バックゲートコンタクト領域としてＰ型の拡散層２５が形成されている。そして、ソース電極２４は、ソース領域となるＮ型の拡散層６とＰ型の拡散層２５とに接続している。この構造により、バックゲート電極を個別に形成する必要がなく、素子の微細化を実現できる。尚、図１に示した断面では、ゲート電極１０への配線層は図示していないが、その他の領域で配線層と接続している。
図２に示す如く、外側から、実線２６はＰ型の分離領域３に、点線２７はＮ型の拡散層８に、点線２８はＮ型の埋込拡散層４に、一点鎖線２９はＰ型の拡散層５に、二点鎖線３０はＮ型の拡散層６に、三点鎖線３１はＰ型の拡散層２５に、それぞれ対応している。
図示したように、ドレイン領域となるＮ型の拡散層８は、Ｐ型の拡散層５の周囲に一環状に形成されている。上述したように、ハッチングで示した領域は、Ｐ型の拡散層５とＮ型の拡散層８とが重畳する領域であり、低濃度のＮ型の拡散領域となる。この構造により、ドレイン領域を効率良く配置することができる。また、Ｐ型の拡散層５には、Ｎ型の拡散層６に囲まれるように、バックゲートコンタクト領域としてのＰ型の拡散層２５が形成されている。この構造により、バックゲートコンタクト領域を１箇所とすることができ、且つ、ソース電極がバックゲート電極を兼用できる。つまり、本実施の形態では、電流能力を向上させる一方、素子形成領域を縮小することがきる。
尚、本実施の形態では、ドレイン領域をバックゲート領域の周囲に一環状で形成する場合に関し説明したが、この場合に限定するものではない。例えば、ドレイン領域が対向する側辺に配置される等、区画されたドレイン領域がバックゲート領域の周囲に複数配置される場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、図１及び図２を用いて説明したＮチャネル型ＭＯＳトランジスタを用いたチャージポンプ装置について、図３から図５を参照し、詳細に説明する。図３は、４段のディクソン・チャージポンプ装置の回路図である。図４は、図３に示すダイオード素子をＭＯＳトランジスタ素子へと置き換えた場合における４段のディクソン・チャージポンプ装置の回路図である。図５は、図４に示すチャージポンプ装置の電荷転送用のＭＯＳトランジスタの断面図である。
先ず、ディクソン（Ｄｉｃｋｓｏｎ）チャージポンプ装置に関して説明する。
図３に示す如く、ダイオードＤ１〜Ｄ５が直列接続されている。Ｃ１〜Ｃ４は各ダイオードＤ１〜Ｄ５の接続点に接続された結合コンデンサ（Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）である。ＣＬは出力容量（Ｏｕｔｐｕｔ Ｃａｐａｃｉｔｏｒ）であり、ＣＬＫとＣＬＫＢは互いに逆相の入力クロックパルスである。また、点線で示した４１は、ＣＬＫ及びＣＬＫＢが入力されたクロックドライバーであり、実線で示した４２は、電流負荷である。クロックドライバー４１には電源電圧が供給されている。これにより、クロックドライバー４１から出力されるクロックパルス∃１、∃２の出力振幅は約Ｖｄｄとなる。そして、クロックパルス∃１は容量Ｃ２、Ｃ４に供給され、クロックパルス∃２は容量Ｃ１、Ｃ３に供給される。
安定状態において、出力に定電流Ｉｏｕｔが流れる場合、チャージポンプ装置への入力電流は、入力電圧Ｖｉｎからの電流とクロックドライバーから供給される電流となる。これらの電流は寄生容量への充放電電流を無視すると次のようになる。Φ１＝ハイ（Ｈｉｇｈ）、Φ２＝ロウ（Ｌｏｗ）の期間、図中の実線矢印の方向に２Ｉｏｕｔの平均電流が流れる。
また、Φ１＝ロウ（Ｌｏｗ）、Φ２＝ハイ（Ｈｉｇｈ）の期間、図の波線矢印の方向に２Ｉｏｕｔの平均電流が流れる。クロックサイクルでのこれらの平均電流は全てＩｏｕｔとなる。安定状態におけるチャージポンプ装置の昇圧電圧Ｖｏｕｔは以下のように表される。
ここで、Ｖφ‘は各接続ノードにおいて、クロックパルスの変化に伴い結合容量によって生じる電圧振幅である。Ｖｌは出力電流Ｉｏｕｔによって生じる電圧降下、Ｖｉｎは入力電圧であり、通常プラス昇圧では０Ｖとしている。Ｖｄは順方向バイアスダイオード電圧（Ｆｏｒｗａｒｄ ｂｉａｓ ｄｉｏｄｅ ｖｏｌｔａｇｅ）、ｎはポンピング段数である。更に、ＶｌとＶφ‘は次式で表される。
ここで、Ｃ１〜Ｃ４はクロック結合容量（ｃｌｏｃｋ ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）、Ｃｓは各接続ノードにおける寄生容量（ｓｔｒａｙ ｃａｐａｃｉｔａｎｃｅ ａｔ ｅａｃｈ ｎｏｄｅ）、Ｖφはクロックパルスの振幅（ｃｌｏｃｋ ｐｕｌｓｅ ａｍｐｌｉｔｕｄｅ）、ｆはクロックパルスの周波数、Ｔはクロック周期（ｃｌｏｃｋ ｐｅｒｉｏｄ）である。チャージポンプ装置の出力効率は、クロックドライバーから寄生容量に流れる充放電電流を無視し、Ｖｉｎ＝Ｖｄｄとすると以下の式で表される。
このように、チャージポンプ装置においては、ダイオードを電荷転送素子（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ ｄｅｖｉｃｅ）として用いて電荷を次段へ次々に転送することにより昇圧を行っている。しかし、半導体集積回路装置への搭載を考えるとプロセスの適合性からｐｎ接合のダイオードよりＭＯＳトランジスタを使用する方が実現し易い。
図４に示す如く、電荷転送用素子としてダイオードＤ１〜Ｄ５の代わりにＭＯＳトランジスタＭ１〜Ｍ５を用いている。この場合は、式（１）において、ＶｄはＭＯＳトランジスタの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）Ｖｔｈとなる。
図５に示す如く、電荷転送用ＭＯＳトランジスタＭ２、Ｍ３を示している。このチャージポンプ装置の回路構成は図４に示している。尚、上述した図１と同一の構成要素については同一符号を付して、その詳細な説明を省略する。
Ｐ型の基板１及びＮ型のエピタキシャル層２は、Ｐ型の分離領域３により、複数の島領域に区画されている。隣接する島領域には、それぞれバックゲート領域としてのＰ型の拡散層５が形成されている。そして、Ｐ型の拡散層５及びＰ型の拡散層５と隣接するＮ型のエピタキシャル層２には、電荷転送用ＭＯＳトランジスタＭ２、Ｍ３がそれぞれ形成されている。Ｐ型の拡散層５を囲むように形成されるドレイン領域の構造は、図１及び図２を用いて上述した構造と同様である。
電荷転送用ＭＯＳトランジスタＭ２、Ｍ３において、上述したように、ドレイン領域となるＮ型の拡散層９が、バックゲート領域となるＰ型の拡散層５を囲むように配置されている。Ｐ型の拡散層５とＮ型の拡散層８とは、その一部の領域が重畳している。そして、重畳している領域は低濃度のＮ型の拡散領域となる。この構造により、ドレイン領域での電界緩和を図りつつ、ドレイン−ソース間の離間距離を短くし、ＯＮ抵抗値を低減することができる。その結果、チャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ１〜Ｍ５のＯＮ抵抗値が低減され、大電流装置のチャージポンプ装置を実現できる。
尚、本実施の形態では、４段のディクソン・チャージポンプ装置への適用例について説明したが、その段数が４段に限定されないことは明らかである。
また、電荷転送用ＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタを用いる場合について説明したが、この場合に限定するものではない。例えば、Ｐチャネル型のＭＯＳトランジスタを用いた場合でも良い。マイナス昇圧のチャージポンプ装置では、電荷転送用ＭＯＳトランジスタにおける、基板とソース領域との接続関係が逆になる。また、クロックのタイミングも逆になる。
また、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ５はゲート電極とドレイン領域とを共通接続した構造としたが、この場合に限定するものではない。例えば、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ５がＯＮ動作する際に、ゲート−ソース間に高い電圧が印加される回路構成を採用したチャージポンプ装置にも適用することができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置を説明する上面図である。 従来の実施の形態におけるチャージポンプ装置の回路図である。 本発明の実施の形態におけるチャージポンプ装置の回路図である。 本発明の実施の形態におけるチャージポンプ装置を説明する断面図である。
符号の説明
１ Ｐ型の単結晶シリコン基板
２ Ｎ型のエピタキシャル層
３ Ｐ型の分離領域
４ Ｎ型の埋込拡散層
５ Ｐ型の拡散層
８ Ｎ型の拡散層
１０ ゲート電極

Claims (4)

  1. 一導電型の半導体基板と、
    前記半導体基板上に積層された逆導電型のエピタキシャル層と、
    前記エピタキシャル層上面に形成されたゲート酸化膜及びゲート電極と、
    前記半導体基板と前記エピタキシャル層とに形成された逆導電型の埋込拡散層と、
    前記エピタキシャル層に形成され、前記埋込拡散層と底部で重畳した一導電型のバックゲート拡散層と、
    一部が前記バックゲート拡散層と重畳し、その他の領域が前記エピタキシャル層に形成され、且つ前記重畳領域が、逆導電型の拡散領域となる逆導電型のドレイン拡散層と、
    前記バックゲート拡散層に形成された逆導電型のソース拡散層と、
    前記ドレイン拡散層と接続するドレイン電極と、
    前記ソース拡散層と接続するソース電極と、を有し、
    前記バックゲート拡散層は、前記ゲート電極の一端側の端部よりも前記ドレイン拡散層側まで形成され、前記重畳領域は、前記ゲート電極の一端側の端部よりも前記ドレイン拡散層側まで配置され、
    前記重畳領域は、前記ゲート電極の一端側の端部下方に配置されるように、前記ゲート電極下方まで配置されることを特徴とする半導体装置。
  2. 前記重畳領域の逆導電型の不純物濃度は、前記ソース拡散層側の方が前記ドレイン拡散層側よりも低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレイン拡散層は、前記バックゲート拡散層を囲むように一環状に形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記ドレイン拡散層には、一環状にドレインコンタクト拡散層が形成されていることを特徴とする請求項２に記載の半導体装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010627A (ja) * 2006-06-29 2008-01-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7932580B2 (en) * 2006-12-21 2011-04-26 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7763939B2 (en) * 2007-05-23 2010-07-27 Fairchild Semiconductor Corporation Low on resistance CMOS transistor for integrated circuit applications
US8217419B2 (en) * 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
US20100171175A1 (en) * 2009-01-05 2010-07-08 Fan bing-yao Structure For High Voltage/High Current MOS Circuits
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
KR101025795B1 (ko) * 2009-12-30 2011-04-04 안현구 전하 릴레이 인핸서 및 인핸서를 구비한 태양전지 시스템
KR101734936B1 (ko) * 2010-08-27 2017-05-15 삼성전자주식회사 소자분리 막 아래에 저 저항 영역을 갖는 반도체 소자
US8962397B2 (en) * 2011-07-25 2015-02-24 Microchip Technology Incorporated Multiple well drain engineering for HV MOS devices
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
JP2014170831A (ja) * 2013-03-04 2014-09-18 Seiko Epson Corp 回路装置及び電子機器
CN104658913B (zh) * 2015-02-10 2017-12-05 上海华虹宏力半导体制造有限公司 Nldmos的制造方法
TWI674678B (zh) * 2015-12-07 2019-10-11 聯華電子股份有限公司 二極體結構

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191401A (en) * 1989-03-10 1993-03-02 Kabushiki Kaisha Toshiba MOS transistor with high breakdown voltage
JP3305415B2 (ja) * 1992-06-18 2002-07-22 キヤノン株式会社 半導体装置、インクジェットヘッド、および画像形成装置
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JPH06334136A (ja) * 1993-05-20 1994-12-02 Sharp Corp 半導体装置およびその製造方法
US5585294A (en) * 1994-10-14 1996-12-17 Texas Instruments Incorporated Method of fabricating lateral double diffused MOS (LDMOS) transistors
JPH1050985A (ja) * 1996-07-31 1998-02-20 Denso Corp Ｍｉｓ構造を有する半導体装置
TW417307B (en) * 1998-09-23 2001-01-01 Koninkl Philips Electronics Nv Semiconductor device
JP4488660B2 (ja) * 2000-09-11 2010-06-23 株式会社東芝 Ｍｏｓ電界効果トランジスタ
JP3621667B2 (ja) 2001-09-18 2005-02-16 株式会社東芝 半導体装置及びその実装方法
JP2002246477A (ja) * 2001-02-20 2002-08-30 Sony Corp 半導体装置及びその製造方法
JP2002314065A (ja) 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2003197791A (ja) * 2001-12-28 2003-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
US6753575B2 (en) 2002-06-11 2004-06-22 Texas Instruments Incorporated Tank-isolated-drain-extended power device
JP4014548B2 (ja) * 2003-09-17 2007-11-28 沖電気工業株式会社 半導体装置及びその製造方法
JP4098208B2 (ja) 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4927340B2 (ja) * 2005-02-24 2012-05-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置

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