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JP2013041891A - 半導体装置 - Google Patents

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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】小型でコストが低い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、導電形がｐ形のソース領域と、導電形がｐ形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、導電形がｎ形のチャネル領域と、前記チャネル領域上に設けられた下側ゲート絶縁膜と、前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、を備える。
【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
従来より、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）として、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳＦＥＴ）が用いられている。通常、ＬＤＭＯＳのゲート絶縁膜の膜厚は、オン抵抗を低減するために１２．５ｎｍ（ナノメートル）程度とされており、このため、ゲート電圧は５Ｖ以下に制限されている。従って、このＬＤＭＯＳの電源電圧が５Ｖよりも高い場合、電源電圧をそのままＬＤＭＯＳのゲート電圧として使用すると、ゲート絶縁膜が破壊されてしまう可能性がある。このため、電源電圧が５Ｖよりも高い場合には、ＬＤＭＯＳのゲート電圧を生成するための回路が必要となり、回路が複雑化してしまう。この結果、半導体装置が大型化すると共に、コストが増加するという問題がある。
高いゲート電圧に耐えられるようにするためには、ゲート絶縁膜を厚くすることが考えられる。しかしながら、ＭＯＳＦＥＴの電流能力はゲート絶縁膜の容量に比例し、ゲート絶縁膜の容量はゲート絶縁膜の膜厚に反比例するため、ゲート絶縁膜を厚くすると、それに反比例して電流能力が低下し、オン抵抗が増加してしまう。また、スレッショルド電圧も増加してしまう。そして、スレッショルド電圧を低減するために、チャネルの不純物濃度を低下させると、ショートチャネル効果が顕著となり、これを改善するためにチャネル長を長くすると、オン抵抗が更に増加してしまう。オン抵抗の増加を補うために、素子面積を大きくすると、半導体装置がより一層大型化するともに、コストが増加してしまう。
特開２００６−２１６９４７号公報
本発明の目的は、小型でコストが低い半導体装置を提供することである。
実施形態に係る半導体装置は、導電形がｐ形の第１のソース領域と、導電形がｐ形の第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間に設けられ、導電形がｎ形の第１のチャネル領域と、前記第１のチャネル領域上に設けられた第１の下側ゲート絶縁膜と、前記第１の下側ゲート絶縁膜上に設けられた第１の下側ゲート電極と、前記第１の下側ゲート電極上に設けられた第１の上側ゲート絶縁膜と、前記第１の上側ゲート絶縁膜上に設けられた第１の上側ゲート電極と、前記第１の下側ゲート電極と前記第１のソース領域との間に接続された第１のスイッチング素子と、導電形がｎ形の第２のソース領域と、前記第１のドレイン領域に接続され、導電形がｎ形の第２のドレイン領域と、前記第２のソース領域と前記第２のドレイン領域との間に設けられ、導電形がｐ形の第２のチャネル領域と、前記第２のチャネル領域上に設けられた第２の下側ゲート絶縁膜と、前記第２の下側ゲート絶縁膜上に設けられた第２の下側ゲート電極と、前記第２の下側ゲート電極上に設けられた第２の上側ゲート絶縁膜と、前記第２の上側ゲート絶縁膜上に設けられた第２の上側ゲート電極と、前記第２の下側ゲート電極と前記第２のソース領域との間に接続された第２のスイッチング素子と、を備える。
第１の実施形態に係る半導体装置を例示する回路図である。 第１の実施形態に係る半導体装置のＬＤＭＯＳを例示する平面図である。 図２に示すＡ−Ａ’線による断面図である。 横軸に時間をとり、縦軸に各信号の電位をとって、第１の実施形態に係る半導体装置の動作を例示するタイミングチャートである。 比較例に係る半導体装置を例示する回路図である。 比較例に係る半導体装置のＬＤＭＯＳを例示する断面図である。 第２の実施形態に係る半導体装置を例示する回路図である。 第２の実施形態に係る半導体装置のＬＤＭＯＳを例示する断面図である。 第３の実施形態に係る半導体装置を例示する断面図である。 参考例に係る半導体装置を例示する回路図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する回路図であり、
図２は、本実施形態に係る半導体装置のＬＤＭＯＳを例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図である。
図１に示すように、本実施形態に係る半導体装置１には、電源電位ＶＤＤ及び接地電位ＧＮＤが供給される。電源電位ＶＤＤは、通常の論理回路で用いられる駆動電位、例えば５Ｖ（ボルト）よりも高い電位であり、例えば、３０〜８０Ｖの範囲内にある一定の電位である。また、半導体装置１においては、ｐチャネル形ＬＤＭＯＳ１１及びｎチャネル形ＬＤＭＯＳ１２が相互に接続されて、出力回路が形成されている。後述するように、ｐチャネル形ＬＤＭＯＳ１１（以下、単に「ｐＭＯＳ１１」ともいう）及びｎチャネル形ＬＤＭＯＳ１２（以下、単に「ｎＭＯＳ１２」ともいう）においては、ゲート電極が２層に積層されている。
ｐＭＯＳ１１のソースには、電源端子ＴＶＤＤを介して、電源電位ＶＤＤが印加される。ｎＭＯＳ１２のソースには、接地端子ＴＧＮＤを介して、接地電位ＧＮＤが印加される。ｐＭＯＳ１１のドレイン及びｎＭＯＳ１２のドレインは、出力端子ＴＯＵＴに共通接続されている。ｐＭＯＳ１１の上側ゲート電極４４（図３参照）及びｎＭＯＳ１２の上側ゲート電極４４には、入力端子ＴＩＮを介して、入力信号が入力される。入力信号は、電位が電源電位ＶＤＤ又は接地電位ＧＮＤである二値信号である。
ｐＭＯＳ１１の下側ゲート電極４２（図３参照）とｐＭＯＳ１１のソースとの間には、スイッチング素子１３が接続されている。スイッチング素子１３は、ｐＭＯＳ１１の下側ゲート電極４２をソースに接続するか否かを切り替えるものであり、例えばｐチャネル形ＭＯＳＦＥＴである。また、ｎＭＯＳ１２の下側ゲート電極４２とｎＭＯＳ１２のソースとの間には、スイッチング素子１４が接続されている。スイッチング素子１４は、ｎＭＯＳ１２の下側ゲート電極４２をソースに接続するか否かを切り替えるものであり、例えばｎチャネル形ＭＯＳＦＥＴである。スイッチング素子１３及び１４は、例えば、ゲート電圧が５Ｖ程度の低電圧且つ小電流のトランジスタである。スイッチング素子１３及び１４の面積は、ｐＭＯＳ１１及びｎＭＯＳ１２の面積よりも小さい。
更に、ｐＭＯＳ１１の下側ゲート電極４２とｐＭＯＳ１１のソースとの間には、ツェナーダイオード１５が接続されている。ツェナーダイオード１５のアノードはｐＭＯＳ１１の下側ゲート電極４２に接続されており、カソードはｐＭＯＳ１１のソースに接続されている。更にまた、ｎＭＯＳ１２の下側ゲート電極４２とｎＭＯＳ１２のソースとの間には、ツェナーダイオード１６が接続されている。ツェナーダイオード１６のアノードはｎＭＯＳ１２のソースに接続されており、カソードはｐＭＯＳ１１の下側ゲート電極４２に接続されている。
次に、ｐＭＯＳ１１及びｎＭＯＳ１２の構成について説明する。
図２及び図３に示すように、ｐＭＯＳ１１は、シリコン基板２０の表面に形成されている。シリコン基板２０の導電形は、例えばｐ形である。シリコン基板２０上の一部の領域には、導電形がｐ形のドレイン側ウェル２１が設けられており、ドレイン側ウェル２１上の２ヶ所の領域には、導電形がｎ形のソース側ウェル２２が設けられている。また、ドレイン側ウェル２１上におけるソース側ウェル２２に挟まれた領域には、導電形がｐ形のドリフト領域２３が設けられている。ソース側ウェル２２とドリフト領域２３とは相互に接している。また、ソース側ウェル２２の下面は、ドリフト領域２３の下面よりも下方に位置している。
各ソース側ウェル２２上におけるドリフト領域２３から離隔した領域には、導電形がｐ＋形のソース領域２４が設けられている。ソース領域２４の直上域及びこの直上域から見てドリフト領域２３側には、導電形がｐ形のＬＤＤ（Lightly Doped Drain）領域２５が設けられている。但し、ＬＤＤ領域２５はドリフト領域２３から離隔している。ＬＤＤ領域２５上であってソース領域２４の直上域には、シリサイド層２６が設けられている。
ドリフト領域２３上におけるソース側ウェル２２から離隔した領域には、導電形がｐ＋形のドレイン領域２７が設けられている。ドレイン領域２７の直上域には、導電形がｐ形のＬＤＤ領域２８が設けられている。なお、ＬＤＤ領域２８は、ドレイン領域２７の直上域から見てソース側ウェル２２側の領域には設けられていない。ＬＤＤ領域２８上には、シリサイド層２９が設けられている。
シリコン基板２０、ドレイン側ウェル２１、ソース側ウェル２２、ドリフト領域２３、ソース領域２４、ＬＤＤ領域２５、シリサイド層２６、ドレイン領域２７、ＬＤＤ領域２８及びシリサイド層２９により、シリコン基材３０が構成されている。そして、シリコン基材３０上の一部には、例えばシリコン酸化物からなるＳＴＩ（Shallow Trench Isolation：素子分離絶縁体）３１が設けられている。シリコン基材３０の上面及びＳＴＩ３１の上面は、略同一平面を構成している。
ＳＴＩ３１が設けられていない領域は、上方から見て長方形状の開口部３２ａ、３２ｂ、３２ｃとなっている。開口部３２ａ、３２ｂ、３２ｃは、各開口部の短手方向に沿ってこの順に配列されている。開口部３２ａ及び３２ｃにおいては、ソース側ウェル２２の一部、ＬＤＤ領域２５及びシリサイド層２６、並びにドリフト領域２３の一部が露出しており、開口部３２ｂにおいては、シリサイド層２９が露出している。従って、ＳＴＩ３１における開口部３２ａと開口部３２ｂとの間に位置する部分、及び開口部３２ｂと開口部３２ｃとの間に位置する部分は、ソース領域２４とドレイン領域２７との間に配置されている。
ＳＴＩ３１の一部の直上域から開口部３２ａの一部の直上域にわたる領域、及び、ＳＴＩ３１の一部の直上域から開口部３２ｃの一部の直上域にわたる領域には、それぞれゲート積層体４０が設けられている。各ゲート積層体４０の形状は、開口部３２ａ及び３２ｃの長手方向を長手方向とする長方形であり、ＳＴＩ３１の一部、ドリフト領域２３の一部、ソース側ウェル２２の一部及びＬＤＤ領域２５の一部を覆っている。
ゲート積層体４０においては、下層側から順に、下側ゲート絶縁膜４１、下側ゲート電極４２、上側ゲート絶縁膜４３、上側ゲート電極４４及びシリサイド層４５が積層されている。下側ゲート絶縁膜４１は、例えばシリコン酸化物からなり、その膜厚は、例えば１．５〜５．５Ｖ程度のゲート電圧に好適な膜厚であり、例えば、１２．５ｎｍである。上側ゲート絶縁膜４３は、例えば、それぞれ、単層のシリコン酸化膜、又は、シリコン酸化層及びシリコン窒化層が積層された２層膜（ＯＮ膜）、若しくは、シリコン酸化層、シリコン窒化層及びシリコン酸化層が積層された３層膜（ＯＮＯ膜）であり、電気的測定法による膜厚が下側ゲート絶縁膜４１よりも厚い。上側ゲート絶縁膜４３に、シリコン酸化物よりも誘電率が高いシリコン窒化物を含有させることにより、上側ゲート絶縁膜４３全体の誘電率を増加させることができる。
下側ゲート電極４２及び上側ゲート電極４４は、例えば、不純物が添加されたポリシリコンにより形成されている。ゲート積層体４０の側面上には、例えばシリコン酸化物からなる側壁４６が設けられている。上述のソース側のＬＤＤ領域２５は、ほぼ側壁４６の直下域に配置されている。一方、ドレイン側のＬＤＤ領域２８は、側壁４６の直下域には配置されていない。なお、図２においては、シリサイド層４５及び側壁４６は図示が省略されている。
そして、シリサイド層２６の直上域には、複数本のソースコンタクト５１が設けられており、シリサイド層２６に接続されている。また、シリサイド層２９の直上域には、複数本のドレインコンタクト５２が設けられており、シリサイド層２９に接続されている。更に、下側ゲート電極４２は、その長手方向において上側ゲート電極４４の直下域から延出している。下側ゲート電極４２の延出部分の直上域には、下側ゲートコンタクト５３が設けられており、下側ゲート電極４２に接続されている。更にまた、シリサイド層４５の直上域には、１本の上側ゲートコンタクト５４が設けられており、シリサイド層４５に接続されている。
一方、ｎＭＯＳ１２もシリコン基板２０に形成されている。すなわち、ｐＭＯＳ１１及びｎＭＯＳ１２は、同一のシリコン基板２０に形成されている。ｎＭＯＳ１２の構成は、図２及び図３に示すｐＭＯＳ１１の構成に対して、シリコン基板２０以外の構成要素の導電形を逆にしたものである。すなわち、ｎＭＯＳ１２においては、ｎ形のドレイン側ウェル２１、ｐ形のソース側ウェル２２、ｎ形のドリフト領域２３、ｎ＋形のソース領域２４、ｎ形のＬＤＤ領域２５、シリサイド層２６、ｎ＋形のドレイン領域２７、ｎ形のＬＤＤ領域２８及びシリサイド層２９が設けられている。また、シリコン基材３０上にはＳＴＩ３１が選択的に設けられており、シリコン基板３０及びＳＴＩ３１の直上域の一部には、ゲート積層体４０が設けられている。
ｐＭＯＳ１１と同様に、ゲート積層体４０においては、下層側から順に、下側ゲート絶縁膜４１、下側ゲート電極４２、上側ゲート絶縁膜４３、上側ゲート電極４４及びシリサイド層４５が積層されている。また、ゲート積層体４０の側面上には、側壁４６が設けられている。そして、ｐＭＯＳ１１とｎＭＯＳ１２との間で、下側ゲート絶縁膜４１の膜厚及び組成は相互に等しく、下側ゲート電極４２の厚さ及び組成は相互に等しく、上側ゲート絶縁膜４３の膜厚及び組成は相互に等しく、上側ゲート電極４４の厚さ及び組成は相互に等しく、シリサイド層４５の厚さ及び組成は相互に等しい。
次に、上述の如く構成された半導体装置１の動作について説明する。
図４は、横軸に時間をとり、縦軸に各信号の電位をとって、本実施形態に係る半導体装置の動作を例示するタイミングチャートである。
ｐＭＯＳ１１のソースには、常に電源電位ＶＤＤが入力され、ｎＭＯＳ１２のソースには、常に接地電位ＧＮＤが入力されている。また、入力端子ＴＩＮには、入力信号として、電源電位ＶＤＤ及び接地電位ＧＮＤが切り替えて入力される。更に、ｐチャネル形ＭＯＳＦＥＴからなるスイッチング素子１３のゲートには、ｐチャネルカットオフ信号として、電源電位ＶＤＤ及びこれより５Ｖ低い電位（ＶＤＤ−５Ｖ）が切り替えて入力され、ｎチャネル形ＭＯＳＦＥＴからなるスイッチング素子１４のゲートには、ｎチャネルカットオフ信号として、接地電位ＧＮＤ及びこれより５Ｖ高い電位（ＧＮＤ＋５Ｖ）が切り替えて入力される。
以下、図４を参照して、各信号の電位の変化及びこれに伴う各素子の状態の変化を説明する。
（ａ）時刻ｔ１
時刻ｔ１においては、スイッチング素子１３のゲートに、ｐチャネルカットオフ信号として、電位（ＶＤＤ−５Ｖ）が入力されている。このため、スイッチング素子１３はオン状態となっている。また、スイッチング素子１４のゲートには、ｎチャネルカットオフ信号として、接地電位ＧＮＤが入力されている。このため、スイッチング素子１４はオフ状態となっている。更に、入力端子ＴＩＮには、入力信号として電源電位ＶＤＤが入力されている。このとき、スイッチング素子１３はオン状態であるため、ｐＭＯＳ１１の下側ゲート電極４２の電位は電源電位ＶＤＤとなり、ｐＭＯＳ１１はオフ状態となる。一方、スイッチング素子１４はオフ状態であるため、ｎＭＯＳ１２の下側ゲート電極４２は浮遊状態となり、接地電位ＧＮＤと電源電位ＶＤＤとの間の電位となる。このため、ｎＭＯＳ１２はオン状態となる。この結果、出力端子ＴＯＵＴからは接地電位ＧＮＤが出力される。このとき、ｎＭＯＳ１２の上側ゲート電極４４とチャネルとの間には、高い電圧（ＶＤＤ−ＧＮＤ）が印加されるが、下側ゲート電極４２の電位は接地電位ＧＮＤと電源電位ＶＤＤとの間の電位となるため、上側ゲート絶縁膜４３及び下側ゲート絶縁膜４１に印加される電界が緩和される。
（ｂ）時刻ｔ２
時刻ｔ２においては、スイッチング素子１４のゲートに入力するｎチャネルカットオフ信号を、接地電位ＧＮＤから電位（ＧＮＤ＋５Ｖ）に昇圧する。これにより、スイッチング素子１４がオン状態となる。
（ｃ）時刻ｔ３
時刻ｔ３においては、入力端子ＴＩＮに入力する入力電位を、電源電位ＶＤＤから接地電位ＧＮＤに切り替える。このとき、スイッチング素子１４はオン状態となっているため、ｎＭＯＳ１２の下側ゲート電極４２からは速やかに電荷が排出され、電位が接地電位ＧＮＤとなる。この結果、ｎＭＯＳ１２はオフ状態となる。一方、この時点では、スイッチング素子１３はまだオン状態であり、ｐＭＯＳ１１の下側ゲート電極４２の電位は電源電位ＶＤＤであるため、ｐＭＯＳ１１はオフ状態のままである。
（ｄ）時刻ｔ４
時刻ｔ４においては、スイッチング素子１３のゲートに入力するｐチャネルカットオフ信号を、電位（ＶＤＤ−５Ｖ）から電源電位ＶＤＤに昇圧する。これにより、スイッチング素子１３がオフ状態となる。この結果、ｐＭＯＳ１１の下側ゲート電極４２が浮遊状態となり、接地電位ＧＮＤと電源電位ＶＤＤとの間の電位となるため、ｐＭＯＳ１１がオン状態となる。この結果、出力端子ＴＯＵＴからは電源電位ＶＤＤが出力される。このとき、ｐＭＯＳ１１の上側ゲート電極４４とチャネルとの間には、高い電圧（ＶＤＤ−ＧＮＤ）が印加されるが、下側ゲート電極４２の電位は接地電位ＧＮＤと電源電位ＶＤＤとの間の電位となるため、上側ゲート絶縁膜４３及び下側ゲート絶縁膜４１に印加される電界が緩和される。
（ｅ）時刻ｔ５
時刻ｔ５においては、スイッチング素子１３のゲートに入力するｐチャネルカットオフ信号を、電源電位ＶＤＤから電位（ＶＤＤ−５Ｖ）に降圧する。これにより、スイッチング素子１３がオン状態となる。
（ｆ）時刻ｔ６
時刻ｔ６においては、入力端子ＴＩＮに入力する入力電位を、接地電位ＧＮＤから電源電位ＶＤＤに切り替える。このとき、スイッチング素子１３はオン状態となっているため、ｐＭＯＳ１１の下側ゲート電極４２には速やかに電荷が注入され、電位が電源電位ＶＤＤとなる。この結果、ｐＭＯＳ１１はオフ状態となる。一方、この時点では、スイッチング素子１４はまだオン状態であり、ｎＭＯＳ１２の下側ゲート電極４２の電位は接地電位ＧＮＤであるため、ｎＭＯＳ１２はオフ状態のままである。
（ｇ）時刻ｔ７
時刻ｔ７においては、スイッチング素子１４のゲートに入力するｎチャネルカットオフ信号を、電位（ＧＮＤ＋５Ｖ）から接地電位ＧＮＤに降圧する。これにより、スイッチング素子１４がオフ状態となる。この結果、ｎＭＯＳ１２の下側ゲート電極４２が浮遊状態となり、接地電位ＧＮＤと電源電位ＶＤＤとの間の電位となるため、ｎＭＯＳ１２はオン状態となる。この結果、出力端子ＴＯＵＴからは接地電位ＧＮＤが出力される。これにより、時刻ｔ１の状態に戻る。以後、時刻ｔ１〜ｔ７の動作を繰り返す。
次に、本実施形態の効果について説明する。
本実施形態においては、ｐＭＯＳ１１及びｎＭＯＳ１２のそれぞれにおいて、下側ゲート絶縁膜４１、下側ゲート電極４２、上側ゲート絶縁膜４３及び上側ゲート電極４４をこの順に積層させて、２層のゲート電極を持つゲート積層体４０を形成している。これにより、各トランジスタのソース−ゲート間に印加されたゲート電圧を、下側ゲート絶縁膜４１及び上側ゲート絶縁膜４３によって分圧することができるため、高いゲート電圧を印加することができる。このため、ゲート電位として電源電位ＶＤＤ及び接地電位ＧＮＤをそのまま使用することができる。この結果、ゲート電位を生成するための回路が不要になり、半導体装置の小型化及び低コスト化を図ることができる。また、下側ゲート絶縁膜４１及び上側ゲート絶縁膜４３にかかる電界ストレスを緩和できるため、通常のＬＤＭＯＳと同等の寿命を実現することができる。
また、本実施形態においては、ゲート絶縁膜を下側ゲート絶縁膜４１及び上側ゲート絶縁膜４３の２層に分けているため、ｐＭＯＳ１１及びｎＭＯＳ１２に印加するゲート電圧に対して、下側ゲート絶縁膜４１の膜厚を薄くすることができる。このため、下側ゲート絶縁膜４１の容量を大きくすることができる。上述の如く、ＭＯＳＦＥＴの電流能力はゲート絶縁膜の容量に比例するため、ｐＭＯＳ１１及びｎＭＯＳ１２の電流能力を大きくすることができ、オン抵抗を低く抑えることができる。また、１枚の厚いゲート絶縁膜を形成する場合と比較して、スレッショルド電圧が増加する等の弊害が少なく、成膜プロセスも容易である。
更に、本実施形態においては、ｐＭＯＳ１１の下側ゲート電極４２とソースとの間にスイッチング素子１３を設けている。これにより、ｐＭＯＳ１１の下側ゲート電極４２を電源端子ＴＶＤＤに接続するか否かを切り替えることができる。同様に、ｎＭＯＳ１２の下側ゲート電極４２とソースとの間にスイッチング素子１４を設けている。これにより、ｎＭＯＳ１２の下側ゲート電極４２を接地端子ＶＧＮＤに接続するか否かを切り替えることができる。これにより、各下側ゲート電極４２に対して電荷を速やかに充放電することができ、半導体装置１の動作を高速化することができる。
また、図４に示すように、入力電位を切り替えるタイミングと、スイッチング素子１３及び１４のオン／オフを切り替えるタイミングとを異ならせて、図４の時刻ｔ３から時刻ｔ４の間の時間帯、及び、時刻ｔ６と時刻ｔ７との間の時間帯に、ｐＭＯＳ１１及びｎＭＯＳ１２の双方をオフ状態とすることができる。これにより、入力電位を切り替えたときに、ｐＭＯＳ１１及びｎＭＯＳ１２の双方が同時にオン状態となり、電源端子ＴＶＤＤと接地端子ＶＧＮＤの間に貫通電流が流れることを確実に防止できる。
更にまた、本実施形態においては、ｎＭＯＳ１１の下側ゲート電極４２とソースとの間に、下側ゲート電極４２からソースに向かう方向を順方向とするツェナーダイオード１５が設けられている。これにより、下側ゲート電極４２の電位が電源電位ＶＤＤよりも高くなることを防止できると共に、下側ゲート電極４２の電位が電源電位ＶＤＤよりも一定電圧以上低くなった場合には、ツェナーダイオード１５を介して逆方向電流が流れる。これにより、ｎＭＯＳ１１の下側ゲート絶縁膜４１を保護することができる。同様に、ｐＭＯＳ１２の下側ゲート電極４２とソースとの間に、ソースから下側ゲート電極４２に向かう方向を順方向とするツェナーダイオード１６が設けられている。これにより、下側ゲート電極４２の電位が接地電位ＧＮＤよりも低くなることを防止できると共に、下側ゲート電極４２の電位が接地電位ＧＮＤよりも一定電圧以上高くなった場合には、ツェナーダイオード１６を介して逆方向電流が流れる。これにより、ｐＭＯＳ１１の下側ゲート絶縁膜４１を保護することができる。
次に、比較例について説明する。
図５は、本比較例に係る半導体装置を例示する回路図であり、
図６は、本比較例に係る半導体装置のＬＤＭＯＳを例示する断面図である。
図５及び図６に示すように、本比較例に係る半導体装置１０１においては、前述の第１の実施形態と比較して、ｐチャネル形ＬＤＭＯＳ１１１及びｎチャネル形ＬＤＭＯＳ１１２のそれぞれにおいて、ゲート絶縁膜及びゲート電極が１層ずつしか設けられていない点が異なっている。すなわち、ゲート積層体１４０においては、下層側から順に、ゲート絶縁膜１４１、ゲート電極１４２及びシリサイド層１４５が積層されている。シリサイド層１４５にはゲートコンタクト１５４が接続されている。ゲート絶縁膜１４１の膜厚は、５Ｖ程度のゲート電圧に対応した膜厚である。
このため、半導体装置１０１においては、ｐチャネル形ＬＤＭＯＳ１１１のゲートに接地電位ＧＮＤを印加することはできず、低電位側のゲート電位として、電位（ＶＤＤ−５Ｖ）を生成するための電位生成回路１２１が必要となる。また、電源電位ＶＤＤ及び電位（ＶＤＤ−５Ｖ）を切り替えてｐチャネル形ＬＤＭＯＳ１１１のゲートに供給するインバーター回路１２２も必要となる。同様に、ｎチャネル形ＬＤＭＯＳ１１２のゲートに電源電位ＶＤＤを印加することもできず、高電位側のゲート電位として、電位（ＧＮＤ＋５Ｖ）を生成するための電位生成回路１２３が必要となる。また、接地電位ＧＮＤ及び電位（ＧＮＤ＋５Ｖ）を切り替えてｎチャネル形ＬＤＭＯＳ１１２のゲートに供給するインバーター回路１２４も必要となる。このため、半導体装置１０１は回路構成が複雑になり、小型化及び低コスト化が困難である。
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置を例示する回路図であり、
図８は、本実施形態に係る半導体装置のＬＤＭＯＳを例示する断面図である。
図７及び図８に示すように、本実施形態に係る半導体装置２においては、前述の第１の実施形態と比較して、ｐチャネル形ＬＤＭＯＳ１１ａ及びｎチャネル形ＬＤＭＯＳ１２ａのそれぞれにおいて、ゲート絶縁膜及びゲート電極が３層ずつ設けられいる点が異なっている。すなわち、ゲート積層体４０ａにおいて、下層側から順に、下側ゲート絶縁膜４１、下側ゲート電極４２、中側ゲート絶縁膜４７、中側ゲート電極４８、上側ゲート絶縁膜４３、上側ゲート電極４４及びシリサイド層４５が積層されている。中側ゲート絶縁膜４７の電気的な膜厚は、下側ゲート絶縁膜４１よりも厚く、上側ゲート絶縁膜４３よりも薄い。また、中側ゲート電極４８は、浮遊状態であってもよく、下側ゲート電極４２と同様に、ソースとの間に、スイッチング素子及びツェナーダイオードのうち少なくとも一方が接続されていてもよい。
本実施形態によれば、前述の第１の実施形態と比較して、ゲート電圧を３枚のゲート絶縁膜で分圧することができるため、より高いゲート電圧を印加することが可能となる。例えば、３０〜１００Ｖ程度のゲート電圧を印加することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、ゲート絶縁膜及びゲート電極を、４層以上積層させてもよい。
次に、第３の実施形態について説明する。
図９は、本実施形態に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態に係る半導体装置３においては、シリコン基板６０に、出力回路領域６１、論理回路領域６２及びキャパシタ領域６３が設定されている。出力回路領域６１及び論理回路領域６２は、例えば、ＳＴＩ６４によって区画されている。
出力回路領域６１においては、パワー回路用ＭＯＳＦＥＴ６６が形成されている。すなわち、シリコン基板６０の上層部分にソース領域７１及びドレイン領域７２が相互に離隔して形成されており、ソース領域７１とドレイン領域７２との間はチャネル領域７３となっている。シリコン基板６０上におけるチャネル領域７３の直上域には、下層側から順に、下側ゲート絶縁膜７４、下側ゲート電極７５、上側ゲート絶縁膜７６及び上側ゲート電極７７が積層されている。ソース領域７１と下側ゲート電極７５との間には、スイッチング素子７８が接続されている。パワー回路用ＭＯＳＦＥＴ６６に印加されるゲート電圧は、例えば３０〜８０Ｖ程度である。
論理回路領域６２においては、論理回路用ＭＯＳＦＥＴ６７が形成されている。すなわち、シリコン基板６０の上層部分にソース領域７９及びドレイン領域８０が相互に離隔して形成されており、ソース領域７９とドレイン領域８０との間はチャネル領域８１となっている。シリコン基板６０上におけるチャネル領域８１の直上域には、下層側から順に、ゲート絶縁膜８２及びゲート電極８３が積層されている。論理回路用ＭＯＳＦＥＴ６７に印加されるゲート電圧は例えば５Ｖであり、パワー回路用ＭＯＳＦＥＴ６６に印加されるゲート電圧よりも低い。
キャパシタ領域６３においては、ＰＩＰ（Poly-Insulator-Poly）キャパシタ６８が設けられている。すなわち、シリコン基板６０上にＳＴＩ６４が設けられており、ＳＴＩ６４上に、下層側から順に、絶縁膜８４、下部電極８５、容量絶縁膜８６及び上部電極８７が積層されている。
パワー回路用ＭＯＳＦＥＴ６６の下側ゲート絶縁膜７４、論理用ＭＯＤＦＥＴ６７のゲート絶縁膜８２、及びＰＩＰキャパシタ６８の絶縁膜８４は、同じプロセスで形成されたものである。従って、これらの絶縁膜の膜厚及び組成は、相互に等しい。
また、パワー回路用ＭＯＳＦＥＴ６６の下側ゲート電極７５、論理回路用ＭＯＳＦＥＴ６７のゲート電極８３、及びＰＩＰキャパシタ６８の下部電極８５は、同じプロセスで形成されたものである。従って、これらの電極の厚さ及び組成は、相互に等しい。
更に、パワー回路用ＭＯＳＦＥＴ６６の上側ゲート絶縁膜７６、及びＰＩＰキャパシタ６８の容量絶縁膜８６は、同じプロセスで形成されたものである。従って、これらの絶縁膜の膜厚及び組成は、相互に等しい。
更にまた、パワー回路用ＭＯＳＦＥＴ６６の上側ゲート電極７７、及びＰＩＰキャパシタ６８の上部電極８７は、同じプロセスで形成されたものである。従って、これらの電極の厚さ及び組成は、相互に等しい。
本実施形態によれば、パワーＭＯＳＦＥＴ６６を、論理回路用ＭＯＳＦＥＴ６７及びＰＩＰキャパシタ６８と同時に形成することができる。これにより、半導体装置３の製造コストを抑えることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。なお、本実施形態においても、前述の第１の実施形態と同様に、パワーＭＯＳＦＥＴ６６をＬＤＭＯＳとすることができる。また、前述の第１の実施形態と同様に、ｐチャネル形ＭＯＳＦＥＴとｎチャネル形ＭＯＳＦＥＴを組み合わせて、出力回路を構成してもよい。
次に、参考例について説明する。
図１０は、本参考例に係る半導体装置を例示する回路図である。
図１０に示すように、本参考例に係る半導体装置９１は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、スイッチング素子１３及び１４（図１参照）が設けられていない点が異なっている。
本参考例に係る半導体装置９１においては、図４に示すような動作は実現できないが、ゲート絶縁膜を２層構成とすることにより、ゲート電圧を分圧する効果は得られる。これにより、入力電位として、電源電位ＶＤＤ及び接地電位ＧＮＤをそのまま用いることができ、回路構成を簡略化することができる。また、ツェナーダイオード１５及び１６を設けることにより、各ＬＤＭＯＳの下側ゲート絶縁膜を保護することができる。
なお、前述の各実施形態においては、ゲート電極を２層構造とするトランジスタの構造をＬＤＭＯＳ構造又は通常のＭＯＳ構造とする例を示したが、これには限定されない。ゲート電極を２層構造とするトランジスタは、電界効果トランジスタであればよく、例えば、ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）であってもよい。
また、前述の第１及び第２の実施形態においては、ハイサイドトランジスタ（ｐＭＯＳ１１）のゲート電極とロウサイドトランジスタ（ｎＭＯＳ１２）のゲート電極とを相互に接続する例を示したが、これには限定されず、両ゲート電極は相互に絶縁されていてもよい。
更に、前述の各実施形態は、相互に組み合わせて実施することができる。
以上説明した実施形態によれば、小型でコストが低い半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置、１１、１１ａ：ｐチャネル形ＬＤＭＯＳ、１２、１２ａ：ｎチャネル形ＬＬＤＭＯＳ、１３、１４：スイッチング素子、１５、１６：ツェナーダイオード、２０：シリコン基板、２１：ドレイン側ウェル、２２：ソース側ウェル、２３：ドリフト領域、２４：ソース領域、２５：ＬＤＤ領域、２６：シリサイド層、２７：ドレイン領域、２８：ＬＤＤ領域、２９：シリサイド層、３０：シリコン基材、３１：ＳＴＩ、３２ａ、３２ｂ、３２ｃ：開口部、４０、４０ａ：ゲート積層体、４１：下側ゲート絶縁膜、４２：下側ゲート電極、４３：上側ゲート絶縁膜、４４：上側ゲート電極、４５：シリサイド層、４６：側壁、４７：中側ゲート絶縁膜、４８：中側ゲート電極、５１：ソースコンタクト、５２：ドレインコンタクト、５３：下側ゲートコンタクト、５４：上側ゲートコンタクト、６０：シリコン基板、６１：出力回路領域、６２：論理回路領域、６３：キャパシタ領域、６４：ＳＴＩ、６６：パワー回路用ＭＯＳＦＥＴ、６７：論理回路用ＭＯＳＦＥＴ、６８：ＰＩＰキャパシタ、７１：ソース領域、７２：ドレイン領域、７３：チャネル領域、７４：下側ゲート絶縁膜、７５：下側ゲート電極、７６：上側ゲート絶縁膜、７７：上側ゲート電極、７８：スイッチング素子、７９：ソース領域、８０：ドレイン領域、８１：チャネル領域、８２：ゲート絶縁膜、８３：ゲート電極、８４：絶縁膜、８５：下部電極、８６：容量絶縁膜、８７：上部電極、９１：半導体装置、１０１：半導体装置、１１１：ｐチャネル形ＬＤＭＯＳ、１１２：ｎチャネル形ＬＤＭＯＳ、１２１、１２３：電位生成回路、１２２、１２４：インバーター回路、１４０：ゲート積層体、１４１：ゲート絶縁膜、１４２：ゲート電極、１４５：シリサイド層、１５４：ゲートコンタクト、ＧＮＤ：接地電位、ＴＧＮＤ：接地端子、ＴＩＮ：入力端子、ＴＯＵＴ：出力端子、ＴＶＤＤ：電源端子、ＶＤＤ：電源電位

Claims (17)

  1. 導電形がｐ形の第１のソース領域と、
    導電形がｐ形の第１のドレイン領域と、
    前記第１のソース領域と前記第１のドレイン領域との間に設けられ、導電形がｎ形の第１のチャネル領域と、
    前記第１のチャネル領域上に設けられた第１の下側ゲート絶縁膜と、
    前記第１の下側ゲート絶縁膜上に設けられた第１の下側ゲート電極と、
    前記第１の下側ゲート電極上に設けられた第１の上側ゲート絶縁膜と、
    前記第１の上側ゲート絶縁膜上に設けられた第１の上側ゲート電極と、
    前記第１の下側ゲート電極と前記第１のソース領域との間に接続された第１のスイッチング素子と、
    導電形がｎ形の第２のソース領域と、
    前記第１のドレイン領域に接続され、導電形がｎ形の第２のドレイン領域と、
    前記第２のソース領域と前記第２のドレイン領域との間に設けられ、導電形がｐ形の第２のチャネル領域と、
    前記第２のチャネル領域上に設けられた第２の下側ゲート絶縁膜と、
    前記第２の下側ゲート絶縁膜上に設けられた第２の下側ゲート電極と、
    前記第２の下側ゲート電極上に設けられた第２の上側ゲート絶縁膜と、
    前記第２の上側ゲート絶縁膜上に設けられた第２の上側ゲート電極と、
    前記第２の下側ゲート電極と前記第２のソース領域との間に接続された第２のスイッチング素子と、
    を備えたことを特徴とする半導体装置。
  2. 前記第１のスイッチング素子は、前記第１のチャネル領域に第１の電位が供給され、前記第１の上側ゲート電極に前記第１の電位よりも低い第２の電位が供給される場合に、前記第１の下側ゲート電極を浮遊状態にするためのスイッチング素子であり、
    前記第２のスイッチング素子は、前記第２のチャネル領域に前記第２の電位が供給され、前記第２の上側ゲート電極に前記第１の電位が供給される場合に、前記第２の下側ゲート電極を浮遊状態にするためのスイッチング素子である
    ことを特徴とする請求項１記載の半導体装置。
  3. アノードが前記第１の下側ゲート電極に接続され、カソードが前記第１のソース領域に接続された第１のツェナーダイオードと、
    アノードが前記第２のソース領域に接続され、カソードが前記第２の下側ゲート電極に接続された第２のツェナーダイオードと、
    をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の上側ゲート電極及び前記第２の上側ゲート電極には、共通のゲート電位が入力されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１の下側ゲート絶縁膜の膜厚及び組成は、前記第２の下側ゲート絶縁膜の膜厚及び組成と等しく、
    前記第１の下側ゲート電極の厚さ及び組成は、前記第２の下側ゲート電極の厚さ及び組成と等しく、
    前記第１の上側ゲート絶縁膜の膜厚及び組成は、前記第２の上側ゲート絶縁膜の膜厚及び組成と等しく、
    前記第１の上側ゲート電極の厚さ及び組成は、前記第２の上側ゲート電極の厚さ及び組成と等しいことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第３のソース領域と、
    第３のドレイン領域と、
    前記第３のソース領域と前記第３のドレイン領域との間に設けられた第３のチャネル領域と、
    前記第３のチャネル領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    をさらに備え、
    前記ゲート絶縁膜の膜厚及び組成は、前記第１の下側ゲート絶縁膜の膜厚及び組成と等しいことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
  7. 下部電極と、
    前記下部電極上に設けられた容量絶縁膜と、
    前記容量絶縁膜上に設けられた上部電極と、
    をさらに備え、
    前記下部電極の厚さ及び組成は、前記第１の下側ゲート電極の厚さ及び組成と等しく、
    前記容量絶縁膜の膜厚及び組成は、前記第１の上側ゲート絶縁膜の膜厚及び組成と等しく、
    前記上部電極の厚さ及び組成は、前記第１の上側ゲート電極の厚さ及び組成と等しいことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
  8. 導電形がｐ形のソース領域と、
    導電形がｐ形のドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に設けられ、導電形がｎ形のチャネル領域と、
    前記チャネル領域上に設けられた下側ゲート絶縁膜と、
    前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、
    前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、
    前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、
    前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、
    を備えたことを特徴とする半導体装置。
  9. 前記スイッチング素子は、前記チャネル領域に第１の電位が供給され、前記上側ゲート電極に前記第１の電位よりも低い第２の電位が供給される場合に、前記下側ゲート電極を浮遊状態にするためのスイッチング素子であることを特徴とする請求項８記載の半導体装置。
  10. アノードが前記下側ゲート電極に接続され、カソードが前記ソース領域に接続されたツェナーダイオードをさらに備えたことを特徴とする請求項８または９に記載の半導体装置。
  11. 導電形がｎ形のソース領域と、
    導電形がｎ形のドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に設けられ、導電形がｐ形のチャネル領域と、
    前記チャネル領域上に設けられた下側ゲート絶縁膜と、
    前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、
    前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、
    前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、
    前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、
    を備えたことを特徴とする半導体装置。
  12. 前記スイッチング素子は、前記チャネル領域に第２の電位が供給され、前記上側ゲート電極に前記第２の電位よりも高い第１の電位が供給される場合に、前記下側ゲート電極を浮遊状態にするためのスイッチング素子であることを特徴とする請求項１１記載の半導体装置。
  13. アノードが前記ソース領域に接続され、カソードが前記下側ゲート電極に接続されたツェナーダイオードをさらに備えたことを特徴とする請求項１１または１２に記載の半導体装置。
  14. 前記下側ゲート電極と前記上側ゲート絶縁膜との間に設けられた中側ゲート絶縁膜と、
    前記中側ゲート絶縁膜と前記上側ゲート絶縁膜との間に設けられた中側ゲート電極と、
    をさらに備えたことを特徴とする請求項８〜１３のいずれか１つに記載の半導体装置。
  15. 他のソース領域と、
    他のドレイン領域と、
    前記他のソース領域と前記他のドレイン領域との間に設けられた他のチャネル領域と、
    前記他のチャネル領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    をさらに備え、
    前記ゲート絶縁膜の膜厚及び組成は、前記下側ゲート絶縁膜の膜厚及び組成と等しいことを特徴とする請求項８〜１４のいずれか１つに記載の半導体装置。
  16. 下部電極と、
    前記下部電極上に設けられた容量絶縁膜と、
    前記容量絶縁膜上に設けられた上部電極と、
    をさらに備え、
    前記下部電極の厚さ及び組成は、前記下側ゲート電極の厚さ及び組成と等しく、
    前記容量絶縁膜の膜厚及び組成は、前記上側ゲート絶縁膜の膜厚及び組成と等しく、
    前記上部電極の厚さ及び組成は、前記上側ゲート電極の厚さ及び組成と等しいことを特徴とする請求項８〜１５のいずれか１つに記載の半導体装置。
  17. 前記ドレイン領域と前記チャネル領域の間に設けられた素子分離絶縁体をさらに備えたことを特徴とする請求項８〜１６のいずれか１つに記載の半導体装置。
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