[go: up one dir, main page]

TWI278060B - Nitrogen treatment to improve high-k gate dielectrics - Google Patents

Nitrogen treatment to improve high-k gate dielectrics Download PDF

Info

Publication number
TWI278060B
TWI278060B TW094145288A TW94145288A TWI278060B TW I278060 B TWI278060 B TW I278060B TW 094145288 A TW094145288 A TW 094145288A TW 94145288 A TW94145288 A TW 94145288A TW I278060 B TWI278060 B TW I278060B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
region
layer
dielectric
nitrogen
Prior art date
Application number
TW094145288A
Other languages
English (en)
Other versions
TW200623316A (en
Inventor
Chih-Hao Wang
Ta-Wei Wang
Shang-Chih Chen
Ching-Wei Tsai
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200623316A publication Critical patent/TW200623316A/zh
Application granted granted Critical
Publication of TWI278060B publication Critical patent/TWI278060B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H10D64/01344—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10W20/074—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Description

1278060 " 九、發明說明： 【發明所屬之技術領域】 本發明為半導體裝置與其製造方法，特別是一種具有 改良的輸入/輸出的電晶體裝置與其製造方法。其中該電晶 體裝置具有一複合式閘極介電質，包括一含氮且具有高介 • 電常數的介電質，以及一下方介電層，具有一含氮區用以 ^ 接觸該具有高介電常數的介電層，以及一不含氮區用以接 觸該基板。 【先前技術】 閘極介電質的效能和穩定度一值都是習知CMOS製程 所關心的部分，尤其是在次微米製程（如90nm、65nm或 更低的製程）中半導體裝置的幾何收縮情形，以及半導體 裝置可靠度標準上的加強。習知有兩種方法用以增加在小 幾何尺寸時半導體裝置的效能。其中一種方法係用以減少 二氧化矽閘極介電質的厚度，而這會導致較高的閘極漏電 • 流。另一種方法是利用所謂的高介電常數介電質（介電質 具有大於3.9的介電常數即是，3.9為氧化矽的介電常數）， 可得到比習知的氧化矽層較薄的等放氧化物厚度 (equivalent oxide thickness, EOT )。因為在高介電常數介 電質與下層半導體材料（通常為矽、鍺、矽鍺化合物或其 他類似材料）之間不樂見的反應影響載子的漂移率，因此 僅管已經利用一高介電常數介電質，但仍會再利用一薄的 石夕氧化物層作為閘極介電層的一部分。 0503-A31124TWF/brent 5 1278060 現象二•士的閘極介電f的常見的幾個影響裝置效能的 缺^Uharge traps)，如氧化層内部或外部的 的+播目多^^於石夕氧介面的石夕懸空鍵（danglingbonds) 。此外，電荷陷的位置也常形成在一含氮的介 二貝兵7含氮的介電質之間氧化物與一具有高 介電常數的複合閘極介電質。 ^ 七來11兒，利用氮化處理（以熱處理或電漿處理方
弋"^成）在石夕氧化物閘極介電質摻入氮，用以消除電荷陷 ^匕產生的位1。一個氮化的氧化層（或是任何含氮的介 電層）可能在下層基板有其他的不良影響，例如基板内的 氮擴政以及在一源及極或其延伸部内氮結合掺雜物擴散 或#雜物不活化的情形。 付別地5負偏溫度不穩定性（negative bias temperature instability，NBTI)可能會因為相對於基板（特別是相對於 通逞區）的含氮材料的存在而有不利的影響。當一氮化的 閘極包極的有显的影響（如減少電荷陷）可能比一些電晶 體應用上不利的結果更為重要，這些不利的影響在其他應 用上’如輸入/輸出裝置上更為日月顯。這係因為輸入/輪出電 晶體通常在較高的電壓運作，如5V、3·3ν、2·5ν、18 其他相對的In電壓，而核心邏輯以及記憶體裝置則是以 較低的祖對電壓運作，如12V或是1V。 ，因此汐何提供—個裝置以及其製造方法，用以提供 了：:：；層以及—高介電常數介電層的優點是必要 的，而这也可以㈣增加裝置與電路^邊（輸人/輪出） 0503-A3H24TWF/brent 6 1278060 以及核心裝置的效能，而不是去降低或消極的影響可靠度。 【發明内容】 本發明用以提供一種使用高介電常數的閘極介電層材 料的半導體裝置的製造方法與結構，用以解決或克服習知 . 的問題以及達到較佳的效能。本發明亦提供數個較佳實施 例，提供一多層的介電層堆疊結構與方法，其中在閘極介 電層内的氮分佈區域克服了製造與可靠度的問題。 • 本發明提供一較佳實施例，包括適用於一電晶體的閘 極介電層與其製造方法。該介電層包括一含氮的且具高介 電常數的介電層以及一位於下方的不具高介電常數的介電 層。該下方的介電層包括一含氮的第一區，用以接觸具有 嵩介電常數的介電層以及一大體上不含氮的第二區，用以 接觸一下方的基板。在一較佳實施例中，具有高介電常數 的介電層包括氮化的給基（Hf-based )高介電材料，如 Hf02、HfSiO、HfON 或是 HfSiON，氮化的锆基（Zr-based ) ❿ 高介電材料，如Zr02、ZrSiO、ZrQN或是ZrSiON，氮化 的I呂基（Al_based)高介電材料，如Al2〇3、AlSiO、A10N 或是AlSiON以及其他介電常數大於8的介電材料。非高 介電常數的介電層包括了氧和氮氧化物。 在另一較佳實施例中，一半導體裝置，如一積體電路， 具有核心與周邊區域形成於一基板上。在核心與周邊區域 的製程步驟上是不對稱的。數個製造結構與方法應用在一 區域，但在其他區域便不適用，反之亦然。利用這樣的不 0503-A31124TWF/brent 7 1278060 對稱的方法應用在裝置的製程上，在本發明中說明的實施 例皆是針對核心區域與周邊區域訂做的製程。在一包括非 對％製程的一實施例中，在周邊區的通道區的氮含量低於 心區的通道區。在另一實施例中，在周邊區域的非高 介電常數介電層的厚度大於在核心區域的非高介電 電層的厚度。 在另一實施例中，該半導體襞置為一電晶體。電晶體 包括一基板以及一閘極結構形成於該基板上。在其他類似 二關的實施例中，該間極結構包括—第一介電層形成於 ’該第一介電層具有—大體上不含氮的區域，鄰 基m含氮的區域，鄰近於*含 种 而大 一含氮且具有高介電常數的介電層，形心。 :上。-閉極電極形成於該第二介電層之上：;二電層 中更包括-源極區域以及及極區域 a固n施例 在相對的方向，且在兩者之間形成極結構且 長度約小於100職。在較佳實施例中，^區’該通道區的 層數小於8,而具有高介電常數的介心―介電層的介電 8。在較佳實施例中，含氮區域的厚度^的介電常數大於 上不含氮的區域的厚度約大於〇化瓜、大於Inm 【實施方式】 在下文中會以本發明的較佳實 運作與製造，但非用以限制本發明-例說明本發明的 僅限於下文中的實施例，習知技藝者^發明的應用上非 w據以應用於相關 0503-A31124TWF/brent 1278060 領域。
請參考第la圖。第la圖為根據本發明之概念，以一 微電子製程製造的半導體基板的結構示意圖。半導體基板 2較佳為一晶圓，可能包含鍺（Ge)、矽鍺（SiGe)、應 父石夕（strained silicon)、應變錯（strained germanium)、 GaAs、石夕在絕緣體上（ silicon on insulator)、石夕鍺在絕緣 體上（SiGeOI)、鍺在絕緣體上（Ge〇I)、一種複數個矽 /石夕&化鍺層的堆疊結構以及上述材料的結合。基板2被應用 子製这中，微電子製造中包含了積體電路製造、電 何輕合裝置微電子製造、輕射發射微電子製造以及 電子製造。 艾 第la圖與第lb圖為_周邊輸入/輸出裝置的實施例白/ =細說明，特毅麵^發明观"齡電層的周¥ 輸入/輸出裝置。 ^ 一第一中間製程步驟，如第干， 〜 常數介電層6以及一下方八^ 述了 方；|电層8的形成。下方介電；( 形成在基板2的上方表面。π昆人兩览土 ^ ( 衣曲。下層介電層較佳為一 介電常數的介電層。習知枯截 /、令’ ^ 0 自知技蟄者會得知在形成該下方 層8之前，在基板2的表 — ^ ；f 1 昆,· 衣面上可能會存在一薄的原生氧办 層（native oxide layer)。^ v 氧介 J 在另一個例子中，該原生氧务β 可能由-祕刻（氫㈣或—乾^ 或含线體退火）方式來移去。較佳實施例中， 充滿乳的環境中的一熱成長氧化物 下方介電層8的厚声鉻同μ上 千、丨匕物。 予度靶圍約為大於15埃（Α)，但秀 0503-Α31124TWF/brent 1278060 2 =較厚或較薄的厚度亦可被應用。較佳實施例中，下方 ^丨屯層8的厚度範圍約在15埃到8〇埃之間。 ^ 如第1a圖所示，一高介電常數介電層6形成在下方介 電層8之上。該高介電常數介電層6的沉積可能是由一習 知方式達成’如遙式化學氣相氣體沉積（remote plasma ’ RPCVD )、電漿辅助化學氣相沉積（piasma enhanced CVD )、原子層沉積（at〇mic dep〇siti⑽，)、有 機金屬化學氣相磊晶法（metal 〇rganic chemical v叩沉 deposition，M0CVD)、分子束磊晶法（m〇iecuiar beam epitaxy，MBE)、物理氣相沉積（physical vap〇r心卩的出⑽， PVD)、濺鍍或是其他已知方法。 高介電常數介電質係指具有介電常數大於矽氧化物介 毛值（約為3.9)的介電質。較佳實施例中，高介電常數介 笔貝的；丨電常數要大於8。高介電常婁丈介電質可能為
Ta205、Ti〇2、Al2〇3、Zr02、Hf02、Υ2〇3、La203 以其上述 材料的链酸鹽或石夕酸鹽。高介電常數介電材料可能包含— 個單一金屬氧化物層或是含有兩個或數個金屬氧化物的數 個層。其他可能具有高介電常數的介電質包括氮化矽、矽 氧化鉻、氧化鑭以及其他已知的高介電常數材料。高介電 常數介電層6可能包含了下列材料或其化合物或數個材料 的堆豐層：Hf02、HfSiOx、HfON、HfSiON、HfA10x、Zr02、
ZrON、ZrSiON、Al2〇3、Ti02、Ta205、La2〇3、BST、PbTi03、 BaTi03、SrTi03、PbZr03、PST、PZN、ρζτ、PMN、金屬 氧化物、金屬梦酸鹽以及金屬氮化物。高介電常數介電展 0503-A31124TWF/brent 10 1278060 碡· 6可:更包含了下列持料:⑽、 二或2,原子。，B、〇、A!、Ti、 在較佳實施例中，高介 晶矽（anu^hous)、一 :士曰'吊；丨电層6可能包含一非 數介電層6的厚产、”曰狀或多結晶狀材料。高介電常 埃，以維持低^^^1⑻埃之間’較佳為小於兄 下方介電層8,如第_所示吊被沉積覆蓋在 得高介電常數介電層6以及下=理或氮化處理使 雜氮（如第lb圖中點狀部八 电層8的一上部區域摻 唯一氮化介電層1〇，二二。丁方介電層δ的上方區域 上不含氮介電層12。氮：^層8的下方區域為-大體 或nitr〇genoZed)介二；丨书^ 10較佳為氮化（nitdded 尸 〜’丨包層，如第lb圖所；—— 氮化過程可藉由將介曹 斤不。在一貫施例中， 例中，電漿、N〇x雷電漿中。在較佳實施 介電常數介電層漿都可用來氮化處理高 介電常數介電層6與下方介電層θ 施例中，高 化的目的。熱氮化的較错由熱鼠化過程達到氮 化。 "製裎為使用贿3或N〇x氮 在較佳實施例中，下方介 常數周邊或輸入/輸出裝置較高的高介電 介電層8的氮化介電層1〇的遠離通疋度。下方 的通道雜度、ΝΒΤΙ敎度以 Κ可韓持較佳 控制的摻雜量變曲線。#、隹一半I原/汲極與通道區中可 ，獅位域板2盘 0503-A31124TWF/brent 11 丄278060 氮化介電層10之間的不含雷 預防基板2的氮結合的不^響電層12可以避免或大體上 較佳實施例中，下方介 曰 ^ 10 lnm〇 1_，不含氮介_ D 做—子層）的組成厚度大於 例中，氮化介電心。Λ的組成厚度大於0.5nm。較佳實施 九十二=厚度為總厚度的百分之十到百分之 係指在含氮中而是一個舉例說明，含氮細 到，柄子層中的氮原子的濃度 捉雷冇穷产、广"電常數介電層-般具有較高的捕 率二:可能藉由注入糾 在-些實二為中:= 較低的漏電流以及E0T:;;二：：二，，因此具有 /L 只施例中更包括產生氮的方法， 二及H將#產生的擴散、氣體擴散、遠遙式電裝氮化 u及退耦電漿氮化。 在一貫施例中’包括—方法，用以將氮注人高介電常 =電層6並以約·。Cilj 的溫度加熱約Q 5分鐘到 刀鐘二較佳為在氨氣、氧化亞氮以及氮氧化合物中。 “人另一實施例包括在約200它到1〇〇〇。〇的溫度下對高介 =常數介電層6進行遠遙式電漿氮化約Q5.到6Q分鐘，較 ，為在氨氣、氮、氧化亞氮以及氮氧化合物中。遠遙式^ 漿氮化的-較佳實施例為在55。。〇下，約工分鐘的氮化^ 05〇3^A3ll24TWF/brei 12 1278060 在另 用以對捕捉咼介電常數介電層6内 方法包括在1〇。⑽铜。⑽ =屯化的 0.1分鐘到60分鐘。退耦飞雷將耦式電漿氮化 _ 式 的一較佳實施例為在 C下’ 30秒鐘的氮化時間。 在一實施例中，一 HfwSix〇yNz (HfSi〇N)的 ^
數介電層6被沉積的厚度約為5埃到50 j：矣，且：二 2.〇nm的等效氧化物厚度。 N 另一較廣泛應用的實施例敘述了目前在網路激增與快 速成長的年代裡已知的應用，如高效能的寬頻裴置與雷 路。促供南效能電晶體與嵌入是高密度記憶體的嵌入式系 統（system on chip, SOC)解決方案在實現高效能寬頻裝置 上是非常需要的，可以用以劃分頻寬以及達到需要的高速 與運作頻率。 一喪入式糸統可能包含了記憶胞（如DRAM、SRAM、 flash、EEPROM、EPROM)、邏輯電路、類比以及輸入/ 輸出裝置。邏輯電路與一些輸入/輸出裝置通常需要高效能 的電晶已以達到更快的訊號傳輸。PMOS邏輯裝置與一些 輸入/輸出裝置需要高驅動電流，則可能被會在源極與汲極 部分以取向附生長成應變材料（epitaxially grown strained material)製造，如SiGe。同樣地，在SOC中一些NMOS 電晶體需較高的電子游離率。較高的電子游離率可能由一 伸展的薄膜，如Si3N4，獲得，該薄膜可能被以一内部的伸 展壓力的方式沉積。 然而，對其他裝置來說，速度的效能並不是這麼重要 0503-A31124TWF^ent 13 1278060 的。一些邏輯電路裝置、記憶胞裝置以及輸入/輸出裝置或 類比裝置，這些不需要高驅動電流的裝置可能就不會以應 變材料或應變方法製造。這些裝置不會因為製造的複雜 度、花費以及產能減少而有所影響，而這些因素都是會影 響使用先進科技的高驅動電流裝置。 . 按照這些需求，下文所述的實施例包括不對稱的與嵌 . 入式系統製造的最佳化/舉例來說，後入式系統包括一周 邊區域（第一區域）以及一核心區域（第二區）形成在基 • 板上。在核心區域與周邊區域的製程步驟可能為不對稱。 數個製造結構與方法應用在一區域，但在其他區域便不適 用，反之亦然。利用這樣的不對稱的方法應用在裝置的製 程上，在本發明中說明的實施例皆是針對核心區域與周邊 區域訂做的製程。 較佳實施例中，周邊區域包括一輸入/輸出區域以及一 類比區域以及一上述區域的結合區域。較佳實施例中，核 心區域包括一邏輯區域以及一記憶體區域以及一上述區域 * 的結合區域。在其他實施例中，當其他裝置可能包含了非 核心區域時，類比裝置或輸入/輸出裝置可能被包含在核心 區域中。 在較佳實施例中，一非高介電常數介電層被沉積在周 邊區域與核心區域兩者。如同實施例所說的，介電層包括 兩個層。根據非對稱嵌入式系統要求，在核心與周邊區域 内的第一與第二非高介電常數介電層是個別最佳化。在周 邊區域中，閘極介電層厚度可能會大於核心區域的介電層 0503-A31124TWF/brent 14 1278060 揭露，而且本發明亦以此為參考。 回到第2圖，氮化介電層10可能包括一漸次的介電層 的氮分布曲線。實施例可能包含一分布曲線，其中在不含 氮介電層12的氮大體上是0%。與非對稱製程的實施例一 致，在核心區域與周邊區域中，氮可能被獨立分佈或是漸 . 次分佈。或是說，氮化介電層10可能為均質，且不含氮介 . 電層12可能是漸次分佈，但是在介電層/基板介面的氮分 佈程度較佳為〇。 • 繼續第2圖的說明，一高介電常數介電層6被沉積覆 蓋在氮化介電層10與10’。一閘極電極4被沉積在高介電 常數介電層6之上。 發明人根據提出的實施例，製造測試的MOSFET，具 有氮化的Hf矽酸鹽（HfSiON或HfON)的高介電常數閘 極介電層。在可靠度的估算下，如ΝΒΉ、PBTI、HCI或 丁DDB ’測試的MOSFET在室溫與南溫下’在反向模式與 累積模式下被施加壓力。輸入/輸出與核心裝置在以習知估 * 算方法估算下都具有超過10年的生存週期。 最後，習知技藝者所知的製程被採用，以完成符合第 1圖所示的微電子裝置結構。第3圖為一剖面示意圖，用 以表示符合第1圖的剖面示意圖的一 MOSFET裝置100的 製程結果。 MOSFET裝置100可能包括一電晶體，形成在基板2 之上或内部，基板2可能為一大量的矽晶圓，但一習知技 藝者當可知道基板2可能為一半導體層，形成在一支撐的 0503-A31124TWF/brent 16 1278060 基底的一掩埋氧化層之上，支撐的基底習知為絕緣層上覆 矽結構。基板2可能更包括Ge、SiGe、SiGeC、GeOI、 SiGeOI、應變矽、應變鍺、GaAs、如Si/SiGe的堆疊的層 狀結構以及上述材料的複合物。 MOSFET裝置100包括一閘極結構，包括一閘極電極 . 4覆蓋在一高介電常數介電層6之上，高介電常數介電層6 . 覆蓋在一下方介電層8之上，閘極結構較佳為由氧化矽形 成。閘極電極4的材料較佳為一多晶矽、矽化物或金屬閘 Φ 極電極材料。閘極電極4可能被以一習知的C VD、P VD或 其他適合的製程所沉積，沉基厚度小於2000埃。下方介電 層8具有一氮化介電層10,用以接觸高介電常數介電層6, 以及一第二非氮化或大體上不含氮介電層12,用以接觸基 板2。
如第3圖所示，侧壁間隙壁14與16分別在閘極結構 的兩侧。侧壁間隙壁14與16被沉積與組成在對應的側壁， 且在閘極電極4、高介電常數介電層6與下方介電層8的 * 一邊。側壁間隙壁14與16使用一非高介電常數介電質沉 積而成，以提供閘極電極4的侧壁的一保護間隙壁。大多 數的側壁間隙壁14與16為複合的間隙壁，例如01^(氧化 矽/氧化氮-氮化矽）、NO、ΟΝΟ、ΟΝΟΝ或ΝΟΝΟ間隙壁。 側壁間隙壁14與16的底層（圖上未顯示，較佳為小於8nm) 較佳為一含氮層（如氮化矽），以避免一次氧化層形成在 閘極電極4與高介電常數介電層6之間的介面，且可能以 低溫或高溫的沉積方法沉積，如LPCVD、RTCVD、PECVD 0503-A31124TWF/brent 17 1278060 硬、氧化石夕 與RPCVD。側壁間隙壁14與16可能含有氮化 或氮氧矽化合物。
根據掺雜麵減18、没㈣2()以及基板2的換雜 決定電晶體的型態為PS MOS電晶體或㈣M0S 電晶體。在一互補式MOS電晶體積體電路中，電晶體可能 被形成在井擴散區（welldiffuskms)(圖上未顯示）内， 井擴散區可能是在淺溝隔離層（shallow t職h isc)lati〇n， STI) 36與40或L〇c〇s隔離層（圖上未繪出）形成前被 形成，井擴散區也會因為淺溝隔離層36與4〇而被隔離。 本發明的較佳實施例並沒有去限制使用額外的材料與 方法來增加效能。舉例來說，應.變通道材料，如siGe，已 為習知技藝者所知用以增加載子游離度，特別是在PM〇s 電晶體製造上。應變通道材料被藉由如晶膜長成（epkaxiai growth)方式沉積。應變通道材料的厚度較佳為小於2〇〇 埃’較佳實施例為約100埃。該應變材料可能是下列的半 導體材料、混合物或多層材料都可以被使用，包括：Si、 應 I Si、SOI、SiC、SiGe、SiGeC、SiGeOr、Ge、GeOI、 應、交Ge以及上述材料的化合物。如第3圖所示，在閘極結 構’間隙壁14與16、源極區18、汲極區20的形成之後， 一接觸蝕刻停止層（contact etch st〇p layer，CESL ) 22 被形 成且覆蓋在MOSFET裝置loo之上。在一實施例中，該氧 化物或氮氧化物接觸蝕刻停止層22可能是由CVO方式形 成。在另一貫施例中’接觸蝕刻停止層22為習知技藝者所 知的氮化矽，可能被以内部的壓縮力（對pM〇s而言）或 0503-A31124TWF/brent 18 1278060 内部的張力（對NMOS而言）的方式沉積，用以將壓縮材 料形成於下方的基板之上，以增加游離率（電子或電洞 游離率）。 、 更進一步根據習知技藝的製程技術來說，一發化物可 能藉由沉積在一金屬，如鎳、鈦或鈷，然後接受處理以形 成一自動對準（self-aligned)矽化物或一矽化金屬於閑極 電極38、源極區、汲極區以及其他區域的頂端，以提供一 較低電阻並改善裝置效能。 接著下列石夕化金屬步驟（如果有被使用的話），層間 絕緣層24被形成在基板2之上，藉由沉積步驟以沉積氧化 物、氮化物或其他習知的絕緣材料，如此_來，一典型的 矽氧化合物就被形成了。接觸區域被配置且蝕刻在該絕緣 材料，以暴露該源極區、汲極區以及閘極電極38，由蝕刻 產生的逋這26則注滿了導通材料以提供電性連接由位於 層間絕緣層24之上的金屬層到閘極電極、源極區以及汲極 區。鋁或銅的金屬層可能被形成在層間絕緣層24之上，利 用已知技術，如鋁金屬化製程或一雙金屬銅嵌入金屬化製 程（dual damascene copper metaiHzati〇n pr〇cess )以提供一 個或多個接線層，用以接觸通道26以及產生對閘極電極、 源極區與錄區的電性連接。接著再利用習知的清洗、鈍 化、晶片切割（dieSaw)、晶片分離（singluati〇n)、封裝 (packaging)、組裝（assembly)以及測試步驟來完成形 成在基板2上的積體電路裝置。 雖然本發明已以較佳實施例.揭露如上，然其並非用以 0503-A31124TWF^ent 19 Γ278060 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
0503-A31124TWF/brent 20 1278060 【圖式簡單說明】 第la圖與第lb圖為應用本發明的複合閘極介電層的 周邊輸入/輸出裝置的實施例之示意圖。 第2圖為根據第la與第lb圖的結構的一半導體基板 2的剖面示意圖。 第3圖為用以表示符合第1圖的剖面示意圖的一 MOSFET裝置100的製程結果白勺一剖面示意圖。 【主要元件符號說明】 2〜基板； 6〜高介電常數介電層； 8’〜下方介電層； 10’〜氮化介電層； 14〜側壁間隙壁； 16〜侧壁間隙壁； 20〜〉及才區， 24〜層間絕緣層； 36、40〜淺通道隔離區； 4〜閘極電極； 8〜下方介電層； 10〜氮化介電層； 12〜不含氮介電層； 100〜MOSFET 裝置； 18〜源極區； 22〜接觸蝕刻停止層； 26〜通道； 3 8〜閘極電極。 0503-A31124TWF/brent 21

Claims (1)

  1. ΙΖ/δϋϋυ 十、申請專利範圍·· 種閘極介電層，適 -含氮且具有高介電二广上體，包括： —第二介電層，位於該第—介電層；以及 電層具有用以連接該第—介電展=層的下方，該第二介 用以連接—基板的 ：：3鼠的-第-區，以及 氮。 £，其中該第二區大體上是不含 第一介電如層項所述之閘極介電層，其中該 ’ 大於8的介電常數。 Ρ3介圍第1項所述之卩雜介f層，其中該 的y子度約在5埃到5 > 厚度約在15埃㈣埃之間。*之間，該弟二介電層的 第-4介::二專利範圍第1項所述之閑極介電層，其中該 罘一；丨包層具有一小於8的介電常數。 ^ =如申明專利乾11第1項所述之閘極介電層，其中該 弟二，丨電層中該第一區的厚度大於— 二如申明專利範圍第1項所述之閘極介電層，其中該 第二介電層中的該第二區的厚度大於〇.5麵。 •如申請專利範圍第1項所述之閘極介電層，其中該 第-介電層包含下列材料中的一個··石夕（si)、氧⑼、 氮（N )、Hf、Ta、A卜 La、Ge、Ti、Co、HfSiON、amorphous HfSiON、Ta205、Ti02、Al2〇3、Zr02、Hf02、Y203、La203、 紹酸鹽、石夕酸鹽、HfA1〇x、Ti〇2、PbTi〇3、BaTi〇3、SrTi〇3、 PbZr〇3以及上述材料之化合物。. 0503-A31124TWF/brent 22 1278060 二介電層具有一大於8的介電常數。 14. 如申請專利範圍第9項所述之電晶體，其中具有 高介電常數的該第二介電層包含下列材料中的一個：石夕 (Si)、氧（0)、氮（N) 、Hf、Ta、A卜 La、Ge、Ti、 Co、HfSiON、amorphous HfSiON、Ta205、Ti〇2、Al2〇3、 Zr02、Hf02、Y203、La203、鋁酸鹽、矽酸鹽、HfA10x、 Ti02、PbTi03、BaTi03、SrTi03、PbZr03 以及上述材料之 化合物。 15. —種半導體裝置，具有一核心區以及一輸入輸出 區形成於一基板上，該半導體裝置包括： 一第一介電層形成於該基板之上，該第一介電層在該 輸入輸出區上具有一第一厚度，在該核心區上具有一第二 厚度，其中該第一厚度大於該第二厚度；以及 一第二介電層，形成於該第一介電層之上，且覆蓋該 核心區與該輸入輸出區，其中該第一介電層覆蓋在該輸入 輸出區的區域被部分氮化，且該第一介電層中覆蓋在該核 心區的區域被完全氮化。 16. 如申請專利範圍第15項所述之半導體裝置，其中 該第一介電層具有一小於8的介電常數。 17. 如申請專利範圍第15項所述之半導體裝置，其中 該第一厚度至少大於該第二厚度約O.lnm。 18. 如申請專利範圍第15項所述之半導體裝置，其中 位於該第一介電層覆蓋在該輸入輸出區的部分的上方的一 第一區含氮，而位於該第一介電層覆蓋在該輸入輸出區的 0503-A31124TWF/brent 24 1278060 部分的下方的一第二區則不含氮。 19. 如申請專利範圍第18項所述之半導體裝置，其中 該第一區的厚度大於lnm。 20. 如申請專利範圍第18項所述之半導體裝置，其中 該第二區的厚度大於〇.5nm。 21. 如申請專利範圍第15項所述之半導體裝置，其中 .該第二介電層具有一大於8的介電常數。 22. 如申請專利範圍第15項所述之半導體裝置，其中 1 該第一介電層中覆蓋在該核心區的區域的厚度小於1.5nm。 23. 如申請專利範圍第15項所述之半導體裝置，其中 具有高.介電常數的該第二介電層包含下列材料中的一個： 矽（Si)、氧（0)、氮（N)、Hf、Ta、A卜 La、Ge、Ti、 Co、HfSiON、amorphous HfSiON、Ta2〇5、Ti〇2、Al2〇3、 Zr02、Hf〇2、Y2〇3、La203、鋁酸鹽、矽酸鹽、HfAiOx、 Ti02、PbTi03、BaTi03、SrTi03、PbZr03 以及上述材料之 化合物。 0503-A31124TWF/brent 25
TW094145288A 2004-12-20 2005-12-20 Nitrogen treatment to improve high-k gate dielectrics TWI278060B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US63759904P 2004-12-20 2004-12-20
US11/115,932 US7564108B2 (en) 2004-12-20 2005-04-27 Nitrogen treatment to improve high-k gate dielectrics

Publications (2)

Publication Number Publication Date
TW200623316A TW200623316A (en) 2006-07-01
TWI278060B true TWI278060B (en) 2007-04-01

Family

ID=36907813

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094145288A TWI278060B (en) 2004-12-20 2005-12-20 Nitrogen treatment to improve high-k gate dielectrics

Country Status (3)

Country Link
US (1) US7564108B2 (zh)
CN (1) CN100490171C (zh)
TW (1) TWI278060B (zh)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7238974B2 (en) * 2004-10-29 2007-07-03 Infineon Technologies Ag Semiconductor device and method of producing a semiconductor device
TWI237867B (en) * 2004-10-29 2005-08-11 Taiwan Semiconductor Mfg Method of improving to deposit dielectric
KR100688521B1 (ko) * 2005-01-18 2007-03-02 삼성전자주식회사 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법
KR100682931B1 (ko) * 2005-02-15 2007-02-15 삼성전자주식회사 비정질 유전막 및 그 제조 방법
JP5055771B2 (ja) * 2005-02-28 2012-10-24 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US20060281255A1 (en) * 2005-06-14 2006-12-14 Chun-Jen Chiu Method for forming a sealed storage non-volative multiple-bit memory cell
JP4851740B2 (ja) * 2005-06-30 2012-01-11 株式会社東芝 半導体装置およびその製造方法
JP2007096151A (ja) * 2005-09-30 2007-04-12 Toshiba Corp 半導体記憶装置およびその製造方法
US8729635B2 (en) * 2006-01-18 2014-05-20 Macronix International Co., Ltd. Semiconductor device having a high stress material layer
JP4997809B2 (ja) * 2006-03-30 2012-08-08 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
WO2007138937A1 (en) * 2006-05-26 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4282691B2 (ja) * 2006-06-07 2009-06-24 株式会社東芝 半導体装置
US7799669B2 (en) * 2007-04-27 2010-09-21 Texas Instruments Incorporated Method of forming a high-k gate dielectric layer
CN100590853C (zh) * 2006-12-15 2010-02-17 中芯国际集成电路制造(上海)有限公司 半导体存储器及其形成方法
US7435636B1 (en) 2007-03-29 2008-10-14 Micron Technology, Inc. Fabrication of self-aligned gallium arsenide MOSFETs using damascene gate methods
DE102007057686B4 (de) * 2007-11-30 2011-07-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Verfahren und Halbleiterbauelement mit einer Schutzschicht zum Reduzieren der Verspannungsrelaxation in einer Doppelverspannungsbeschichtungstechnik
US20090283922A1 (en) * 2007-12-27 2009-11-19 Willy Rachmady Integrating high stress cap layer in high-k metal gate transistor
US8722484B2 (en) * 2008-01-14 2014-05-13 Tower Semiconductor Ltd. High-K dielectric stack and method of fabricating same
JP5208537B2 (ja) * 2008-02-19 2013-06-12 株式会社東芝 不揮発性記憶素子
JP5349903B2 (ja) * 2008-02-28 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8017469B2 (en) 2009-01-21 2011-09-13 Freescale Semiconductor, Inc. Dual high-k oxides with sige channel
US20100244206A1 (en) * 2009-03-31 2010-09-30 International Business Machines Corporation Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors
US8680629B2 (en) * 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
US9478637B2 (en) * 2009-07-15 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Scaling EOT by eliminating interfacial layers from high-K/metal gates of MOS devices
JP5268829B2 (ja) 2009-08-21 2013-08-21 パナソニック株式会社 半導体装置
US8274116B2 (en) 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
US8552507B2 (en) * 2009-12-24 2013-10-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2011199195A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
US8564066B2 (en) 2010-06-18 2013-10-22 International Business Machines Corporation Interface-free metal gate stack
CN102005479A (zh) * 2010-10-19 2011-04-06 复旦大学 一种具有吸氧钛盖帽层的砷化镓mos器件及其制备方法
KR20120054935A (ko) 2010-11-22 2012-05-31 삼성전자주식회사 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들
US20120313186A1 (en) * 2011-06-08 2012-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon gate with nitrogen doped high-k dielectric and silicon dioxide
JP2013008801A (ja) * 2011-06-23 2013-01-10 Toshiba Corp 半導体装置
CN102437042A (zh) * 2011-11-28 2012-05-02 中国科学院微电子研究所 一种制作结晶态高k栅介质材料的方法
JP5605353B2 (ja) * 2011-12-26 2014-10-15 豊田合成株式会社 Ｍｉｓ型半導体装置およびその製造方法
JP5605354B2 (ja) * 2011-12-26 2014-10-15 豊田合成株式会社 Ｍｉｓ型半導体装置の製造方法
KR20140016694A (ko) * 2012-07-31 2014-02-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9412851B2 (en) * 2013-12-23 2016-08-09 United Microelectronics Corp. Method for fabricating semiconductor device including a patterned multi-layered dielectric film with an exposed edge
US9331168B2 (en) * 2014-01-17 2016-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacuturing method of the same
US9508548B2 (en) * 2014-03-31 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming barrier layer for dielectric layers in semiconductor devices
US9660106B2 (en) * 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
CN105529255A (zh) * 2014-09-30 2016-04-27 中芯国际集成电路制造(上海)有限公司 栅极结构的形成方法以及栅极结构
CN106354692B (zh) * 2016-08-30 2019-05-03 工业和信息化部电子第五研究所 面向SoC的片上TDDB退化监测及失效预警电路
US10008386B2 (en) * 2016-09-12 2018-06-26 International Business Machines Corporation Formation of pure silicon oxide interfacial layer on silicon-germanium channel field effect transistor device
US9922885B1 (en) * 2016-11-30 2018-03-20 Micron Technology, Inc. Semiconductor devices comprising nitrogen-doped gate dielectric
CN108122915B (zh) * 2016-11-30 2020-10-16 中芯国际集成电路制造(上海)有限公司 一种sram存储器件及制备方法、电子装置
JP6875188B2 (ja) * 2017-04-25 2021-05-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102342550B1 (ko) * 2017-06-09 2021-12-23 삼성전자주식회사 반도체 장치
US10522344B2 (en) * 2017-11-06 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with doped gate dielectrics
US10748774B2 (en) * 2017-11-30 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10629749B2 (en) 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium
US11049968B2 (en) * 2018-03-07 2021-06-29 X-Fab Semiconductor Foundries Gmbh Semiconductor device and method of manufacturing a semiconductor device
US10692773B2 (en) 2018-06-29 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Forming nitrogen-containing low-K gate spacer
US20230282750A1 (en) * 2022-03-04 2023-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric Layers for Semiconductor Devices and Methods of Forming the Same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110784A (en) * 1998-07-28 2000-08-29 Advanced Micro Devices, Inc. Method of integration of nitrogen bearing high K film
JP2001060630A (ja) * 1999-08-23 2001-03-06 Nec Corp 半導体装置の製造方法
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
EP1266054B1 (en) * 2000-03-07 2006-12-20 Asm International N.V. Graded thin films
US6444592B1 (en) * 2000-06-20 2002-09-03 International Business Machines Corporation Interfacial oxidation process for high-k gate dielectric process integration
US6797644B2 (en) * 2000-08-01 2004-09-28 Texas Instruments Incorporated Method to reduce charge interface traps and channel hot carrier degradation
US6380104B1 (en) * 2000-08-10 2002-04-30 Taiwan Semiconductor Manufacturing Company Method for forming composite gate dielectric layer equivalent to silicon oxide gate dielectric layer
US6703780B2 (en) * 2001-01-16 2004-03-09 General Electric Company Organic electroluminescent device with a ceramic output coupler and method of making the same
US6770923B2 (en) * 2001-03-20 2004-08-03 Freescale Semiconductor, Inc. High K dielectric film
JP3792589B2 (ja) * 2001-03-29 2006-07-05 富士通株式会社 半導体装置の製造方法
US6511876B2 (en) * 2001-06-25 2003-01-28 International Business Machines Corporation High mobility FETS using A1203 as a gate oxide
US6790755B2 (en) * 2001-12-27 2004-09-14 Advanced Micro Devices, Inc. Preparation of stack high-K gate dielectrics with nitrided layer
US7030024B2 (en) * 2002-08-23 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-gate structure and method of fabricating integrated circuits having dual-gate structures
US6875678B2 (en) * 2002-09-10 2005-04-05 Samsung Electronics Co., Ltd. Post thermal treatment methods of forming high dielectric layers in integrated circuit devices
US6689675B1 (en) * 2002-10-31 2004-02-10 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US6727134B1 (en) * 2002-11-05 2004-04-27 Taiwan Semiconductor Manufacturing Company Method of forming a nitride gate dielectric layer for advanced CMOS devices
US6716695B1 (en) * 2002-12-20 2004-04-06 Texas Instruments Incorporated Semiconductor with a nitrided silicon gate oxide and method
US6750126B1 (en) * 2003-01-08 2004-06-15 Texas Instruments Incorporated Methods for sputter deposition of high-k dielectric films
US6737362B1 (en) * 2003-02-28 2004-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a thin gate dielectric layer for integrated circuit fabrication
FR2853452B1 (fr) * 2003-04-01 2005-08-19 St Microelectronics Sa Procede de fabrication d'un dispositif semiconducteur comprenant un dielectrique de grille en materiau a haute permittivite dielectrique
US6809370B1 (en) * 2003-07-31 2004-10-26 Texas Instruments Incorporated High-k gate dielectric with uniform nitrogen profile and methods for making the same
US7037845B2 (en) * 2003-08-28 2006-05-02 Intel Corporation Selective etch process for making a semiconductor device having a high-k gate dielectric
US6974764B2 (en) * 2003-11-06 2005-12-13 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US20050101147A1 (en) * 2003-11-08 2005-05-12 Advanced Micro Devices, Inc. Method for integrating a high-k gate dielectric in a transistor fabrication process
TWI258811B (en) * 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
JP2005191482A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
JP4919586B2 (ja) * 2004-06-14 2012-04-18 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7074680B2 (en) * 2004-09-07 2006-07-11 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7344934B2 (en) * 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US20080001237A1 (en) * 2006-06-29 2008-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having nitrided high-k gate dielectric and metal gate electrode and methods of forming same

Also Published As

Publication number Publication date
TW200623316A (en) 2006-07-01
US7564108B2 (en) 2009-07-21
CN100490171C (zh) 2009-05-20
CN1815752A (zh) 2006-08-09
US20060131672A1 (en) 2006-06-22

Similar Documents

Publication Publication Date Title
TWI278060B (en) Nitrogen treatment to improve high-k gate dielectrics
CN102292800B (zh) 具有SiGe沟道的双高k氧化物
US9502307B1 (en) Forming a semiconductor structure for reduced negative bias temperature instability
US7763945B2 (en) Strained spacer design for protecting high-K gate dielectric
CN102714177B (zh) 具有带氧阻障层的金属栅极堆叠的场效应晶体管器件
CN101106141B (zh) 绝缘体上半导体(soi)结构及其制造方法
TWI271782B (en) A floating gate having enhanced charge retention
US10680108B2 (en) Field-effect transistor comprising germanium and manufacturing method thereof
US20090057787A1 (en) Semiconductor device
CN106601606B (zh) Nmos器件、半导体装置及其制造方法
US6991990B1 (en) Method for forming a field effect transistor having a high-k gate dielectric
US20080233692A1 (en) Method and System for Forming a Controllable Gate Oxide
JP2009283906A (ja) 半導体装置及びその製造方法
JP4574951B2 (ja) 半導体装置及びその製造方法
US20070034966A1 (en) Dual gate CMOS semiconductor devices and methods of fabricating such devices
US20080146012A1 (en) Novel method to adjust work function by plasma assisted metal incorporated dielectric
CN103066122B (zh) Mosfet及其制造方法
US9299802B2 (en) Method to improve reliability of high-K metal gate stacks
JP2005079310A (ja) 半導体装置及びその製造方法
CN100580874C (zh) 集成多栅极电介质成分和厚度的半导体芯片及其制造方法
CN110993603A (zh) 半导体结构及其形成方法
TW200901474A (en) Semiconductor device and manufacturing method therefor
KR100788361B1 (ko) 모스펫 소자의 형성 방법
CN102067287A (zh) 场效应晶体管的高-k栅极结构中的界面层再生长控制
JP2005045166A (ja) 半導体装置及びその製造方法