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JP2005079310A - 半導体装置及びその製造方法 - Google Patents

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彰良 武藤
Hiroshi Oji
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Abstract

【課題】 ボイドが無く表面平坦性に優れたＳｉＧｅ膜を高誘電体膜上に形成する。
【解決手段】 シリコン基板２上にゲート絶縁膜６を介してＳｉＧｅ膜１０を含むゲート電極を有する半導体装置であって、ゲート絶縁膜６は、下地界面層６ａと、下地界面層６ａよりも高い比誘電率を有する高誘電体膜６ｂとを含み、ゲート電極は、高誘電体膜６ｂ上に形成されたシードＳｉ膜８と、シードＳｉ膜８上に形成されたＳｉＧｅ膜１０とを含む。シードＳｉ膜８の膜厚は、０．１ｎｍ以上５ｎｍ未満である。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に係り、特に高誘電体膜と、ＳｉＧｅ膜を含むゲート電極とを含むＭＯＳトランジスタ及びその製造方法に関する。
近年、半導体装置としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化及び高集積化が進められている。これに伴い、駆動電流確保や消費電力低減の観点から、ゲート絶縁膜の薄膜化が進められている。従来よりゲート絶縁膜として広く用いられてきたシリコン酸化膜（ＳｉＯ２膜）は、スケーリング則の要請に基づき、２ｎｍ以下の膜厚で成膜する必要がある。
しかし、このような極薄のＳｉＯ２膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流がソース／ドレイン電流に対して無視できない値となり、ＭＯＳＦＥＴの高性能化と低消費電力化において大きな課題となっている。
この課題に対して、ＳｉＯ２膜よりも高い比誘電率を有する高誘電体膜（「Ｈｉｇｈ−ｋ膜」ともいう。）をゲート絶縁膜として用いる方法が検討されている。高誘電体膜の材料としては、例えば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３のような金属酸化物、ＨｆＳｉＯｘ、ＺｒＳｉＯｚのような金属シリケート、ＨｆＡｌＯｘ、ＺｒＡｌＯｘのような金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３のようなランタノイド系元素の酸化物等が挙げられる。特に、Ｈｆを構成元素として含むハフニア膜（ＨｆＯ２膜）、Ｈｆアルミネート膜（ＨｆＡｌＯｘ膜）又はＨｆシリケート膜（ＨｆＳｉＯｘ膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）、或いはこれらを窒化処理した膜は、良好な熱的安定性を有するため、ＬＳＩ製造プロセスへの導入が比較的容易であると考えられている。
これらの高誘電体膜の比誘電率は６以上であり、ＳｉＯ２膜の比誘電率３．９よりも高い。よって、ゲート絶縁膜の実効的な膜厚、すなわち、電気的換算膜厚（Equivalent Oxide Thickness、以下「ＥＯＴ」という。）を薄くしたままで、物理的膜厚を厚くすることができる。このため、トンネル電流によるゲート漏れ電流を抑えることができる。
一方、ゲート絶縁膜のＥＯＴを薄膜化するために、ゲート電極で発生する空乏化に起因した寄生容量を低減する方法が提案されている。その方法の１つとして、例えば、ゲート電極にシリコンゲルマニウム（以下「ＳｉＧｅ」という。）膜を用いる方法がある。ＭＯＳＦＥＴのゲート電極にＳｉＧｅ膜を用いることにより、ゲート電極中の導電型不純物（例えば、ボロン）の活性化率が向上し、ゲート電極の空乏化が抑制され、寄生容量を減少させることができる。これにより、寄生容量の減少に相当する分だけゲート絶縁膜の膜厚を薄くすることができる。
また、ＳｉＧｅ膜を用いたゲート電極を低抵抗化するために、後工程で、サリサイドプロセスを利用してゲート電極のサリサイド化を行う場合がある。しかし、この場合には、ＳｉＧｅ膜のＧｅに起因したサリサイド凝集や抵抗不良が発生してしまう問題があった。この問題を解決するため、ＳｉＧｅ膜上にキャップＳｉ膜を形成し、そのキャップＳｉ膜表面におけるＧｅ濃度の比率を２％以下に調整することが提案されている（例えば、特許文献１参照）。
また、ＳｉＧｅ膜の成膜時にその膜表面が荒れてしまい、ドライエッチングによるゲート電極加工が困難になってしまうという問題があった。このＳｉＧｅ膜の表面荒れを抑制するため、ゲート絶縁膜であるＳｉＯ２膜上に極薄の非晶質Ｓｉ膜をシードＳｉ膜として形成し、このシードＳｉ膜上にＳｉＧｅ膜を形成する方法が、上記特許文献１に記載されている。
また、ＳｉＯ２膜上にシリコン微粒子を形成した後、多結晶ＳｉＧｅ膜を形成することにより、多結晶ＳｉＧｅ膜の酸化膜界面のＧｅ濃度を均一にし、結晶粒内の格子歪と膜ストレスを低減し、ゲート電極の信頼性を向上させることが記載されている（例えば、特許文献２参照。）。
特開２００２−２６１２７４号公報 （第５頁、図１） 特開２００３−３１８０６号公報
しかしながら、ＳｉＧｅ膜上にキャップＳｉ膜を形成する際に、ＳｉＧｅ膜の表面ラフネスの増加、ＳｉＧｅ膜の不連続膜の形成、グレイン成長によるＳｉＧｅ膜中でのボイド発生等、膜成長における種々の問題があることが、本発明者等の独自の調査により分かった。
さらに、高誘電体膜をゲート絶縁膜として用いた場合には、シリコン酸化膜（ＳｉＯ２膜）やシリコン酸窒化膜（ＳｉＯＮ膜）をゲート絶縁膜として用いた場合と比較して、ＳｉＧｅ膜の膜不良の発生の仕方が異なることが、本発明者等の独自の調査により分かった。以下に、膜不良の具体例を示す。
図５は、高誘電体膜上にＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合の、ＳｉＧｅ膜の膜形態を示すＳＥＭ写真である。図５（ａ）は高誘電体膜としてＨｆ組成２３％のＨｆアルミネート膜（ＨｆＡｌＯｘ膜）を用いた場合、図５（ｂ）は高誘電体膜としてＨｆ組成６０％のＨｆシリケート膜（ＨｆＳｉＯｘ膜）を用いた場合のそれぞれのＳｉＧｅ膜断面を示すＳＥＭ写真である。また、図６は、高誘電体膜としてのアルミナ膜（Ａｌ２Ｏ３膜）上に膜厚５ｎｍ以上（図では５ｎｍ）のシードＳｉを介して、ＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合の、ＳｉＧｅ膜の膜形態を示すＳＥＭ写真である。
図５（ａ）及び図５（ｂ）に示すように、高誘電体膜上にＳｉＧｅ膜を直接形成すると、ＳｉＧｅ膜はアイランド状の膜形態になってしまい、ＳｉＧｅ膜が不連続膜となってしまうことが分かった。また、同図に示すように、キャップＳｉ膜表面のラフネスが著しく劣化してしまうことが分かった。
また、図６に示すように、高誘電体膜とＳｉＧｅ膜との間に５ｎｍ以上の膜厚でシードＳｉ膜を介在させた場合には、ＳｉＧｅ膜中でボイド（図中の丸印で示す部分）が発生してしまうことが分かった。
本発明は、上記従来の課題を解決するためになされたもので、ボイドが無く表面平坦性に優れたＳｉＧｅ膜を高誘電体膜上に形成することを目的とする。また、本発明は、ＳｉＧｅ膜とキャップＳｉ膜とからなる良質な連続膜を高誘電体膜上に形成することを目的とする。
本発明に係る半導体装置は、基板上にゲート絶縁膜を介して形成されたＳｉＧｅ膜を含むゲート電極を有する半導体装置であって、
前記ゲート絶縁膜は、下地界面層と、該下地界面層よりも高い比誘電率を有する高誘電体膜とを含み、
前記ゲート電極は、前記高誘電体膜上に形成されたシードＳｉ膜と、該シードＳｉ膜上に形成されたＳｉＧｅ膜とを含むことを特徴とするものである。
本発明に係る半導体装置において、前記ゲート電極は、前記ＳｉＧｅ膜上に形成され、前記ＳｉＧｅ膜と同じ膜形態を有する下部キャップＳｉ膜を更に含むことが好適である。
さらに、前記ゲート電極は、前記下部キャップＳｉ膜上に形成された上部キャップＳｉ膜と、該上部キャップＳｉ膜の上層に形成された金属シリサイド層とを更に含むことが好適である。
本発明に係る半導体装置において、前記高誘電体膜は、Ｈｆ組成が５０％未満であるＨｆＡｌＯｘ膜、或いはそのＨｆＡｌＯｘ膜を窒化処理した膜であることが好適である。
また、前記高誘電体膜は、ＨｆＳｉＯｘ膜又はＡｌ２Ｏ３膜、或いはそれらを窒化処理した膜であることが好適である。
本発明に係る半導体装置において、前記シードＳｉ膜の膜厚が、０．１ｎｍ以上５ｎｍ未満であることが好適である。
本発明に係る半導体装置において、前記ＳｉＧｅ膜中のＧｅ組成が１５％以上４０％未満であることが好適である。
本発明に係る半導体装置において、前記ＳｉＧｅ膜の膜厚が５０ｎｍ以下であることが好適である。
本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜上にシードＳｉ膜を形成する工程と、
前記シードＳｉ膜上にＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜及び前記シードＳｉ膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記ゲート電極をマスクとしたイオン注入により前記基板の上層に不純物拡散層を形成する工程と、
を含むことを特徴とするものである。
本発明に係る半導体装置の製造方法において、前記ＳｉＧｅ膜を形成した後、前記ＳｉＧｅ膜の形成温度と同じ温度で連続して前記ＳｉＧｅ膜上に下部キャップＳｉ膜を形成する工程と、前記ＳｉＧｅ膜の形成温度よりも高い温度で前記下部キャップＳｉ膜上に上部キャップＳｉ膜を形成する工程とを含み、
前記不純物拡散層を形成した後、前記上部キャップＳｉ膜及び前記不純物拡散層の上層に金属シリサイド層を形成する工程を含むことが好適である。
本発明に係る半導体装置の製造方法において、前記上部キャップＳｉ膜を５３０℃以上６５０℃以下の温度で形成することが好適である。
本発明に係る半導体装置の製造方法において、前記ＳｉＧｅ膜を４５０℃以上５００℃未満の温度で形成することが好適である。
本発明は、以上説明したように、ボイドが無く表面平坦性に優れたＳｉＧｅ膜を高誘電体膜上に形成することができる。また、本発明は、ＳｉＧｅ膜とキャップＳｉ膜とからなる良質な連続膜を高誘電体膜上に形成することができる。
実施の形態１．
先ず、本発明の実施の形態１による半導体装置の構造について説明する。
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。
図１に示すように、基板２としてのシリコン基板には、トランジスタのような半導体素子が形成される素子領域と、この素子領域を分離する分離領域とがあり、該分離領域にフィールド絶縁膜（「素子分離絶縁膜」ともいう。）４が形成されている。また、図示しないが、素子領域のシリコン基板２内には、ウェル領域が形成されている。
素子領域のシリコン基板２上には、ゲート絶縁膜６が形成されている。ゲート絶縁膜６は、シリコン基板２上に形成された下地界面層６ａと、下地界面層６ａ上に形成され、下地界面層６ａよりも高い比誘電率を有する高誘電体膜６ｂとを含む積層膜である。
下地界面層６ａとしては、例えば、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜又はそれらの積層膜（以下「ＳｉＯ２膜等」という。）を用いることができる。下地界面層６ａの膜厚は、例えば、０．５ｎｍ−１ｎｍである。下地界面層６ａは、シリコン基板２と高誘電体膜６ｂとの界面反応を抑制するために形成されるものである。
高誘電体膜６ｂとしては、例えば、Ｈｆ組成が５０％未満であるＨｆアルミネート膜（ＨｆＡｌＯｘ膜）、或いはＨｆシリケート膜（ＨｆＳｉＯｘ膜）、Ａｌ２Ｏ３膜、或いはこれらを窒化処理した膜を用いることができる。これらの高誘電体膜６ｂの比誘電率は６以上であり、その膜厚は、例えば、２ｎｍ−３ｎｍである。
ゲート絶縁膜６上には、シードＳｉ膜８と、ＳｉＧｅ膜１０と、下部キャップＳｉ膜１２ａと、上部キャップＳｉ膜１２ｂと、金属シリサイド層２０とを積層してなるゲート電極が形成されている。
詳細には、高誘電体膜６ｂ上には、シードＳｉ膜８としての非晶質Ｓｉ膜が形成されている。シードＳｉ膜８の膜厚は、例えば、０．１ｎｍ以上５ｎｍ未満である（後述）。
シードＳｉ膜８上には、下部電極膜としてのＳｉＧｅ膜１０が形成されている。ＳｉＧｅ膜１０の膜厚は、例えば、５０ｎｍ以下が好適である。ＳｉＧｅ膜１０は、Ｓｉ（１００−ｙ）Ｇｅｙなる組成式で表されるが、Ｇｅ組成Ｙ（％）は、１５％以上４０％未満が好適であり、３０％程度が更に好適である（後述）。また、ＳｉＧｅ膜１０は、４５０℃以上５００℃未満の温度で成長させたものが好適であり、４７５℃の温度で成長させたものが更に好適である（後述）。
ＳｉＧｅ膜１０上には、キャップＳｉ膜１２が形成されている。キャップＳｉ膜１２は、ＳｉＧｅ膜１０と同じ成長温度で成長し、ＳｉＧｅ膜１０と同じ膜形態を有する下部キャップＳｉ膜１２ａと、下部キャップＳｉ膜１２ａよりも高温で成長し、下部キャップＳｉ膜１２ａとは膜形態が異なる上部キャップＳｉ膜１２ｂとを含む。下部キャップＳｉ膜１２の膜厚は、例えば、０．１ｎｍ以上５ｎｍ未満が好適である。
また、ゲート絶縁膜６、シードＳｉ膜８、ＳｉＧｅ膜１０及びキャップＳｉ膜１２の側壁にはサイドウォール１６が形成されている。
ゲート電極下方のチャネル領域（図示省略）を挟んで、シリコン基板２の上層にエクステンション領域１４が形成され、このエクステンション領域１４に接続するソース／ドレイン領域１８が形成されている。
上部キャップＳｉ膜１２ｂ及びソース／ドレイン領域１８の上層には、金属シリサイド層２０としてのＮｉシリサイド層が形成されている。すなわち、本実施の形態におけるＭＯＳトランジスタはサリサイド構造を有する。
次に、上記半導体装置の製造方法について説明する。
図２は、図１に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、シリコン基板２の分離領域に、ＳＴＩ（Shallow Trench Isolation）技術を用いて、フィールド絶縁膜４を形成する。そして、図示しないが、シリコン基板２の素子領域に導電型不純物のイオン注入を行い、さらにアニール処理を行うことによって、ウェル領域を形成する。
次に、所定の前処理（例えば、自然酸化膜の除去）を行った後、熱酸化（又は熱窒化又は熱酸窒化）或いはプラズマ酸化（又はプラズマ窒化又はプラズマ酸窒化）等の方法を用いて、シリコン基板２上に下地界面層６ａとしてのＳｉＯ２膜等を、例えば０．５ｎｍ−１ｎｍの膜厚で形成する。
続いて、下地界面層６ａ上に、下地界面層６ａより比誘電率が高い高誘電体膜６ｂを、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成する。例えば、ＡＬＤ法によりＨｆＡｌＯｘ膜を形成する場合、ＨｆＣｌ４及びＴＭＡを原料とし、Ｈ２Ｏ又はＯ３を酸化剤とし、基板温度を３００℃とするプロセス条件を用いることができる。
これにより、シリコン基板２上に、下地界面層６ａと高誘電体膜６ｂとを積層してなるゲート絶縁膜６が形成される。
なお、高誘電体膜６ｂの形成後に、極微量酸素雰囲気中での熱処理を行うことが好ましい。高誘電体膜６ｂとしてＨｆＡｌＯｘ膜を形成した場合には、ランプ式急速昇降温アニール装置（ＲＴＡ：rapid thermal annealer）を用いて、例えば、１０００℃程度の高温で数秒間の熱処理を行うことが好適である。この高温熱処理により、高誘電体膜６ｂ中の酸素欠損が補償されると共に、高誘電体膜６ｂ中の不純物濃度が減少する。
さらに、図示しないが、高誘電体膜６ｂ上に、膜厚が０．１ｎｍ−１ｎｍ程度である極薄シリコン窒化膜（ＳｉＮ膜）や極薄アルミニウム窒化膜（ＡｌＮ膜）を形成してもよい。すなわち、高誘電体膜６ｂとシードＳｉ膜８との間に、極薄のＳｉＮ膜又はＡｌＮ膜を介在させてもよい。この場合、ゲート電極（ゲートポリ電極）から高誘電体膜へのドーパント拡散が抑制される。このため、ゲート漏れ電流を抑制でき、素子の信頼性を向上させることができる。
次に、図２（ｂ）に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、高誘電体膜６ｂ上にシードＳｉ膜８としての非晶質Ｓｉ膜を形成する。詳細は後述するが、ＳｉＧｅ膜１０の電気特性改善効果を最大限に得るためには、シードＳｉ膜８を０．１ｎｍ以上５ｎｍ未満の膜厚で形成することが好適であり、１ｎｍで形成することが更に好適である。シードＳｉ膜８の形成には、例えば、バッチ式の縦型ＬＰＣＶＤ装置を用いることができる。シードＳｉ膜８の形成条件は、例えば、ＳｉＨ４流量：１ｓｌｍ；成長温度：４７５℃；成長圧力：１００Ｐａである。
本発明者等は、高誘電体膜上にシードＳｉ膜を介してＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合の、トランジスタの電気的特性を調査した。本調査では、高誘電体膜としてＨｆ組成２３％のＨｆＡｌＯｘを用いた。
図３は、高誘電体膜上にシードＳｉ膜を介してＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合の、トランジスタの電気的特性を示す図である。詳細には、図３（ａ）は、シードＳｉ膜の膜厚と、容量特性（Ｃ−Ｖ特性）から得られた電気的膜厚（ＥＯＴ）との関係を示す図である。図３（ｂ）は、シードＳｉ膜の膜厚と、容量特性（Ｃ−Ｖ特性）から得られたＳｉＧｅ膜の空乏化率との関係を示す図である。
図３（ａ）に示すように、シードＳｉ膜の膜厚が薄い場合には電気的膜厚（ＥＯＴ）が小さく好適であることが分かった。また、膜厚が５ｎｍ未満のシードＳｉ膜とＳｉＧｅ膜とを積層したゲート電極の場合には、従来の多結晶Ｓｉ（Ｐｏｌｙ−Ｓｉ）膜をゲート電極とした場合に比べて、電気的膜厚（ＥＯＴ）の低減効果があることが分かった。このＥＯＴの減少は、ＳｉＧｅ膜を用いることにより、ゲート電極／高誘電体膜界面での固相反応が抑制されたためであると考えられる。一方、シードＳｉ膜の膜厚を５ｎｍ以上に厚くした場合には、上記界面におけるＧｅ組成が低下するため、十分な固相反応の抑制効果が得られず、上述のようなＥＯＴの低減効果は得られない。従って、シードＳｉ膜の膜厚は５ｎｍ未満に設定することが好適である。
また、図３（ｂ）において、空乏化率の指標には、Ｃ−Ｖ特性から得られる反転側容量膜厚（Ｔｉｎｖ）と電気的膜厚（ＥＯＴ）との差分の値（Ｔｉｎｖ−ＥＯＴ）を用いている。この値が小さいほど、ゲート電極の空乏化が抑制され、トランジスタにおいて良好な電気的特性が得られることを示している。図３（ｂ）に示すように、シードＳｉ膜の膜厚に関わらず、ＳｉＧｅ電極を用いることにより、従来のＰｏｌｙ−Ｓｉ電極の場合と比べて、ゲート電極の空乏化を抑制できることが分かった。また、シードＳｉ膜無し（膜厚＝０）の場合よりも、シードＳｉ膜有りの場合の方が、より一層ゲート電極の空乏化を抑制できることが分かった。従って、シードＳｉ膜の膜厚は０．１ｎｍ以上に設定することが好適である。
上述した図３（ａ），（ｂ）の調査結果より、シードＳｉ膜の膜厚は、０．１ｎｍ以上５ｎｍ未満にすることが好適である。
次に、図２（ｂ）に示すように、ＬＰＣＶＤ法を用いて、シードＳｉ膜８上にＳｉＧｅ膜１０を形成する。すなわち、上記ＬＰＣＶＤ装置を用いて、シードＳｉ膜８とＳｉＧｅ膜１０とを連続して形成する。
ここで、Ｓｉ（１００−ｙ）Ｇｅｙの組成式で表されるＳｉＧｅ膜１０中のＧｅ組成Ｙ（％）は、１５％以上４０％未満とするのが好適であり、３０％とするのが最も好適である。これは、ゲート電極材料としてＳｉＧｅ膜を用いることによって得られるＰＭＯＳの電気的特性改善効果がＧｅ組成１５％未満では不十分であり、Ｇｅ組成３０％以上で飽和するためである。また、Ｇｅ組成４０％以上の場合には、ＮＭＯＳの電気的特性が劣化する傾向が見られるためである。
また、ＳｉＧｅ膜１０の成長温度は、４５０℃以上５００℃未満が好適であり、４７５℃が最も好適である。これは、成長温度が５００℃以上の場合には、ＳｉＧｅ膜の表面荒れが著しくなるためである。一方、成長温度が４５０℃未満の場合には、成膜レートが遅くなり、スループットが悪くなるためである。
例えば、バッチ式の縦型ＬＰＣＶＤ装置を用いて、ＳｉＨ４流量：０．６ｓｌｍ；Ｈ２希釈１０％ＧｅＨ４流量：０．５８ｓｌｍ；温度：４７５℃；圧力：１０Ｐａのプロセス条件を用いることができる。なお、この条件により、優れた面内均一性と表面平坦性を有し、Ｇｅ濃度３０％のＳｉＧｅ膜を４０ｎｍ程度の膜厚で形成できる。
そして、上記ＬＰＣＶＤ装置をそのまま用いて、ＳｉＧｅ膜１０上に、下部キャップＳｉ膜１２ａと上部キャップＳｉ膜１２ｂとを積層してなるキャップＳｉ膜１２を形成する。ここで、先ず、ＳｉＧｅ膜１０の成長温度と同一温度で、ＳｉＧｅ膜１０と同じ膜形態の下部キャップＳｉ膜１２ａを形成した後、それよりも高温の条件で上部キャップＳｉ膜１２ｂを形成する。これにより、ＳｉＧｅ膜１０と同じ膜形態の下部キャップＳｉ膜１２ａと、異なる膜形態の上部キャップＳｉ膜１２ｂとからなる積層膜１２が得られる。
例えば、バッチ式の縦型ＬＰＣＶＤ装置を用いて、ＳｉＨ４流量：１ｓｌｍ；温度：４７５℃；圧力：１００Ｐａの条件を用いて、下部キャップＳｉ膜１２ａを約５ｎｍの膜厚で形成することでできる。さらに、例えば、ＳｉＨ４流量：０．６ｓｌｍ；温度：６２０℃；圧力：２０Ｐａの条件を用いて、上部キャップＳｉ膜１２ｂを約１１０ｎｍの膜厚で形成することでできる。
キャップＳｉ膜１２のうち下部キャップＳｉ膜１２ａをＳｉＧｅ膜１０と同じ膜形態で形成することにより、上部キャップＳｉ膜１２ｂ形成時のＳｉＧｅ膜１０の膜形態変化を抑えることができ、ＳｉＧｅ膜１０におけるボイド等の膜不良の発生を抑えることができる。これは、下部キャップＳｉ膜１２ａによりＳｉＧｅ膜１０の表面エネルギーが下がり、ＳｉＧｅ膜１０が安定化するためである。また、ＳｉＧｅ膜１０上にキャップＳｉ膜１２を形成することにより、後述する金属シリサイド層２０を安定して形成することができる。
なお、後述する金属シリサイド層２０を形成しない場合には、キャップＳｉ膜１２の形成を省略することもできる。この場合も、シードＳｉ膜８を介してＳｉＧｅ膜１０を形成することにより、高誘電体膜６ｂ上に良質なＳｉＧｅ膜１０を形成することができる。
図４は、高誘電体膜上にシードＳｉ膜を介してＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合のＳｉＧｅ膜の膜形態を示すＳＥＭ写真である。詳細には、図４（ａ）は高誘電体膜としてＨｆ組成２３％のＨｆアルミネート（ＨｆＡｌＯｘ）膜を用いた場合、図４（ｂ）は高誘電体膜としてＨｆ組成６０％のＨｆシリケート（ＨｆＳｉＯｘ）膜を用いた場合、図４（ｃ）は高誘電体膜としてアルミナ（Ａｌ２Ｏ３）膜を用いた場合におけるそれぞれのＳｉＧｅ膜の膜形態を示す図である。なお、シードＳｉ膜の膜厚は１ｎｍである。
図４（ａ）〜（ｃ）に示すように、何れの高誘電体膜を用いた場合でもシードＳｉ膜を介してＳｉＧｅ膜を形成することにより、シードＳｉ膜無しでＳｉＧｅ膜を形成した場合（図５参照）に見られたようなＳｉＧｅ膜のアイランド状の膜形態は観察されず、良好な膜形態のＳｉＧｅ膜が得られることが分かった。また、従来図６で見られたようなボイドも観察されなかった。本発明者等は、シードＳｉ膜の膜厚が０．１ｎｍ以上５ｎｍ以下の場合に、アイランド状の膜形態は観察されず、またボイドも観察されないことを確認した。よって、高誘電体膜を含むゲート絶縁膜に対して、シードＳｉ膜の最適な膜厚の範囲を示唆している。
次に、キャップＳｉ膜１２及びＳｉＧｅ膜１０内に導電型不純物を注入した後、公知のリソグラフィ技術とエッチング技術とを用いて、キャップＳｉ膜１２、ＳｉＧｅ膜１０、シードＳｉ膜８及びゲート絶縁膜６を順次パターニングする。これにより、図２（ｃ）に示すようなＭＯＳＦＥＴのゲート電極構造が形成される。
そして、パターニングされたゲート電極及びゲート絶縁膜６をマスクとして、シリコン基板２内に導電型不純物を注入した後、熱処理を行う。これにより、シリコン基板２上層にエクステンション領域１４が形成される。
次に、シリコン基板２全面に、Ｓｉ３Ｎ４膜やＳｉＯ２膜のような絶縁膜を形成し、この絶縁膜を異方性エッチングする。これにより、図２（ｄ）に示すように、ゲート絶縁膜６及びゲート電極の側壁にスペーサとしてのサイドウォール１６が形成される。
そして、ゲート電極、ゲート絶縁膜６及びサイドウォール１６をマスクとして、シリコン基板２内に導電型不純物を注入した後、熱処理を行う。これにより、シリコン基板２上層に、エクステンション領域１４と接続するソース／ドレイン領域１８が形成される。
次に、図２（ｅ）に示すように、サリサイド技術と呼ばれる公知の自己整合シリサイド形成技術を用いて、金属シリサイド層２０をゲート電極最上層の上部キャップＳｉ膜１２ｂ及びソース／ドレイン領域１８上に形成する。
詳細には、希ＨＦ等を用いて所定の前洗浄を行った後、Ｎｉ膜を約１０ｎｍの膜厚で形成し、その上にＴｉＮ膜を約１０ｎｍの膜厚で形成する。その後、５００℃程度の温度で熱処理を約３０秒行い、未反応金属を除去することにより、金属シリサイド層２０としてのＮｉシリサイド層が形成される。
以上説明したように、本実施の形態では、シリコン基板２上に形成されたＨｆ組成が５０％未満のＨｆＡｌＯｘ膜等の高誘電体膜６ｂ上に、膜厚０．１ｎｍ以上５ｎｍ未満のシードＳｉ膜８を介して、ＳｉＧｅ膜１０を形成した。これにより、ボイドが無く表面平坦性に優れたＳｉＧｅ膜１０を高誘電体膜６ｂ上に形成することができる。すなわち、ＳｉＧｅ膜１０の表面平坦性を維持したまま、ボイドの無い良質なＳｉＧｅ膜の連続膜の形成が可能となる。
また、ＳｉＧｅ膜１０を形成した後、ＳｉＧｅ膜１０と同一の成膜温度で連続して下部キャップＳｉ膜１２ａを形成した。これにより、ＳｉＧｅ膜１０と下部キャップＳｉ膜１０ａとからなる連続膜構造を高誘電体膜６ｂ上に形成することができる。
従って、ゲート電極／ゲート絶縁膜の界面におけるＧｅ組成の均一性を改善することができ、局所的な界面Ｇｅ組成のバラツキによるトランジスタの閾値電圧のバラツキを抑制することができる。よって、素子バラツキが改善されるため、高性能なトランジスタを歩留まり良く作製することができ、生産性が向上する。
また、ＳｉＧｅ膜をゲート電極材料に用いることで、空乏化を抑制することができると共に、ゲート絶縁膜の薄膜化が可能となるため、より高性能なトランジスタを安価で且つ容易に作製することが可能となる。
さらに、ＳｉＧｅ膜１０はボイドの無い良好な膜厚均一性を有する薄膜であるため、ゲート電極形成のドライエッチングにおいて、ＳｉＧｅ膜中のボイドに起因するシリコン基板２掘れ等の局所的な加工不良が回避できる。これにより、ゲート加工におけるプロセスマージンを拡大させることができ、高性能なトランジスタを安定して製造することができる。
本発明の実施の形態による半導体装置を説明するための断面図である。 図１に示した半導体装置の製造方法を説明するための工程断面図である。 本発明の実施の形態において、高誘電体膜上にシードＳｉ膜を介してＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合の、トランジスタの電気的特性を示す図である。 本発明の実施の形態において、高誘電体膜上にシードＳｉ膜を介してＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合のＳｉＧｅ膜の膜形態を示すＳＥＭ写真である。 高誘電体膜上にＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合の、ＳｉＧｅ膜の膜形態を示すＳＥＭ写真である。 高誘電体膜上に膜厚５ｎｍ以上のシードＳｉを介して、ＳｉＧｅ膜とキャップＳｉ膜とからなる積層膜を形成した場合の、ＳｉＧｅ膜の膜形態を示すＳＥＭ写真である。
符号の説明
２ 基板（シリコン基板）
４ フィールド絶縁膜（素子分離絶縁膜）
６ ゲート絶縁膜
６ａ 下地界面層
６ｂ 高誘電体膜
８ シードＳｉ膜
１０ ＳｉＧｅ膜
１２ キャップＳｉ膜
１２ａ 下部キャップＳｉ膜
１２ｂ 上部キャップＳｉ膜
１４ エクステンション領域
１６ サイドウォール
１８ ソース／ドレイン領域
２０ 金属シリサイド層（Ｎｉシリサイド層）

Claims (12)

  1. 基板上にゲート絶縁膜を介して形成されたＳｉＧｅ膜を含むゲート電極を有する半導体装置であって、
    前記ゲート絶縁膜は、下地界面層と、該下地界面層よりも高い比誘電率を有する高誘電体膜とを含み、
    前記ゲート電極は、前記高誘電体膜上に形成されたシードＳｉ膜と、該シードＳｉ膜上に形成されたＳｉＧｅ膜とを含むことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート電極は、前記ＳｉＧｅ膜上に形成され、前記ＳｉＧｅ膜と同じ膜形態を有する下部キャップＳｉ膜を更に含むことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記ゲート電極は、前記下部キャップＳｉ膜上に形成された上部キャップＳｉ膜と、該上部キャップＳｉ膜の上層に形成された金属シリサイド層とを更に含むことを特徴とする半導体装置。
  4. 請求項１から３の何れかに記載の半導体装置において、
    前記高誘電体膜は、Ｈｆ組成が５０％未満であるＨｆＡｌＯｘ膜、或いはそのＨｆＡｌＯｘ膜を窒化処理した膜であることを特徴とする半導体装置。
  5. 請求項１から３の何れかに記載の半導体装置において、
    前記高誘電体膜は、ＨｆＳｉＯｘ膜又はＡｌ２Ｏ３膜、或いはそれらを窒化処理した膜であることを特徴とする半導体装置。
  6. 請求項１から５の何れかに記載の半導体装置において、
    前記シードＳｉ膜の膜厚が、０．１ｎｍ以上５ｎｍ未満であることを特徴とする半導体装置。
  7. 請求項１から６の何れかに記載の半導体装置において、
    前記ＳｉＧｅ膜中のＧｅ組成が、１５％以上４０％未満であることを特徴とする半導体装置。
  8. 請求項１から７の何れかに記載の半導体装置において、
    前記ＳｉＧｅ膜の膜厚が５０ｎｍ以下であることを特徴とする半導体装置。
  9. 基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
    前記高誘電体膜上にシードＳｉ膜を形成する工程と、
    前記シードＳｉ膜上にＳｉＧｅ膜を形成する工程と、
    前記ＳｉＧｅ膜及び前記シードＳｉ膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
    前記ゲート電極をマスクとしたイオン注入により前記基板の上層に不純物拡散層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記ＳｉＧｅ膜を形成した後、前記ＳｉＧｅ膜の形成温度と同じ温度で連続して前記ＳｉＧｅ膜上に下部キャップＳｉ膜を形成する工程と、前記ＳｉＧｅ膜の形成温度よりも高い温度で前記下部キャップＳｉ膜上に上部キャップＳｉ膜を形成する工程とを含み、
    前記不純物拡散層を形成した後、前記上部キャップＳｉ膜及び前記不純物拡散層の上層に金属シリサイド層を形成する工程を含むことを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記上部キャップＳｉ膜を５３０℃以上６５０℃以下の温度で形成することを特徴とする半導体装置の製造方法。
  12. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記ＳｉＧｅ膜を４５０℃以上５００℃未満の温度で形成することを特徴とする半導体装置の製造方法。
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