[go: up one dir, main page]

CN110993603A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN110993603A
CN110993603A CN201911252118.2A CN201911252118A CN110993603A CN 110993603 A CN110993603 A CN 110993603A CN 201911252118 A CN201911252118 A CN 201911252118A CN 110993603 A CN110993603 A CN 110993603A
Authority
CN
China
Prior art keywords
layer
gate dielectric
interface layer
dielectric
constant gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911252118.2A
Other languages
English (en)
Inventor
马雪丽
李永亮
王晓磊
项金娟
杨红
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201911252118.2A priority Critical patent/CN110993603A/zh
Publication of CN110993603A publication Critical patent/CN110993603A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体结构及其形成方法，该方法包括：提供衬底；在衬底上形成沟道层；对沟道层表面进行氧化处理以形成第一界面层；对第一界面层进行第一退火处理，以将第一界面层转化为第二界面层，在第二界面层上沉积第一非晶态高介电常数栅介质层；或者，在第一界面层上沉积第二非晶态高介电常数栅介质层，对第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将第一界面层转化为第二界面层，第二非晶态高介电常数栅介质层转化为多晶态高介电常数栅介质层。通过第二界面层降低界面态密度，抑制沟道层中的Ge原子扩散进入高介电常数栅介质层；多晶态高介电常数栅介质层的高介电常数，能够满足器件对等效氧化层厚度持续缩小的需求。

Description

半导体结构及其形成方法
技术领域
本发明涉及集成电路制造技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
随着集成电路技术的飞速发展，平面体硅CMOS器件面临严峻挑战，为了提升器件性能，采用三维结构器件，如FinFET、围栅纳米线等取代了传统的平面器件。当制造工艺进入5纳米及以下技术节点，为了进一步提升器件性能，高迁移率材料，如Si1-xGex(0<x<1)、Ge和III-V取代Si材料作为三维器件的沟道材料。对于Si1-xGex(0<x<1)基晶体管，其难点在于如何获得高质量的包括高介电常数栅介质层、界面层和Si1-xGex沟道层的结构，其中高介电常数栅介质层包括多晶态或非晶态。传统氧化方法得到的界面层是SiOy和GeOy(0<y≤2)的混合物，GeOy不稳定，容易扩散进入高介电常数栅介质层，导致高介电常数栅介质层性能退化，以及界面态密度增大。
发明内容
为了解决现有技术中存在的问题，本发明提供一种半导体结构，包括：半导体衬底；位于半导体衬底之上的沟道层；位于沟道层之上的第二界面层；位于第二界面层之上的高介电常数栅介质层；其中，高介电常数栅介质层包括第一非晶态高介电常数栅介质层或多晶态高介电常数栅介质层。
优选地，沟道层为Si1-xGex，其中，0<x<1。
优选地，第二界面层为SiOy，其中，0<y≤2，第二界面层厚度小于等于10埃。
优选地，多晶态高介电常数栅介质层为包含高K值相的多晶态高介电常数栅介质层。
本发明还提供一种半导体结构的形成方法，包括以下步骤：提供半导体衬底；在半导体衬底上形成沟道层；对沟道层表面进行氧化处理以形成第一界面层；对第一界面层进行第一退火处理，以将第一界面层转化为第二界面层，在第二界面层上沉积第一非晶态高介电常数栅介质层；或者，在第一界面层上沉积第二非晶态高介电常数栅介质层，对第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将第一界面层转化为第二界面层，第二非晶态高介电常数栅介质层转化为多晶态高介电常数栅介质层。
优选地，氧化处理为臭氧氧化处理，氧化温度为100摄氏度至300摄氏度，氧化时间为1分钟至60分钟，反应腔体臭氧分压小于等于0.3托。
优选地，当对第一界面层进行第一退火处理，以将第一界面层转化为第二界面层时，第一退火处理温度为400摄氏度至800摄氏度，退火时间小于等于10分钟，真空度小于等于1x10-8托。
优选地，当对第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将第一界面层转化为第二界面层时，在惰性气体气氛中进行第二退火处理，退火温度为500摄氏度至800摄氏度，退火时间小于等于1分钟。
优选地，第一界面层包括SiOy和GeOy，其中，0<y≤2，所述第一界面层厚度小于等于10埃。
优选地，第二界面层为SiOy，其中，0<y≤2，第二界面层厚度小于等于10埃。
优选地，第二非晶态高介电常数栅介质层包括二氧化锆和二氧化铪中的任意一种或者组合，多晶态高介电常数栅介质层为包含高K值相的多晶态高介电常数栅介质层。
优选地，惰性气体氛围包括氮气或氩气。
本发明提供的半导体结构及其形成方法，通过对第一界面层进行第一退火处理，以将第一界面层转化为第二界面层，然后在第二界面层上沉积第一非晶态高介电常数栅介质层；或者，在第一界面层上沉积第二非晶态高介电常数栅介质层，对第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将第一界面层转化为第二界面层，上述两种方法形成的第二界面层通过钝化沟道层表面的悬挂键从而降低了沟道层与高介电常数栅介质层界面处的界面态密度；同时采用上述两种方法形成的第二界面层比较稳定，不会扩散进入高介电常数栅介质层，还可以抑制沟道层中的Ge原子扩散进入高介电常数栅介质层，防止高介电常数栅介质层性能退化，最终获得高质量的包括沟道层、第二界面层和高介电常数栅介质层的半导体结构；并且通过第二退火处理，将第二非晶态高介电常数栅介质层转化为多晶态高介电常数栅介质层，提高了栅介质层的介电常数，能够满足器件对等效氧化层厚度持续缩小的需求。
附图说明
图1是本发明实施例一提供的半导体结构的结构示意图；
图2是本发明实施例二提供的半导体结构的结构示意图；
图3是本发明实施例三提供的图1和图2所示的半导体结构的形成方法的流程图。
其中：1.半导体衬底，2.沟道层，3.第二界面层，4.第一非晶态高介电常数栅介质层，5.多晶态高介电常数栅介质层。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
以下提到的高介电常数栅介质层包括第一非晶态高介电常数栅介质层4或多晶态高介电常数栅介质层5。
为解决传统氧化方法得到的第二界面层3是SiOy和GeOy(0<y≤2)的混合物，由于GeOy不稳定，容易扩散进入高介电常数栅介质层，导致高介电常数栅介质层性能退化，以及第二界面层3与高介电常数栅介质层的界面态密度增大，并且第一非晶态高介电常数栅介质层4的介电常数较低，很难满足器件对等效氧化层厚度持续缩小的需求的问题，本申请提供一种半导体结构及其形成方法。
实施例一
参见图1，本发明实施例一提供的一种半导体结构，包括：半导体衬底1；
位于半导体衬底1之上的沟道层2；位于沟道层2之上的第二界面层3；位于第二界面层3之上的高介电常数栅介质层；其中，高介电常数栅介质层为第一非晶态高介电常数栅介质层4。
实施例二
参见图2，本发明实施例二提供的一种半导体结构，包括：半导体衬底1；
位于半导体衬底1之上的沟道层2；位于沟道层2之上的第二界面层3；位于第二界面层3之上的高介电常数栅介质层；其中，高介电常数栅介质层为多晶态高介电常数栅介质层5。
本发明实施例一和实施例二中“之上”的含义可以是直接接触地位于上方，也可以是不直接接触地位于上方。
本发明实施例一和实施例二中的衬底可以是任何的半导体材料，例如单晶硅衬底、多晶硅衬底、非晶硅衬底、SOI衬底、SiGe衬底、SiGeOI衬底、Ge衬底、GeOI衬底、III-V族化合物衬底等中的一种或其组合。该半导体衬底1还可以包括非本征p型掺杂区、非本征n型掺杂区、本征区或其组合。
本发明实施例一和实施例二中的沟道层2为Si1-xGex，其中，0<x<1，沟道层2可以包括非本征P型、非本征N型、本征或者其组合，可以包括压应力、张应力或者没有应力，例如沟道层2可以为非本征P型的Si0.5Ge0.5，有压应力。
本发明实施例一和实施例二中的第二界面层3为SiOy，其中，0<y≤2，第二界面层3的厚度小于等于10埃，例如第二界面层3为SiO2，SiO2厚度可以为3埃、5埃或者8埃等。
本发明实施例一中的高介电常数栅介质层为第一非晶态高介电常数栅介质层4，具体地，可以为HfO2、ZrO2或者其组合，也可以为Al2O3、HfSiOz、HfON、ZrSiOz、Ta2O5、La2O3、HfLaOz、LaAlOz、LaSiOz以及上述材料的氮化物或氮氧化物等，第一非晶态高介电常数栅介质层4的厚度并不做具体限定。
本发明实施例二中的高介电常数栅介质层为多晶态高介电常数栅介质层5，具体地，多晶态高介电常数栅介质层5为包含高K值（K指介电常数）相的多晶态高介电常数栅介质层，其中，高K值相可以为四方晶相或立方晶相。
本发明实施例一和实施例二提供的半导体结构，在高介电常数栅介质层和Si1- xGex沟道层之间的第二界面层3是SiOy，而不是SiOy和GeOy的混合物，该SiOy第二界面层通过钝化Si1-xGex沟道层表面的悬挂键，从而降低了Si1-xGex沟道层与高介电常数栅介质层界面处的界面态密度；同时上述图1和图2所示半导体结构中的第二界面层3中的SiOy很稳定，不会扩散进入高介电常数栅介质层，SiOy还可以抑制Si1-xGex沟道层中的Ge原子扩散进入高介电常数栅介质层，防止高介电常数栅介质层性能退化，最终获得高质量的包括沟道层2、第二界面层3和高介电常数栅介质层的半导体结构，其中高介电常数栅介质层包括第一非晶态高介电常数栅介质层4或包含高K值相的多晶态高介电常数栅介质层，并且包含高K值相的多晶态高介电常数栅介质层的介电常数比较高，可以满足器件对等效氧化层厚度持续缩小的需求。
实施例三
参见图3，本发明实施例三还提供了一种图1和图2所示的半导体结构的形成方法，该方法包括以下步骤：
S101：提供半导体衬底1。
需要说明的是，衬底可以是任何的半导体材料，例如单晶硅衬底、多晶硅衬底、非晶硅衬底、SOI衬底、SiGe衬底、SiGeOI衬底、Ge衬底、GeOI衬底、III-V族化合物衬底等中的一种或其组合。该半导体衬底1还可以包括非本征p型掺杂区、非本征n型掺杂区、本征区或其组合。可以通过现有技术中的离子注入技术在半导体衬底1中形成上述区域。
S102：在半导体衬底1上形成沟道层2。
需要说明的是，沟道层2采用Si1-xGex，其中，0<x<1，沟道层2可以是非本征P型、非本征N型、本征或者其组合，可以有压应力、张应力或者没有应力，例如沟道层2为非本征P型的Si0.5Ge0.5，有压应力。
具体地，可以采用分子束外延（Molecular Beam Epitaxy，MBE）或者原子层沉积（ALD）、物理气相沉积(PVD)、化学气相沉积(CVD)等方法形成沟道层2，优选地，在半导体衬底1上通过减压化学气相沉积(reduced pressure CVD)方法形成沟道层2。
S103：对沟道层2表面进行氧化处理以形成第一界面层。
需要说明的是，对沟道层2表面进行臭氧氧化处理，以在沟道层2表面形成超薄的第一界面层，第一界面层是SiOy和GeOy的混合物，厚度小于等于10埃，其中0<y≤2。具体地，臭氧氧化处理温度范围是：100摄氏度至300摄氏度，臭氧氧化处理时间范围是：1分钟至60分钟，反应腔体臭氧分压范围是：小于等于0.3托。
S104A：对第一界面层进行第一退火处理，以将第一界面层转化为第二界面层3，在第二界面层3上沉积第一非晶态高介电常数栅介质层4。
需要说明的是，在沟道层2上经过臭氧氧化处理形成第一界面层后，在超高真空环境中对第一界面层进行第一退火处理，以将第一界面层转换为第二界面层3。具体地，第一退火处理温度为400摄氏度至800摄氏度，退火时间小于等于10分钟，真空度小于等于1x10-8托。由于第一界面层中的GeOy不稳定，容易挥发，而第一界面层中的SiOy非常稳定，所以对第一界面层经过第一退火处理之后，GeOy被挥发掉，只留下SiOy，即将包括GeOy和SiOy第一界面层转化为只包括SiOy的第二界面层3，其中，第二界面层3的厚度略小于第一界面层厚度。
然后在第二界面层3上沉积第一非晶态高介电常数栅介质层4，具体地，通过现有技术中已知的工艺，例如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)等，本实施例中采用原子层沉积（ALD）方法在第二界面层3上形成第一非晶态高介电常数栅介质层4，具体地，第一非晶态高介电常数栅介质层4，可以为HfO2、ZrO2或者其组合，也可以为Al2O3、HfSiOz、HfON、ZrSiOz、Ta2O5、La2O3、HfLaOz、LaAlOz、LaSiOz以及上述材料的氮化物或氮氧化物等，第一非晶态高介电常数栅介质层4的厚度在此不作具体限定。经过上述S101-S104A步骤，最终形成图1所示的包括沟道层2、第二界面层3和第一非晶态高介电常数栅介质层4的半导体结构。
S104B：在第一界面层上沉积第二非晶态高介电常数栅介质层，对第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将第一界面层转化为第二界面层3，第二非晶态高介电常数栅介质层转化为多晶态高介电常数栅介质层5。
需要说明的是，在沟道层2上经过臭氧氧化处理形成第一界面层后，可以不采用S104A中的步骤，而是首先在第一界面层上沉积第二非晶态高介电常数栅介质层，然后对第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将第一界面层转化为第二界面层3，并在惰性气体气氛中进行第二退火处理。
具体地，在第一界面层上通过原子层沉积(ALD)形成第二非晶态高介电常数栅介质层，第二非晶态高介电常数栅介质层包括二氧化锆和二氧化铪中的任意一种或者其组合，然后对第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，具体地，第二退火处理在氮气或氩气等惰性气体气氛中进行，第二退火处理温度为500摄氏度至800摄氏度，退火时间小于等于1分钟。温度高于500摄氏度时，GeOy不稳定，会挥发进入第二非晶态高介电常数栅介质层，因此在第二退火处理过程中，温度高于500摄氏度时第一界面层中的GeOy被挥发掉，只留下SiOy，即包括GeOy和SiOy的第一界面层转化为只包括SiOy的第二界面层3。同时，在第二退火处理过程中，挥发进入第二非晶态高介电常数栅介质层的GeOy会引起第二非晶态高介电常数栅介质层由非晶态向多晶态的转变，即将第二非晶态高介电常数栅介质层转化为多晶态高介电常数栅介质层5。最终形成图2所示的包括沟道层2、第二界面层3和多晶态高介电常数栅介质层5的半导体结构。
具体地，多晶态高介电常数栅介质层5为包含高K值相的多晶态高介电常数栅介质层，高K值相包括四方晶相或立方晶相。第二非晶态高介电常数栅介质层HfO2和ZrO2的介电常数约为19。相比，四方晶相和立方晶相高介电常数栅介质层HfO2的介电常数分别是40和29，四方晶相和立方晶相高介电常数栅介质层ZrO2的介电常数分别是49和39。另外，第二非晶态高介电常数栅介质层HfO2的四方相变和立方相变的温度分别大约是1700摄氏度和2600摄氏度，第二非晶态高介电常数栅介质层ZrO2的四方相变和立方相变的温度分别大约是1170摄氏度和2300摄氏度。温度高于500摄氏度时，GeOy很不稳定，会挥发进入第二非晶态高介电常数栅介质层HfO2或者ZrO2内，被GeOy掺杂后的第二非晶态高介电常数栅介质层HfO2或者ZrO2的相变温度大大低于其掺杂前的相变温度，认为是由于掺杂引入的应力在退火过程中应力释放，从而引起系统吉布斯自由能降低，最终引起相变温度降低。在本发明给出的较低的退火温度500摄氏度至800摄氏度范围内，第二非晶态高介电常数栅介质层HfO2或者ZrO2可以转变为包含四方晶相或者立方晶相的多晶态高介电常数栅介质层。第二退火处理温度的选择与第二非晶态高介电常数栅介质层的材料以及GeOy的挥发量有关。例如，如果第二非晶态高介电常数栅介质层是HfO2，其相变温度大约在650摄氏度左右，因此第二退火处理的峰值温度应该设置为650摄氏度及以上；如果第二非晶态高介电常数栅介质层是ZrO2，其相变温度更低，大约在500摄氏度左右，因此第二退火处理的峰值温度应该设置为500摄氏度及以上。而且包含高K值相，即包含四方晶相和立方晶相的多晶态高介电常数栅介质层HfO2和ZrO2的介电常数更高，可以满足器件对等效氧化层厚度持续缩小的需求。
本发明实施例通过上述S101-S104A步骤形成图1所示的包括沟道层2、第二界面层3和第一非晶态高介电常数栅介质层4的半导体结构，或者通过S101-S104B步骤形成图2所示的包括沟道层2、第二界面层3和多晶态高介电常数栅介质层5的半导体结构。在形成上述图1或图2所示的半导体结构后，继续形成金属栅极和源漏区等，最终形成完整的所需的CMOS晶体管。
本发明实施例三提供的图1所示半导体结构的形成方法，通过对第一界面层进行温度为400摄氏度至800摄氏度，退火时间小于等于10分钟，真空度小于等于1x10-8托的第一退火处理，以将包括SiOy和GeOy的第一界面层转化为只包括SiOy的第二界面层3；本发明实施例三提供的图2所示半导体结构的形成方法，通过在第一界面层上沉积第二非晶态高介电常数栅介质层，对第一界面层和第二非晶态高介电常数栅介质层在惰性气体气氛中进行温度为500摄氏度至800摄氏度，退火时间小于等于1分钟的第二退火处理，以将包括SiOy和GeOy的第一界面层转化为只包括SiOy的第二界面层3。通过上述两种方法，将包括SiOy和GeOy的第一界面层转化为只包括SiOy的第二界面层3，第二界面层3中的SiOy很稳定，不会扩散进入高介电常数栅介质层，SiOy还可以抑制Si1-xGex沟道层中的Ge原子扩散进入高介电常数栅介质层，防止高介电常数栅介质层性能退化，最终获得高质量的包括沟道层2、第二界面层3和高介电常数栅介质层的半导体结构，其中高介电常数栅介质层包括第一非晶态高介电常数栅介质层4或包含高K值相的多晶态高介电常数栅介质层，并且包含高K值相的多晶态高介电常数栅介质层的介电常数比较高，可以满足器件对等效氧化层厚度持续缩小的需求。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底之上的沟道层；
位于所述沟道层之上的第二界面层；
位于所述第二界面层之上的高介电常数栅介质层；
其中，所述高介电常数栅介质层包括第一非晶态高介电常数栅介质层或多晶态高介电常数栅介质层。
2.根据权利要求1所述的半导体结构，其特征在于：所述沟道层为Si1-xGex，其中，0<x<1。
3.根据权利要求1所述的半导体结构，其特征在于：所述第二界面层为SiOy，其中，0<y≤2，所述第二界面层厚度小于等于10埃。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于：所述多晶态高介电常数栅介质层为包含高K值相的多晶态高介电常数栅介质层。
5.一种半导体结构的形成方法，其特征在于，包括以下步骤：
提供半导体衬底；
在所述半导体衬底上形成沟道层；
对所述沟道层表面进行氧化处理以形成第一界面层；
对所述第一界面层进行第一退火处理，以将所述第一界面层转化为第二界面层，在所述第二界面层上沉积第一非晶态高介电常数栅介质层；
或者，
在所述第一界面层上沉积第二非晶态高介电常数栅介质层，对所述第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将所述第一界面层转化为第二界面层，所述第二非晶态高介电常数栅介质层转化为多晶态高介电常数栅介质层。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于：所述氧化处理为臭氧氧化处理，氧化温度为100摄氏度至300摄氏度，氧化时间为1分钟至60分钟，反应腔体臭氧分压小于等于0.3托。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于：当对所述第一界面层进行第一退火处理，以将所述第一界面层转化为所述第二界面层时，所述第一退火处理温度为400摄氏度至800摄氏度，退火时间小于等于10分钟，真空度小于等于1x10-8托。
8.根据权利要求5所述的半导体结构的形成方法，其特征在于：当对所述第一界面层和第二非晶态高介电常数栅介质层进行第二退火处理，以将所述第一界面层转化为第二界面层时，在惰性气体气氛中进行所述第二退火处理，退火温度为500摄氏度至800摄氏度，退火时间小于等于1分钟。
9.根据权利要求5所述的半导体结构的形成方法，其特征在于：所述第一界面层包括SiOy和GeOy，其中，0<y≤2，所述第一界面层厚度小于等于10埃。
10.根据权利要求5所述的半导体结构的形成方法，其特征在于：所述第二界面层为SiOy，其中，0<y≤2，所述第二界面层厚度小于等于10埃。
11.根据权利要求5所述的半导体结构的形成方法，其特征在于：所述第二非晶态高介电常数栅介质层包括二氧化锆和二氧化铪中的任意一种或者组合，所述多晶态高介电常数栅介质层为包含高K值相的多晶态高介电常数栅介质层。
12.根据权利要求8所述的半导体结构的形成方法，其特征在于：所述惰性气体氛围包括氮气或氩气。
CN201911252118.2A 2019-12-09 2019-12-09 半导体结构及其形成方法 Pending CN110993603A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911252118.2A CN110993603A (zh) 2019-12-09 2019-12-09 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911252118.2A CN110993603A (zh) 2019-12-09 2019-12-09 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN110993603A true CN110993603A (zh) 2020-04-10

Family

ID=70091642

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911252118.2A Pending CN110993603A (zh) 2019-12-09 2019-12-09 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN110993603A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540246A (zh) * 2021-06-10 2021-10-22 中国科学院微电子研究所 一种堆叠纳米线/片器件及其制备方法
WO2022151670A1 (zh) * 2021-01-14 2022-07-21 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
US12295151B2 (en) 2021-03-09 2025-05-06 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060151846A1 (en) * 2005-01-13 2006-07-13 International Business Machines Corporation Method of forming HfSiN metal for n-FET applications
CN101599436A (zh) * 2009-07-03 2009-12-09 中国科学院微电子研究所 用于mos器件的金属栅极结构及其制作方法
CN102194692A (zh) * 2010-03-04 2011-09-21 中国科学院微电子研究所 一种半导体器件的制造方法
CN102437042A (zh) * 2011-11-28 2012-05-02 中国科学院微电子研究所 一种制作结晶态高k栅介质材料的方法
CN103646865A (zh) * 2013-12-25 2014-03-19 中国科学院微电子研究所 在Ge衬底制备超薄氧化锗界面修复层的方法
CN104425384A (zh) * 2013-09-10 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN106298540A (zh) * 2015-06-29 2017-01-04 台湾积体电路制造股份有限公司 具有脱氧栅极堆叠件的多栅极场效应晶体管

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060151846A1 (en) * 2005-01-13 2006-07-13 International Business Machines Corporation Method of forming HfSiN metal for n-FET applications
CN101599436A (zh) * 2009-07-03 2009-12-09 中国科学院微电子研究所 用于mos器件的金属栅极结构及其制作方法
CN102194692A (zh) * 2010-03-04 2011-09-21 中国科学院微电子研究所 一种半导体器件的制造方法
CN102437042A (zh) * 2011-11-28 2012-05-02 中国科学院微电子研究所 一种制作结晶态高k栅介质材料的方法
CN104425384A (zh) * 2013-09-10 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN103646865A (zh) * 2013-12-25 2014-03-19 中国科学院微电子研究所 在Ge衬底制备超薄氧化锗界面修复层的方法
CN106298540A (zh) * 2015-06-29 2017-01-04 台湾积体电路制造股份有限公司 具有脱氧栅极堆叠件的多栅极场效应晶体管

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022151670A1 (zh) * 2021-01-14 2022-07-21 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
US12295151B2 (en) 2021-03-09 2025-05-06 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN113540246A (zh) * 2021-06-10 2021-10-22 中国科学院微电子研究所 一种堆叠纳米线/片器件及其制备方法

Similar Documents

Publication Publication Date Title
US7564108B2 (en) Nitrogen treatment to improve high-k gate dielectrics
US7824990B2 (en) Multi-metal-oxide high-K gate dielectrics
US8124513B2 (en) Germanium field effect transistors and fabrication thereof
JP6873890B2 (ja) Оｎｏスタックの形成方法
CN100416859C (zh) 形成具有高迁移率的金属/高k值栅叠层的方法
CN106847918B (zh) Ge场效应晶体管(FET)和制造方法
CN100490176C (zh) 半导体元件及其制造方法
JP2003218108A (ja) Ｍ−ＳｉＯＮゲート誘電体のＣＶＤデポジション
CN103681671A (zh) 具有钨栅电极的半导体器件及其制造方法
US20080233692A1 (en) Method and System for Forming a Controllable Gate Oxide
KR20220070518A (ko) 게이트 올 어라운드 i/o 엔지니어링
CN106653589A (zh) 高压低热预算高k后退火工艺
JP2007520091A (ja) ドープされたゲート誘電体を有するトランジスタ
CN111384178A (zh) 半导体器件以及用于制造此类半导体器件的方法
JP2022027707A (ja) 半導体デバイス及びその形成方法
CN110993603A (zh) 半导体结构及其形成方法
KR20120018064A (ko) 인장 스트레스 막과 수소 플라즈마 처리를 이용한 ｃｍｏｓ 트랜지스터의 형성방법
US8294201B2 (en) High-k gate dielectric and method of manufacture
CN104103509A (zh) 界面层的形成方法及金属栅极晶体管的形成方法
US7939396B2 (en) Base oxide engineering for high-K gate stacks
JP2010535428A (ja) ＣＥＴスケーリング用高ｋ誘電体の処理方法
KR100788361B1 (ko) 모스펫 소자의 형성 방법
US20060273411A1 (en) In-situ nitridation of high-k dielectrics
JP2005045166A (ja) 半導体装置及びその製造方法
CN106856172B (zh) 鳍式场效应晶体管的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200410

RJ01 Rejection of invention patent application after publication