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TW202401825A - 半導體裝置及其製造方法 - Google Patents

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TW202401825A
TW202401825A TW112109311A TW112109311A TW202401825A TW 202401825 A TW202401825 A TW 202401825A TW 112109311 A TW112109311 A TW 112109311A TW 112109311 A TW112109311 A TW 112109311A TW 202401825 A TW202401825 A TW 202401825A
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莊英良
鄭鈞智
黃國彬
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Abstract

一種半導體裝置及其製造方法。一半導體裝置包括一基底具有一金屬閘極、位於所述金屬閘極的側面的閘極間隔物、一蝕刻停止層以及一源極/汲極區域上方的一層間介電材料；一鎢帽蓋，由鎢材料形成且沉積在金屬閘極的上方和位於閘極間隔物之間；以及在鎢帽蓋的上方形成的一通孔閘極。

Description

半導體裝置及其製造方法
本發明實施例內容是有關於一種半導體裝置及其製造方法，特別是有關於一種可降低金屬閘極和導電插塞之間的電阻的半導體裝置及其製造方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子裝置。一般而言，半導體裝置的製造是通過在半導體基底上依次沉積絕緣層或介電層、導電層以及半導體材料層，並使用微影製程對各種材料層進行圖案化，以在其上形成電路組件和元件。
隨著半導體技術的進步，對於更高存儲容量、更快處理系統、更高性能和更低成本的需求越來越大。為了滿足這些需求，半導體工業不斷地縮減半導體裝置例如金屬氧化物半導體場效電晶體(MOSFET)的尺寸，金屬氧化物半導體場效電晶體包括平面式金屬氧化物半導體場效電晶體(planar MOSFET)和鰭式場效電晶體(fin field effect transistors；FinFET)。這種尺寸上的縮減提高了半導體製造製程的複雜性。
本揭露的一些實施例提供一種半導體裝置，包括一基底，具有一金屬閘極、位於所述金屬閘極的側面的閘極間隔物(gate spacers)、一蝕刻停止層以及一源極/汲極區域上方的一層間介電材料；一鎢(W)帽蓋，由鎢材料形成且沉積在所述金屬閘極的上方和所述閘極間隔物之間；以及在所述鎢帽蓋的上方形成的一通孔閘極(via gate；VG)。
本揭露的一些實施例提供一種半導體裝置的製造方法，包括接收一基底，所述基底具有一金屬閘極、在所述金屬閘極兩側的閘極間隔物、一蝕刻停止層(ESL)以及一層間介電材料在複數個源極/汲極區域的上方；在所述基底上沉積鎢(W)材料；去除不需要的鎢材料以在所述金屬閘極上形成一鎢帽蓋(W cap)；在所述些源極/汲極區域上方的所述層間介電材料中形成開口；在接觸所述源極/汲極區域的所述開口中填充一導電材料，以形成源極/汲極接觸件(source/drain contacts)；在所述源極/汲極區域和閘極區域的上方形成一接觸蝕刻停止層(CESL)；在所述接觸蝕刻停止層的上方形成一層間介電層；在所述接觸蝕刻停止層和所述層間介電層中形成多個接觸件通孔開口；以及通過所述接觸件通孔開口的其中一者而在所述鎢帽蓋上形成一通孔閘極(VG)。
本揭露的一些實施例再提供一種半導體裝置的製造方法，包括：接收一基底，所述基底具有一金屬閘極、在所述金屬閘極兩側的閘極間隔物、一蝕刻停止層(ESL)以及在複數個源極/汲極區域的上方一層間介電材料；在所述基底的上方沉積鎢(W)材料；通過濕式蝕刻操作從所述蝕刻停止層的一頂部、所述蝕刻停止層的側壁和所述閘極間隔物的側壁去除不需要的鎢材料，以形成一鎢帽蓋；在所述源極/汲極區域上方的層間介電材料中形成開口；在接觸所述源極/汲極區域的開口中填充導電材料，以形成源極/汲極接觸件；在所述源極/汲極區域和閘極區域的上方形成一接觸蝕刻停止層(CESL)；在所述接觸蝕刻停止層(CESL)之上形成一層間介電層；形成接觸件通孔開口於所述接觸蝕刻停止層(CESL)和所述層間介電層中；通過所述接觸件通孔開口之一者而在所述鎢帽蓋上形成一通孔閘極(via gate；VG)。
以下內容提供了許多不同的實施例或示例，用於實現本發明實施例的不同部件。組件和配置的具體範例係描述如下，以簡化本發明實施例。當然，這些僅僅是示例的，並非用以限定本發明實施例。
為了簡明起見，與傳統半導體裝置製造相關的傳統技術在此不再詳細敘述。此外，這裡敘述的各種任務和製程可以併入一具有這裡未詳細描述的附加功能的更全面的步驟或製程之中。特別是，半導體裝置製造中的各種製程是眾所周知的，因此，為了簡潔明瞭起見，許多傳統製程在此將僅簡要提及或將完全省略而不提供眾所周知的製程細節。如本領域技術人員在完整閱讀本揭露內容後將容易理解的，本揭露公開的結構可與多種技術一起使用，並且可併入多種半導體裝置和產品中。此外，應注意的是，半導體裝置結構可包括不同數量的組件，並且圖式中所示的單個組件也可能代表多個組件
此外，此處可能使用空間上的相關用語，例如「在…上方」、「上方的」、「在…之上」、「較上方的」、「頂部」、「在…下方」、「下方的」、「在…之下」、「較下方的」、「底部」以及其他類似的用語，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含了使用中或操作中的裝置的不同方位。裝置可以被任意旋轉(例如旋轉90度或轉至其他方位)，在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。當例如以上所述的空間相關用語用於描述第一部件相對於第二部件時，第一部件可以直接位於另一部件上，或者可以存在著中間部件或層。當一個部件或層被稱為「在」另一個元件或層「上」時，它也可以直接位於其它部件或層上並與之接觸。
另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
注意的是，說明書中對“一實施例”、“一實施例”、“一個示例性的實施例”、“示例性的”、“示例”等的引用係表示所描述的實施例可以包括特定部件，結構或特性，但每個實施例不一定包括特定的部件、結構或特性。此外，這樣的用語不一定指代相同的實施例。此外，當於一實施例中描述特定的部件、結構或特性時，無論是否明確描述，本領域技術人員的知識範圍內可知在其他的實施例中此些特定的部件、結構或特性會受到影響。
應可理解的是，本文的用語或詞語是為了描述性的而非限制性的目的，因此說明書中的用語或詞語應由相關領域的技術人員根據以下內文的揭示而釋義。
本文的上下內容中討論了各種實施例，即，用於形成包括鰭式場效電晶體(FinFET)裝置的一半導體結構。此半導體結構例如可以是互補金屬氧化物半導體(CMOS)裝置，包括P型金屬氧化物半導體(PMOS)鰭式場效電晶體裝置和N型金屬氧化物半導體(NMOS)鰭式場效電晶體裝置。以下將與包括FinFET製造製程相關的特定示例來描述實施例。然而，實施例並不限於文中所提供的示例，並且可以在廣泛的多種實施例中實現本揭露的構想。因此，各種實施例可以應用於其他半導體裝置/製程，例如應用於平面式的電晶體或類似裝置。此外，本文所討論的一些實施例是在使用一閘極後製製程(gate-last process)所形成的裝置的上下文中討論。在其他實施例中，也可以使用一閘極先製製程(gate-first process)形成實施例的裝置。
雖然所附圖式說明了半導體裝置的各種實施例，但是可以在如圖式所描述的半導體裝置中添加額外的部件，並且可以在半導體裝置的其他實施例中進行替換、修改或消除下面所描述的一些部件。
可以在這些實施例中描述的階段之前、期間以及/或之後提供額外的操作。對於不同的實施例，所描述的一些階段可以被替換或去除。可以在半導體裝置結構中添加其他部件。對於不同的實施例，下面所描述的一些部件可以被替換或去除。儘管一些實施例討論了以特定順序進行的操作步驟，但是此些操作步驟可以根據其他邏輯順序進行。
還應注意的是，本揭露是以多閘極電晶體(multi-gate transistors)的形式呈現實施例。多閘極電晶體包括其閘極結構形成在一通道區的至少兩側上的那些電晶體。這些多閘極裝置可以包括一P型(P-type)金屬氧化物半導體多閘極裝置或是一N型(N-type)金屬氧化物半導體多閘極裝置。由於它們的鰭狀結構，其具體示例在本文中可以被呈現和稱之為鰭式場效電晶體(FinFET)。本文還呈現了一種稱為全繞式閘極(gate-all-around；GAA)裝置的多閘極電晶體的實施例。一全繞式閘極(GAA)裝置可以是包括其閘極結構或其部分形成在通道區的四個側邊(例如，圍繞一通道區的一部分)的任何裝置。本文實施例所呈現的裝置還包括了具有配置為奈米線通道區(nanowire channel)、條形通道區(bar-shaped channel)、以及/或其他合適的通道區配置的通道區的實施例。本文的實施例所呈現的是具有與單一且連續的閘極結構相關的一個或一個以上通道區(例如，奈米線)的裝置。然而，具有通常知識者可知此些示例亦可以應用於單一個通道區(例如，單個奈米線)或是任何數量的通道區。具有通常知識者可知其他示例的半導體裝置也可能受益於本揭露的多個方面。
第1圖是敘述包括製造多閘極裝置的半導體製造的一示例方法100的流程圖。如本文所用， “多閘極裝置”的用語係用於敘述具有至少一些閘極材料設置在裝置的至少一個通道區的多個側上的一裝置(例如，一半導體電晶體)。在一些示例中，多閘極裝置可以稱為全繞式閘極(GAA)裝置，其具有設置在裝置的至少一個通道區的至少四個側上的閘極材料。通道區可稱為“奈米線”，如本文實施例所敘述，通道區可以包括各種幾何形狀(例如，圓柱形、條形)和各種尺寸的通道區域。
結合第1圖的敘述，第2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B和10A-10B圖，其敘述了根據一些實施例，在不同製造階段的一半導體裝置或結構。方法100僅僅是一個示例，並非旨在將本揭露用來限制超出權利要求中明確記載的內容。可以在方法100之前、期間和之後實施其他額外的製程步驟，並且對於方法100的各種實施例，可以移動、替換或去除這些描述的一些製程步驟。其他的部件可以增加到如圖中描述的半導體裝置中，並且在其他實施例中，可以替換、修改或刪除下面描述的一些部件。
其他方法的實施例和本文討論的示例性裝置一樣，應當理解的是，半導體裝置的一些部分可以通過一般的半導體技術製程流程進行製造，因此本文僅簡要描述一些製程。此外，示例性的半導體裝置可以包括各種其他裝置和部件，例如其他類型的裝置，包括例如其他型態的電晶體、雙極性接面(bipolar junction)電晶體、電阻器、電容器、電感器、二極體、熔斷器以及/或其他邏輯裝置等，但是為了更好地理解本揭露的概念而簡化敘述半導體裝置。在一些實施例中，示例性裝置包括多個半導體裝置(例如，電晶體)，包括p型場效電晶體(PFET)、n型場效電晶體(NFET)等，它們可以互相電性連接。此外，應注意的是，方法100的製程步驟，包括參照附圖所給出的任何描述，以及本揭露中所提供的方法的其餘部分和示例性附圖，這些僅是示例性的並且非旨在限制超出在隨後的權利要求中所具體敘述的範圍。
第2A、3A、4A、5A、6A、7A、8A、9A和10A圖是一示例性半導體裝置200的等角視圖，並且第2A和2B圖是示例半導體裝置200的等角視圖。第2B、3B、4B、5B、6B、7B、8B、9B和10B圖是根據一些實施例的示例性製造過程中，沿第一切線X-X’所繪製的一示例性半導體裝置200的對應的剖面側視圖。在一些圖式中，為了便於描繪圖式，可能會省略其中所示出的元件或部件的一些附圖標記，以避免混淆其他元件或部件。
在步驟102，示例方法100包括提供一基底。參照如第2A和2B圖的例子，在步驟102的一實施例中，提供一基底202。在一些實施例中，基底202可以是一半導體基底，例如一矽基底。基底202可以包括各種層，包括形成在一半導體基底上的導電層或絕緣層。基底202可以包括根據本領域已知的設計要求的各種摻雜配置(doping configurations)。例如，可以在為不同裝置類型(例如，n型場效電晶體(NFET)、p型場效電晶體(PFET))所設計的區域中的基底202上，形成不同的摻雜分佈(例如，n型井、p型井)。合適的摻雜可以包括摻質的離子植入以及/或是擴散製程。基底202通常具有隔離部件(例如，淺溝槽隔離(shallow trench isolation；STI)部件)位於可提供不同裝置類型的區域之間。基底202還可以包括其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。或者，基底202可以包括一化合物半導體以及/或一合金半導體。此外，基底202可以選擇性地包括一磊晶層(epi-layer)，可以被應變以提高性能，可以包括一絕緣體上覆矽(silicon-on-insulator；SOI)結構，以及/或具有其他合適的增強部件。
然後再參照第1圖，進行方法100的步驟104，其中在基底202上生長一個或多個磊晶層。參照第2A和2B圖的示例，在步驟104的一實施例中，在基底202上方形成一磊晶堆疊(epitaxial stack)204。此磊晶堆疊204包括第一組成的多個磊晶層206之中置入第二組成的磊晶層208而成。第一組成和第二組成可以不同。在一實施例中，磊晶層206是矽鍺(SiGe)，而磊晶層208是矽(Si)。然而，其他實施例也是可能的，包括提供具有不同氧化速率以及/或蝕刻選擇性的第一組成和第二組成的那些實施例。在一些實施例中，在磊晶層206包括矽鍺並且磊晶層208包括矽的情況​​下，磊晶層208的矽氧化速率係小於磊晶層206的矽鍺氧化速率。
磊晶層208或其一些部分可以形成多閘極裝置200的通道。例如，磊晶層208也可以稱為“奈米線”(nanowires)，用於形成一多閘極裝置200例如GAA裝置的一通道。如下所述，這些“奈米線”還用於形成多閘極裝置200的源極/汲極區域的一些部分。源極/汲極區域可以單獨地或是共同地用來表示一源極或一汲極，其取決於上下文的內容。同樣地，如本文所使用的詞語，“奈米線”指的是圓柱形以及例如條形的其他配置的半導體層。下面進一步討論使用磊晶層208來定義裝置的一個或多個通道。
注意的是，在第2A和2B圖中係示出每一個磊晶層206和208中的四個(4)層。然而這僅是為了說明的目的，而不是為了限制超出權利要求中具體記載的內容。可以理解的是，可以在磊晶堆疊204中形成任意數量的磊晶層。磊晶層層的數量係取決於裝置200所需的通道區的數量。在一些實施例中，磊晶層208的數量是在2到10之間。
在一些實施例中，磊晶層206具有大約2-6奈米(nm)的厚度範圍。磊晶層206可以是具有大致上均勻的厚度。在一些實施例中，磊晶層208具有約6奈米-12奈米的厚度範圍。在一些實施例中，磊晶堆疊204的磊晶層208的厚度大致上均勻。如下文更詳細的描述，磊晶層208可做為後續形成的多閘極裝置的通道區，且磊晶層208的厚度係基於裝置性能考慮而做適當選擇。磊晶層206可以用來為後續形成的一多閘極裝置定義出相鄰通道區之間的一間隙距離(gap distance)，而磊晶層206的厚度則基於裝置性能考慮而做選擇。
舉例來說，磊晶堆疊204的層的磊晶生長可以通過分子束磊晶(molecular beam epitaxy；MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition；MOCVD)製程以及/或其他合適的磊晶生長製程來進行。在一些實施例中，磊晶生長時，磊晶層208可包括例如與基底202相同的材料。在一些實施例中，磊晶層206和磊晶層208包括與基底202不同的材料。如上所述，至少在一些示例中，磊晶層206包括磊晶生長的矽鍺(SiGe)層，並且磊晶層208包括磊晶生長的矽(Si)層。或者是，在一些實施例中，磊晶層206和磊晶層208中的任一個可以包括其他材料例如鍺，一化合物半導體(compound semiconductor)例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦，一合金半導體(alloy semiconductor)例如 SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP 以及/或 GaInAsP，或前述之組合。如所討論的，可以基於提供不同的氧化、蝕刻選擇性的特性來選擇磊晶層206和磊晶層208的材料。在各種實施例中，磊晶層206和磊晶層208基本上不含摻質(亦即，具有約0 cm -3至約1×10 17cm -3的一外來摻質濃度)，其中例如在磊晶生長製程中係進行非有意的摻雜 製程。
然後，方法100進行到步驟106，其中係圖案化和形成鰭狀部件。參照如第2A圖所示的例子，在步驟106的一實施例中，形成從基底202延伸的多個鰭狀部件210。在各種實施例中，每個鰭狀部件210包括由基底202形成的一基底部分，磊晶堆疊204的每個磊晶層的部分係包括磊晶層206和磊晶層208。
鰭狀部件210可以使用合適的製程製造，包括光學微影和蝕刻製程。光學微影製程可以包括在基底202上方(例如，在磊晶堆疊204上方)形成一光阻層，將光阻層曝光成一圖案，進行曝光後烘烤製程，以及對光阻進行顯影，以形成包括光阻的一遮罩元件。在一些實施例中，可以使用電子束(e-beam)光學微影製程來對光阻層進行圖案化，以形成遮罩元件。然後，可以使用此遮罩元件來保護基底202的區域以及在其上形成的磊晶堆疊204，同時通過例如一硬質遮罩的遮罩層在未被遮蔽的區域中以一蝕刻製程形成溝槽(trenches)，從而留下多個延伸的鰭部。可以使用一乾式蝕刻(例如，反應性離子蝕刻)、一濕式蝕刻以及/或其他合適的製程來蝕刻出溝槽。可以填充介電材料於溝槽中，而形成例如位於鰭部之間的淺溝槽隔離部件。
在一些實施例中，介電層可以包括二氧化矽(SiO 2)、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、一低介電常數之介電質、前述的組合、以及/或本領域已知的其他合適的材料。在各種示例中，可以通過一化學氣相沉積(CVD)製程、一次大氣壓化學氣相沉積(sub atmospheric CVD；SACVD)製程、一可流動化學氣相沉積製程、一原子層沉積(ALD)製程、一物理氣相沉積(PVD)製程以及/或其他合適的製程，來沉積前述介電層。在一些實施例中，在沉積介電層之後，例如可以對裝置200進行退火，以提高介電層的質量。在一些實施例中，介電層(以及隨後形成的淺溝槽隔離部件(STI features)302)可以包括一多層結構，例如，介電層具有一個或多個襯層(liner layers)。
在形成隔離(STI)部件的一些實施例中，在介電層沉積之後，將沉積的介電材料減薄和進行平坦化，例如通過化學機械研磨(CMP)製程。CMP製程可以平坦化頂表面，從而形成淺溝槽隔離部件(STI features)302。並且下凹在鰭狀部件之間的STI部件302。參照如第3A圖所示的例子，STI部件302被下凹以提供在STI部件302上方延伸的鰭部210。在一些實施例中，凹陷製程可以包括一乾式蝕刻製程、一濕式蝕刻製程以及/或前述製程之組合。在一些實施例中，控制一凹陷深度(recessing depth)(例如，通過控制一蝕刻時間)以產生鰭狀部件210的暴露的上方部分的一期望高度“H”。高度“H”係暴露出磊晶堆疊204的各個層。
還可以使用許多其他實施例的在基底上形成鰭部的方法，包括例如定義鰭部區域(例如，通過遮罩或隔離區域)和以鰭部的形式磊晶生長而形成磊晶堆疊204。在一些實施例中，鰭部的形成可以包括一剪切製程(trim process)以減少鰭部的寬度。剪切製程可以包括濕式或乾式蝕刻製程。
然後，方法100進行至步驟108，其中係形成犧牲層/部件，例如是形成一虛置閘極結構。雖然目前的討論針對的是一替換閘極製程(replacement gate process)，其中係形成一虛置閘極結構並且隨後被替換，但是其他的配置也是可能的。
參照第3A和3B圖，形成一閘極堆疊(gate stack)304。在一實施例中，閘極堆疊304是一虛置(犧牲)閘極堆疊，且隨後如參照方法100的步驟108中所討論的內容而去除閘極堆疊304。
因此，在使用一閘極後製製程的一些實施例中，閘極堆疊304是一虛置閘極堆疊，並且將在裝置200的一後續製程階段中被最終的閘極堆疊替換。特別是，具體而言，閘極堆疊304可以在一後續製程階段以一高介電常數之介電層(high-K (HK) dielectric layer)和金屬閘極電極(metal gate electrode；MG)所替換，如下所述。在一些實施例中，閘極堆疊304形成在基底202的上方，並且至少部分地設置在鰭狀部件210的上方。閘極堆疊304下面的鰭狀部件210的部分可以稱為通道區(channel region)。閘極堆疊304還可以定義出鰭狀部件210的一源極/汲極區域(source/drain region)，例如，源極/汲極區域是在鰭狀部件210上且鄰近磊晶堆疊204的通道區域的相對側上的區域。
在一些實施例中，閘極堆疊304包括介電層和一虛置電極層(dummy electrode layer)。閘極堆疊304還可以包括一個或多個硬質遮罩層(例如，氧化物、氮化物等)。在一些實施例中，閘極堆疊304通過各種製程步驟而形成，例如通過層的沉積、圖案化、蝕刻以及其他合適的製程步驟而形成。示例性的層沉積製程包括化學氣相沉積(包括低壓化學氣相沉積(low-pressure CVD)和電漿輔助化學氣相沉積(plasma-enhanced CVD))、PVD、ALD、熱氧化、電子束蒸發、或其他合適的沉積技術、或前述技術之組合。例如，在形成閘極堆疊時，圖案化製程包括光學微影製程(例如，光學微影或電子束微影)，還可以包括光阻塗佈(例如，旋塗)、軟烘烤、遮罩對準、曝光、後處理曝光烘烤、光阻顯影、清洗、乾燥(例如，旋轉乾燥以及/或硬烘烤)、其他合適的微影技術、以及/或前述之組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻以及/或其他蝕刻方法。
如上所述，閘極堆疊304可以包括一額外的閘極介電層。例如，閘極堆疊304可以包括氧化矽。替換性地或附加地，閘極堆疊304的閘極介電層可以包括氮化矽、一高介電常數之介電材料、或其他合適的材料。在一些實施例中，閘極堆疊304的一電極層可以包括多晶矽(polysilicon)。閘極堆疊304也可以包括硬質遮罩層，硬質遮罩層的材料例如包括SiO 2、Si 3N 4、氮氧化矽，也可選擇性地包括碳化矽以及/或其他合適的成分。
然後，方法100進行至步驟110，其中在基底上沉積一間隔物材料層(spacer material layer)。參照第4A與4B圖的示例，在基板202上設置一間隔物材料層402。間隔物材料層402可以包括一介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、氮碳化矽(SiCN)膜、碳氧化矽、氮碳氧化矽(SiOCN)膜、以及/或前述之組合。在一些實施例中，間隔物材料層402包括多個層，例如主間隔物側壁、襯層、或其類似物。舉例而言，間隔物材料層402可以通過使用例如CVD製程、次大氣壓CVD(SACVD)製程、可流動式CVD製程、ALD製程、PVD製程，或其他合適的製程而形成。應注意的是，如在第4B圖中所示，間隔物材料層402係覆蓋磊晶堆疊204。
在一些實施例中，在間隔物材料層的沉積之後，是進行間隔物材料層的一回蝕(例如，非等向性蝕刻)。參照如第5A、5B圖的示例，在形成間隔物材料層402之後，可以回蝕間隔物材料層402，以暴露出鰭狀部件210的與閘極結構304相鄰但未被閘極結構304覆蓋的部分(例如，源極/汲極區域)。間隔物材料層可以保留在形成間隔元件的閘極結構304的側壁上。在一些實施例中，間隔物材料層402的回蝕可以包括一濕式蝕刻製程、一乾式蝕刻製程、多步驟的蝕刻製程、以及/或前述之組合。間隔物材料層402可以從暴露出的磊晶堆疊204的一頂表面和暴露出的磊晶堆疊204的側面去除，如第5A和5B圖所示。
然後，方法100進行到步驟112，其中係進行一氧化製程。由於磊晶堆疊204的材料層的不同氧化速率，氧化製程可以被稱為一選擇性氧化(selective oxidation)，亦即某一些層被氧化。在一些示例中，可以通過將裝置200暴露於一濕式氧化製程、一乾式氧化製程、或前述製程之組合來進行氧化製程。在至少一些實施例中，裝置200係暴露於使用水蒸氣或蒸氣作為氧化劑的一濕式氧化製程，在大約1atm的壓力下，在大約400-600℃的溫度範圍內，並持續一段時間大約0.5-2小時。應注意的是，本文內容所提供的氧化製程條件僅是示例性的，並不意味著限制性的條件。應注意的是，在一些實施例中，此氧化製程可延伸以使得堆疊的磊晶層的氧化部分係鄰接於閘極結構304的側壁。
參照如第6A和6B圖的示例，在步驟112的一實施例中，裝置200係暴露於一氧化製程中，此氧化製程可以完全地氧化多個鰭狀部件210中的每一個磊晶層206。各個磊晶層206轉變成一氧化層(oxidized layer)602。氧化層602係延伸至閘極結構304，包括在間隔物材料層402的下方延伸。在一些實施例中，氧化層602具有約5至約25奈米(nm)的厚度範圍。在一實施例中，氧化層602可以包括矽鍺氧化物(SiGeOx)。
舉例來說，在磊晶層206包括SiGe並且磊晶層208包括Si的實施例中，更快的SiGe氧化速率(即，與Si相比)確保SiGe磊晶層206變得完全氧化，同時使磊晶層208的氧化程度可最小化或是不氧化。應可理解的是，可以為第一組成和第二組成的磊晶層中的每一個選擇上述討論的多種材料中的任何一種材料，以提供合適的不同氧化速率。
然後，方法100進行到步驟114，其中在基底上形成源極/汲極部件(source/drain features)。可以通過在源極/汲極區域中的鰭部210上提供磊晶材料的磊晶生長製程，來形成源極/汲極部件。在一實施例中，源極/汲極的磊晶材料形成為覆蓋保留在鰭部的源極/汲極區中的磊晶層的部分。參照第7A和7B圖的示例，源極/汲極部件702係形成在基底202上且在鰭部210中/之上，並且源極/汲極部件702與閘極堆疊304相鄰並相關聯。源極/汲極部件702包括通過在暴露的磊晶層上磊晶生長半導體材料而形成的磊晶層208以及/或氧化層602。注意的是，源極/汲極部件702的形狀僅是說明性的，並不旨在限制；如本領域普通技術人員所理解的，任何磊晶生長都將發生在半導體材料(例如，磊晶層208)上而不是介電材料(例如，氧化層602)上，如圖所示，磊晶生長可以是生長成使得它合併在介電層上(例如，超過氧化層 602)。
在各種實施例中，源極/汲極部件702的生長半導體材料可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。在一些實施例中，源極/汲極部件702的材料可以在磊晶製程期間被原位摻雜。例如，在一些實施例中，磊晶生長的材料可以摻雜硼。在一些實施例中，磊晶生長的材料可以摻雜碳以形成Si:C源極/汲極部件，摻雜磷以形成Si:P源極/汲極部件，或是摻雜碳和磷以形成SiCP源極/汲極部件。在一實施例中，源極/汲極部件702的磊晶材料是矽，磊晶層208也是矽。在一些實施例中，源極/汲極部件702和磊晶層208可以包括類似的材料(例如，Si)，但是被不同地摻雜。在其他實施例中，用於源極/汲極部件702的磊晶層包括第一半導體材料，磊晶生長材料208包括不同於第一半導體材料的一第二半導體材料。在一些實施例中，源極/汲極部件702的磊晶生長材料未被原位地摻雜(in-situ doped)，而是以例如一佈植製程進行摻雜。
然後，方法100進行到步驟116，其中在基底上形成一層間介電層(inter-layer dielectric(ILD)layer)。參照第8A和8B圖，在步驟116的實施例中，在基底202上方形成一層間介電(ILD)層802。在一些實施例中，還在形成層間介電層802之前在基底202的上方形成一接觸蝕刻停止層(contact etch stop layer；CESL)。在一些示例中，接觸蝕刻停止層(CESL)包括一氮化矽層、一氧化矽層、一氮氧化矽層以及/或本領域已知的其他材料。接觸蝕刻停止層(CESL)可以通過電漿輔助化學氣相沉積(PECVD)製程以及/或其他合適的沉積或氧化製程而形成。在一些實施例中，層間介電(ILD)層802包括例如四乙氧基矽烷(TEOS)氧化物、未摻雜矽酸鹽玻璃或是摻雜氧化矽例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)以及/或其他合適的介電材料。層間介電層802可以通過PECVD製程或其他合適的沉積技術來沉積。在一些實施例中，在形成層間介電層802之後，半導體裝置200可以經受一高熱預算製程(thermal budget process)，以使層間介電層802退火。
在一些示例中，在沉積層間介電層(以及/或CESL或其他介電層)之後，可以進行平坦化製程以暴露閘極堆疊件304的頂表面。例如，平坦化製程包括化學機械平坦化(CMP)製程，去除覆蓋閘極堆疊304的ILD層802(和接觸蝕刻停止層(CESL)，如果存在)的部分，並且平坦化半導體裝置200的一頂表面。
然後，方法100進行到步驟118，其中虛置閘極(見步驟108)被去除。可以通過合適的蝕刻製程去除閘極電極以及/或閘極介電質。在一些實施例中，步驟118還包括選擇性去除裝置的通道區中的磊晶層。在實施例中，在通過去除虛置閘極電極提供的溝槽內的鰭狀部件中去除選擇的磊晶層(例如，將在其上和上方形成閘極結構的鰭部區域，或是通道區域)。參照第9A和9B圖的示例，從基底202的通道區和溝槽內去除磊晶層206。在一些實施例中，通過一選擇性濕式蝕刻製程以去除磊晶層206。在一些實施例中，選擇性濕式蝕刻包括氟化氫(HF)。在一實施例中，磊晶層206是SiGe，磊晶層208是矽，以可選擇性的去除SiGe磊晶層206。
然後，方法100進行到步驟120，其中係形成一閘極結構。閘極結構可以是一多閘極電晶體的閘極。最終的閘極結構可以是一高介電常數之介電材料/金屬閘極堆疊，但是也有可能是其他組成。在一些實施例中，閘極結構形成與多通道相關聯的閘極，其藉由通道區中的多條奈米線(nanowires)(奈米線之間係具有間隙)所提供。
參照第10A和10B圖的示例，在步驟120的一實施例中，一高介電常數之介電材料/金屬閘極堆疊1002形成在裝置200的溝槽內，其通過去除虛置閘極以及/或釋放奈米線而提供，如上述參照步驟118所述。在各種實施例中，高介電常數之介電材料/金屬閘極堆疊1002包括一界面層、形成在界面層上方的高介電常數之閘極介電層1004以及/或形成在高介電常數之閘極介電層上方的一金屬層1006。如文中所使用和描述的，高介電常數之閘極介電質係包括具有一高介電常數值的介電材料，例如大於熱氧化矽的介電常數值(大約3.9)的介電材料。在高介電常數之介電材料/金屬閘極堆疊內使用的金屬層可以包括一金屬、金屬合金或金屬矽化物。再者，高介電常數之介電材料/金屬閘極堆疊的形成可以包括沉積製程，以形成各種閘極材料、一個或多個襯層以及一個或多個CMP製程，以去除多餘的閘極材料並由此平坦化半導體裝置200的一頂表面。
在一些實施例中，高介電常數之介電材料/金屬閘極堆疊1002的界面層可以包括例如氧化矽(SiO 2)、HfSiO或氮氧化矽(SiON)的一介電材料。界面層可以通過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)以及/或其他合適的方法而形成。高介電常數之介電材料/金屬閘極堆疊1002的閘極介電層1004可以包括例如氧化鉿(HfO 2)的一高介電常數之介電層。或者，高介電常數之介電材料/金屬閘極堆疊1002的閘極介電層1004可以包括其他高介電常數之介電質，例如TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氮氧化物(SiON)、前述的組合或其他合適的材料。高介電常數之閘極介電層1002可以通過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、氧化、以及/或其他合適的方法形成。高介電常數之介電材料/金屬閘極堆疊1002的金屬層可以包括單一層或替換性地一多層結構，例如一金屬層與一選定功函數的各種組合，以增強裝置性能(功函數金屬層)、一襯層、一濕潤層、一黏著層、一金屬合金或一金屬矽化物。舉例來說，高介電常數之介電材料/金屬閘極堆疊1002的金屬層可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、 Ir、Co、Ni、其他合適的金屬材料或是一前述之組合。在各種實施例中，高介電常數之介電材料/金屬閘極堆疊1002的金屬層可以通過ALD、PVD、CVD、電子束蒸鍍或其他合適的製程形成。進一步地，對於可能使用不同金屬層的N型場效電晶體(N-FET)和P型場效電晶體(P-FET)，可以分別形成高介電常數之介電材料/金屬閘極堆疊1002的金屬層。在各種實施例中，可以進行一CMP製程，以從高介電常數之介電材料/金屬閘極堆疊1002的金屬層去除多餘的金屬，從而提供高介電常數之介電材料/金屬閘極堆疊1002的金屬層的一大致上平坦的頂表面。高介電常數之介電材料/金屬閘極堆疊1002的金屬層1006是在第10A和10B圖中示出。此外，金屬層可以提供一N型或P型功函數，可以做為電晶體(例如，FinFET)閘極電極，並且在至少一些實施例中，高介電常數之介電材料/金屬閘極堆疊1002的金屬層可以包括一多晶矽層。閘極結構1002包括置入每個磊晶層208的部分，此些部分形成多閘極裝置200的通道。
然後，方法100進行至步驟122，其中進行進一步的製造。半導體裝置可再通過進一步製程，以形成本領域已知的各種部件和區域。例如，通過後續製程可以在基底上形成接觸開口(contact openings)、接觸金屬以及各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間介電質)，配置為連接各種部件以形成可能包括一個或多個多閘極裝置(multi-gate devices)的一功能性電路。在進一步的一示例中，一多層互連件(multilayer interconnection)可以包括垂直互連件例如通孔或接觸件，以及水平互連件例如金屬線。各種互連部件可以採用各種導電材料，包括銅、鎢以及/或矽化物。在一示例中，可以使用一鑲嵌以及/或雙鑲嵌製程(dual damascene process)來形成一與銅相關的多層互連結構。此外，可以在方法100之前、期間和之後實施額外的製程步驟，並且可以根據方法100的各種實施例替換或去除上述的一些製程步驟。
第11圖是敘述進一步半導體製造的一示例方法1100的流程圖，此半導體製造包括製作用於之後形成的通孔閘極(via gate；VG)導體的一金屬帽蓋(metal cap)。
第12A-12F圖是描述根據一些實施例在一金屬閘極上方製作一鎢帽蓋(W cap)的各個階段的示例區域1200(對應於第2B-10B圖中所示的頂部)的放大示意圖。在一些圖式中，為了便於敘述，可能會省略其中示出的元件或部件的一些附圖標記，以避免與其他元件或部件產生混淆。
在步驟1102中，示例方法1100包括提供一基底，此基底包含一金屬閘極、在金屬閘極的側面上的閘極間隔物(gate spacers)、一底部導體蝕刻停止層(bottom conductor etch stop layer；BCESL)和一層間介電材料(ILD material)。第12A圖示出了在金屬閘極形成之後的一示例性區域1200(對應於第2B-10B圖中所示的頂部)。其描繪了金屬閘極(MG)1202(例如，高介電常數之介電材料/金屬閘極堆疊1002)、閘極間隔物1204(例如，間隔物材料層402)、底部導體蝕刻停止層(BCESL)1206和層間介電層1208(例如，層間介電層802)。
已知使用一黏合層(glue layer)作為金屬閘極 1202和隨後製造的一導電插塞(也稱為一通孔閘極或VG)之間的互連材料，以提供與金屬閘極1202的連接。本文所描述的公開了使用一金屬帽蓋代替一黏合層，以作為金屬閘極1202和一導電插塞之間的中介物的裝置、系統、技術和製品。由含鎢(W)的組成(本文稱為鎢材料)形成的一金屬帽蓋，可以做為具有比基於黏合層的中間物更低電阻的中間物。
在步驟1104，示例方法1100包括在基底上沉積鎢(W)材料。鎢材料可以在大約150至大約250mT的壓力下使用一物理氣相沉積(PVD)製程沉積。第12B圖示出了鎢材料沉積之後的示例性區域1200。如圖所示，鎢材料1210沉積在金屬閘極1202的上方、閘極間隔件1204的側壁周圍、沿著底部導體蝕刻停止層1206的側壁以及在底部導體蝕刻停止層1206的頂部。
第12C圖示出鎢材料沉積之後的區域1200，但也示出了一些沉積的鎢可與側壁相互作用，以在側壁上形成氧化鎢(WOx)。在一些示例中，氧化鎢(WOx)的形成可能佔側壁上形成的鎢材料的約63-100%，而氧化鎢(WOx)的形成可能佔底部導體蝕刻停止層(BCESL)的頂部和金屬閘極(MG)1202的頂部上形成的鎢材料的約17%。
在步驟1106中，示例方法1100包括去除不需要的鎢材料。 鎢材料可以在不同的階段被去除。在一個階段中，可以去除氧化鎢(WOx)。氧化鎢(WOx)可以通過使用氨水例如NH 4OH溶液的濕式蝕刻操作而去除。這可以導致從底部導體蝕刻停止層(BCESL)1206的側壁和閘極間隔物 1204的側壁去除基本上所有的氧化鎢(WOx)，而對金屬閘極(MG)1202上方的鎢材料1210的厚度影響很小。在一實施例中，使用氨水包括在約50°C至約70°C下使用濃度為1:1至約1:50的NH 4OH。
第12D圖示出了從側壁去除氧化鎢(WOx)之後的區域1200。在此示例中，鎢材料1210保留在底部導體蝕刻停止層(BCESL)1206的頂部和金屬閘極(MG)1202的頂部，基本上所有(例如，95-100%)的鎢材料是從底部導體蝕刻停止層(BCESL)1206的側壁去除，並且大量的(例如，＞ 63%)從閘極間隔物1204的側壁去除，並且對金屬閘極(MG)1202上方的鎢材料1210的厚度1211具有小的影響。這可以在進一步的蝕刻操作之後允許一鎢帽蓋的更大厚度1211，以去除來自底部導體蝕刻停止層(BCESL)1206頂部的鎢材料和閘極間隔物 1204的側壁。
在去除不需要的鎢材料的第二階段中，可以採用使用一臭氧溶液的濕式蝕刻操作，從底部導體蝕刻停止層(BCESL)1206的頂部和閘極間隔物1204的側壁去除鎢材料。鎢材料可以通過使用一臭氧溶液(例如臭氧去離子水(DIO 3)溶液)的濕式蝕刻操作而被去除。這可以導致形成鎢帽蓋的鎢材料可以做為隨後形成的通孔閘極(VG)和金屬閘極(MG)之間的中介物。在一實施例中，使用臭氧溶液的濕式清潔操作包括在室溫下以大約5至100ppm的濃度使用DIO 3。
去除不需要的鎢材料可以另外地或替代性地包括通過使用包含一臭氧成分的一混合物的濕式蝕刻操作，例如DIO 3溶液和鹽酸(HCL)，從底部導體蝕刻停止層(BCESL)1206的頂部、底部導體蝕刻停止層(BCESL)1206的側壁和閘極間隔物1204的側壁，以去除鎢材料。
單獨使用臭氧溶液從底部導體蝕刻停止層(BCESL)1206的頂部、底部導體蝕刻停止層(BCESL)1206的側壁和閘極間隔物1204的側壁去除鎢材料的濕式清潔操作，在一些應用中可能不足以去除來自底部導體蝕刻停止層(BCESL)1206的側壁和閘極間隔物1204的側壁的所有鎢材料。可能會留下鎢材料殘留物，這可能會在金屬閘極(MG)和隨後形成的源極/汲極接觸件(這裡稱為MD)之間產生短路風險。
單獨使用一臭氧溶液從底部導體蝕刻停止層(BCESL)1206的頂部、底部導體蝕刻停止層(BCESL)的側壁和閘極間隔物1204的側壁去除鎢材料的濕式清潔操作，可能導致太多的鎢材料來自金屬閘極(MG)1202的頂部被去除而消除側壁上的鎢材料，因此阻礙了鎢帽蓋作為一中間件與使用一黏合層作為中間層相比的一些優勢(例如，較低的電阻)。
使用包含一臭氧溶液和HCL的一溶液進行濕式清潔操作，可以使得從底部導體蝕刻停止層(BCESL)1206的頂部、底部導體蝕刻停止層(BCESL)1206的側壁和閘極間隔物 1204的側壁去除鎢材料，而不會從金屬閘極(MG)1202頂部去除太多鎢材料。與單獨使用臭氧溶液相比，HCl可以更有效地去除與底部導體蝕刻停止層(BCESL)1206混合的鎢材料，從而減少蝕刻時間並減少從金屬閘極(MG)1202的頂部蝕刻鎢材料。如此可以允許鎢帽蓋具有更大厚度1211。
在一實施例中，使用包含臭氧和鹽酸混合在水中的溶液(DIO 3+鹽酸(HCl))以在金屬閘極(MG)上產生鎢帽蓋的濕式清潔操作被使用。此種混合物減少了在閘極間隔物上方延伸的一殘留天線形成的可能性，如果存在，可能會對隨後形成的源極/汲極接觸件造成短路風險。在一個示例中，溶液包括在室溫下濃度為5至100ppm的DIO 3和在約25°C至約50°C下濃度為1:1至約1:50的HCl。鎢帽蓋形成為具有在2到大約10nm範圍內的厚度，而且在閘極間隔物的上方沒有殘留物。
第12E圖示出了形成鎢帽蓋1212之後的區域1200，鎢帽蓋1212可以做為隨後形成的通孔閘極(VG)和金屬閘極(MG)1202之間的中介物。鎢帽蓋1212可以使用以下的各種組合來形成:(a)通過使用銨化學品例如一NH4OH溶液的濕式蝕刻操作；(b)使用臭氧(例如DIO 3)的濕式蝕刻操作；以及/或(c)使用包含臭氧和鹽酸混合在水中的溶液(DIO3+鹽酸(HCl))的濕式蝕刻操作。鎢帽蓋1212可以形成為具有在2nm至大約10nm範圍內的厚度而且在閘極間隔物上方沒有殘留物。
在步驟1108中，示例方法1100包括進行金屬汲極製造步驟，以在源極/汲極區域上方形成一金屬汲極(MD)，並且在步驟1110中，包括進行通孔閘極製造步驟，以在自鎢帽蓋1212開始的自底向上製程中形成一通孔閘極(via gate；VG)。鎢帽蓋1212可以提供做為金屬閘極1202和通孔閘極1214之間的互連件，其比使用黏合層作為互連件所實現的電阻低。
金屬汲極製造操作(步驟1108)可包括在區域1200上方形成一圖案化遮罩並且暴露出層間介電層1208的一部分。圖案化遮罩可包括一光阻層。圖案化遮罩可以通過一光阻塗佈(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻、清洗、乾燥(例如，硬烘烤)以及/或前述之組合來形成。在一些其他實施例中，可以在光阻層下方形成各種圖案增進層以增進圖案轉移。圖案增進層可包括三層(tri-layer)，包括一底部有機層、一中間無機層和一頂部有機層。圖案增進層還可以包括一抗反射塗層材料、一聚合物層、源自TEOS(四乙氧基矽烷)的一氧化物、氧化矽或含矽抗反射塗層(ARC)材料，例如含42%矽的ARC層。在又一些其他實施例中，圖案化遮罩層包括一硬質遮罩層。此硬質遮罩層包括一氧化物材料、氮化矽、氮氧化矽、一非晶碳材料、碳化矽或四乙氧基矽烷(TEOS)。
金屬汲極製造操作(步驟1108)還可以包括去除層間介電層1208的暴露部分，以形成暴露下面的源極/汲極結構的一開口。層間介電層1208的暴露部分可以通過合適的蝕刻製程去除，例如濕式蝕刻、乾式蝕刻或前述之組合。在蝕刻層間介電層1208期間，選擇蝕刻劑以提供層間介電層1208和其他結構(例如閘極間隔物1204和鎢帽蓋1212)之間的蝕刻選擇性。例如，層間介電層1208對蝕刻劑的蝕刻抵抗力低於閘極間隔物1204和鎢帽蓋1212，使得可以蝕刻層間介電層1208同時保持閘極間隔物1204和鎢帽蓋1212大致上完整。
金屬汲極製造操作(步驟1108)還可以包括去除圖案化遮罩，並在開口中形成源極/汲極接觸件(source/drain contact)1216。在開口中形成源極/汲極接觸件1216可以包括在接觸源極/汲極區的開口中填充導電材料，以形成源極/汲極接觸件1216。源極/汲極接觸件1216可以包括一層或多個層。例如，在一些實施例中，源極/汲極接觸件1216包括一襯層和一金屬填充材料(未單獨示出)，通過例如CVD、ALD、無電鍍沉積(ELD)、PVD、電鍍、或另一種沉積技術而沉積。襯層，例如是一擴散阻擋層、一黏著層或其類似物，可以包括鈦、氮化鈦、鉭、氮化鉭、或其類似材料。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、釕、鎳或其類似物。可以進行例如CMP的一平坦化製程，以去除過多的襯層和導電材料。襯層和導電材料的留下部分則在開口中形成源極/汲極接觸件1216。
通孔閘極製造操作(步驟1110)可以包括形成穿過層間介電材料的一開口，以接觸鎢帽蓋1212。可以使用可接受的光學微影和蝕刻技術而形成​​用於通孔閘極製造操作的開口。可以通過CVD、ALD、無電鍍沉積(ELD)、PVD、電鍍或其他沉積技術來沉積通孔閘極。
第12F圖示出了形成一通孔閘極1214之後的區域1200。其示出了金屬閘極1202、閘極間隔物1204、一底部導體蝕刻停止層(BCESL)1206、通孔閘極1214、金屬源極/汲極接觸件1216和層間介電層1218。通孔閘極1214可以是或包括鎢、鈷、銅、釕、鋁、金、銀、其合金等或前述之組合。源極/汲極接觸件1216可以是銅、銅合金、銀、金、鎢、鈷、鋁、釕、鎳等。層間介電層是低介電常數之介電材料，例如氧化物。
在步驟1112中，示例方法1100包括進行進一步的製造步驟。半導體裝置可經由進一步製程，以形成本領域已知的各種部件和區域。例如，後續製程可以在基底上形成接觸開口、接觸金屬以及各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間介電質)，配置為連接各種部件以形成可能包括一個或多個多閘極裝置的一功能性電路。在進一步的例子中，一多層互連件可以包括垂直互連件例如通孔或接觸件，以及水平互連件例如金屬線。各種互連部件可以採用各種導電材料，包括銅、鎢以及/或矽化物。在一個示例中，可使用鑲嵌以及/或雙鑲嵌製程來形成一與銅相關的多層互連結構。此外，可以在方法1100之前、期間和之後實施額外的製程步驟，並且可以根據方法1100的各種實施例替換或去除上述的一些製程步驟。
第13圖是根據一些實施例的一製程流程圖，其示出包括金屬汲極製造和通孔閘極製造的進一步半導體製造的一示例方法1300。方法1300僅僅是一個示例，並且不旨在將本揭露用來限制超出權利要求中明確記載的內容。可以在方法1300之前、期間和之後提供其他的步驟，並且對於方法 1300的其他實施例，可以移動、替換或去除所描述的一些步驟。其他的部件可以添加到圖式的積體電路中，並且在其他實施例中，可以替換、修改或刪除下面所敘述的一些部件。
第13圖示出了根據一些實施例，可以在第11圖的步驟1108和步驟1110之間進行的示例操作。結合第13圖和第14A-14E圖，其中第14A-14E圖是描述根據一些實施例，在包括金屬汲極製造和通孔閘極製造的半導體製造的各個階段的示例性區域1400(對應於第12E-12F圖中所示的區域)的放大示意圖。為了便於描述，在一些附圖中，可能會省略其中示出的元件或部件的一些附圖標記，以避免與其他元件或部件產生混淆。
在步驟1302中，示例方法1300包括提供一基底，其具有一金屬閘極、金屬閘極側面上的閘極間隔物、形成在金屬閘極上方的鎢帽蓋、一蝕刻停止層(ESL)和在一源極/汲極區域的層間介電材料。
在步驟1304中，示例方法1300包括在鎢帽蓋的上方形成一第一層間介電(ILD)層。第一層間介電層可以包括或可以是例如氮化矽(SiN)的材料，但是其他合適的材料例如氧化矽(SiO2)、氧化鋁(AlO)、碳氧化矽(SiOC)、碳化矽(SiC)、氮化鋯(ZrN)、氧化鋯(ZrO)、前述的組合也可以使用。第一層間介電(ILD)層可以使用一沉積製程來沉積，例如電漿輔助原子層沉積(PEALD)、熱原子層沉積(熱ALD)、電漿輔助化學氣相沉積(PECVD)、或其他合適的方法。任何合適的沉積製程和製程條件亦可以使用。
在步驟1306中，示例方法1300包括形成一圖案化遮罩(patterned mask)，其暴露出源極/汲極區上方的層間介電層的一部分。圖案化遮罩可以包括光阻層。圖案化遮罩可以通過光阻塗佈(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻、清洗、乾燥(例如，硬烘烤)以及/或前述之組合來形成。在一些其他實施例中，可以在光阻層下方形成各種圖案加強層以加強圖案轉移。圖案加強層可包括三層，包括一底部有機層、一中間無機層和一頂部有機層。圖案加強層還可包括一抗反射塗層(ARC)材料、一聚合物層、源自TEOS(四乙氧基矽烷)的一氧化物、氧化矽或是含矽抗反射塗層(ARC)材料，例如含42%矽的ARC層。在又一些其他實施例中，圖案化遮罩層包括一硬質遮罩層。此硬質遮罩層包括一氧化物材料、氮化矽、氮氧化矽、一非晶碳材料、碳化矽或四乙氧基矽烷(TEOS)。
參考第14A圖的例子，在完成步驟1302、1304和1306之後的一實施例中，區域1400包括具有金屬閘極1202的一基底1402、在金屬閘極1202的側面上的閘極間隔物1204、在金屬閘極1202上方形成的一鎢帽蓋1212、一蝕刻停止層1206、一源極/汲極區域1404上方的層間介電層1208、鎢帽蓋1212上方的第一層間介電層1218以及暴露出源極/汲極區域1404上方的層間介電層1208的一部分的一圖案化遮罩1406。
在步驟1308中，示例方法1300包括去除在源極/汲極區域上方的層間介電層的材料，以形成暴露下面的源極/汲極區的開口。可以通過合適的蝕刻製程，例如濕式蝕刻、乾式蝕刻或前述之組合，去除層間介電層材料的暴露部分。
在步驟1310中，示例方法1300包括可以選擇性的在已經暴露的源極/汲極區域上形成矽化物接觸件(silicide contacts)。可選擇的矽化物接觸件可以包含鈦(例如，矽化鈦(TiSi))以降低接觸件的蕭特基能障高度(Schottky barrier height)。然而，也可以使用其他金屬，例如鎳、鈷、鉺、鉑、鈀、或其類似物。矽化過程可以通過一合適的金屬層的覆蓋沉積來進行，隨後進行一退火步驟而使金屬與下方暴露出的源極/汲極區域的矽進行反應。
參照第14B圖的示例，在完成步驟1308和1310之後的一實施例中，區域1400包括暴露下面的源極/汲極區域1404的開口1408和可選擇性地在已經暴露的源極/汲極區域1404上形成的矽化物接觸件1409。第14B圖示出了源極/汲極區域1404上方的層間介電層1208已被去除，而以形成暴露下面的源極/汲極區域1404的開口(openings)1408。
在步驟1312中，示例方法1300包括在接觸源極/汲極區的開口中填充一導電材料，以形成源極/汲極接觸件。源極/汲極接觸件1216可以包括一層或多個層。例如，在一些實施例中，源極/汲極接觸件包括一襯層和一金屬填充材料(未單獨示出)，可通過例如CVD、ALD、無電鍍沉積(ELD)、PVD、電鍍或其他沉積技術而進行沉積。襯層，例如一擴散阻擋層、一黏著層或其類似物，可以包括鈦、氮化鈦、鉭、氮化鉭、或其類似材料。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、釕、鎳、或其類似物。可以進行例如CMP的一平坦化製程，以去除過多的襯層和導電材料。襯層和導電材料的留下部分則在開口中形成源極/汲極接觸件。
參照第14C圖的示例，在完成步驟1312之後的一實施例中，區域1400包括於開口1408中填充一導電材料，此導電材料接觸源極/汲極區域1404以形成源極/汲極接觸件1216。
在步驟1314中，示例方法1300包括在源極/汲極區域和閘極區域的上方形成一接觸蝕刻停止層(CESL)。此接觸蝕刻停止層(CESL)可以使用一種或多種低溫沉積製程來沉積，例如使用化學氣相沉積、物理氣相沉積或原子層沉積進行沉積。
在步驟1316，示例方法1300包括在接觸蝕刻停止層之上形成一第二層間介電層。第二層間介電層可以由例如氧化物(例如，氧化矽(SiO 2))的介電材料形成，並且可以通過任何可接受的製程(例如，CVD、PEALD、熱原子層沉積、PECVD 等)沉積在 CESL 上。第二層間介電層也可以是由通過任何合適的方法(例如CVD、PECVD、可流動式CVD、或類似方法)沉積的其他合適的絕緣材料(例如PSG、BSG、BPSG、USG、或其類似物)而形成。在形成之後，可以固化第二層間介電層，例如通過一紫外線固化製程(ultraviolet curing process)而進行固化。
參見第14D圖的示例，在一實施例中，完成步驟1314和1316之後，區域1400包括形成在源極/汲極區域和閘極區域上方的接觸蝕刻停止層(CESL)1410和形成在接觸蝕刻停止層1410上方的第二層間介電層1412。
在步驟1318中，示例方法1300包括在接觸蝕刻停止層(CESL)和第二層間介電層中形成接觸件通孔開口(contact via openings)，以用於容置隨後形成的閘極通孔接觸件(gate via contact)和源極/汲極通孔接觸件(source/drain via contacts)。通過使用一種或多種蝕刻製程而形成用於閘極通孔接觸件和源極/汲極通孔接觸件的開口。根據一些實施例，閘極通孔接觸件的開口是穿過第二層間介電層、接觸蝕刻停止層(CESL)和第一層間介電層而形成，且源極/汲極通孔接觸件的開口是穿過第二層間介電層和接觸蝕刻停止層(CESL)而形成。可以使用可接受的光學微影和合適的蝕刻技術的任何組合來形成前述開口，例如乾式蝕刻製程(例如，電漿蝕刻、反應性離子蝕刻(RIE)、物理性蝕刻例如，離子束蝕刻(IBE))、濕式蝕刻製程、類似製程、及前述製程的組合。然而，可以利用任何合適的蝕刻製程來形成接觸件的開口。
在步驟1320中，示例方法1300包括形成閘極通孔接觸件和源極/汲極通孔接觸件。閘極通孔接觸件形成在鎢帽蓋上並電性耦合到鎢帽蓋，源極/汲極通孔接觸件形成在源極/汲極接觸件上並電性耦合到源極/汲極接觸件。可以通過在開口中沉積金屬材料來形成閘極通孔接觸件以及/或源極/汲極通孔接觸件。金屬材料可以通過CVD、ALD、無電鍍沉積(ELD)、PVD、電鍍或其他沉積技術來沉積。閘極通孔接觸件以及/或源極/汲極通孔接觸件可以是或包括鎢、鈷、銅、釕、鋁、金、銀、前述的合金、其類似物、或前述之組合。
參照第14E圖的示例，在完成步驟1318和1320之後的實施例中，區域1400包括閘極通孔接觸件1214和源極/汲極通孔接觸件(未示出)。
在步驟1322中，示例方法1300包括進行進一步的製造操作。半導體裝置可以經過進一步製程，以形成本領域已知的各種部件和區域。例如，後續製程可以在基底上形成各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間介電層)，配置為連接各種部件以形成可能包括一個或多個多閘極裝置的一功能性電路。在進一步的例子中，多層互連部件可以包括垂直互連件例如通孔或接觸件，以及水平互連件例如金屬線。各種互連部件可以採用各種導電材料，包括銅、鎢以及/或矽化物。在一個示例中，使用鑲嵌以及/或雙鑲嵌製程來形成與銅相關的多層互連結構。此外，可以在方法1300之前、期間和之後實施其他的製程步驟，並且根據方法1300的各種實施例，可以替換或去除上述的一些製程步驟。
所描述的系統、方法、技術和產品係可關於形成一改良的通孔閘極(VG)。所描述的系統、方法、技術和產品可用於範圍廣泛的半導體裝置，包括GAA和FinFET。
一種半導體裝置，包括：一基底，具有一金屬閘極、位於金屬閘極側面的閘極間隔物(gate spacers)、一蝕刻停止層和一源極/汲極區域上方的一層間介電層；由鎢材料形成的一鎢(W)帽蓋係沉積在金屬閘極的上方和閘極間隔物之間；以及在鎢(W)帽蓋上方形成的一通孔閘極(VG)。
在半導體裝置的某些實施例中，鎢帽蓋的形成是通過在基底上沉積鎢材料以及去除鎢材料不需要的部分而形成。
在半導體裝置的某些實施例中，鎢帽蓋是通過去除不需要的鎢材料而形成的。
在半導體裝置的某些實施例中，是通過使用氨水的濕式蝕刻操作而去除形成在蝕刻停止層的側壁和閘極間隔物的側壁上的氧化鎢(WOx)，以去除不需要的鎢材料。
在半導體裝置的某些實施例中，在約50℃至約70℃下使用濃度為1:1至約1:50的NH 4OH，通過濕式蝕刻操作而去除氧化鎢(WOx)。
在半導體裝置的某些實施例中，通過使用一臭氧溶液的濕式蝕刻操作從蝕刻停止層的頂部、蝕刻停止層的側壁和閘極間隔物的側壁去除鎢材料，以去除不需要的鎢材料。
在半導體裝置的某些實施例中，前述臭氧溶液包括在室溫下濃度為5ppm至100ppm的DIO 3。
在半導體裝置的某些實施例中，通過使用包括臭氧溶液和鹽酸的一混合物，經由濕式蝕刻操作從蝕刻停止層的頂部、蝕刻停止層的側壁和閘極間隔物的側壁去除鎢材料，以去除不需要的鎢材料。
在半導體裝置的某些實施例中，前述混合物包括在室溫下濃度為5至100ppm的DIO 3和在約25℃至約50℃下濃度為 1:1至約1:50的鹽酸(HCl)。
一種半導體裝置的製造方法，包括：接收一基底，前述基底具有一金屬閘極、在金屬閘極兩側的閘極間隔物、一蝕刻停止層(ESL)以及一層間介電材料在複數個源極/汲極區域的上方；在前述基底上沉積鎢(W)材料；去除不需要的鎢材料以在金屬閘極上形成鎢帽蓋；在多個源極/汲極區域上方的層間介電材料中形成開口(openings)；在接觸前述源極/汲極區域的開口中填充一導電材料，形成源極/汲極接觸件(source/drain contacts)；在前述源極/汲極區域和閘極區域的上方形成一接觸蝕刻停止層(CESL)；在接觸蝕刻停止層之上形成層間介電層；形成接觸件通孔開口於接觸蝕刻停止層(CESL)和層間介電層中；通過一接觸件通孔開口(contact via opening)在鎢帽蓋上形成一通孔閘極(VG)。
在半導體製造方法的某些實施例中，在基底上方沉積鎢(W)材料包括在大約150至大約250mT的壓力下使用物理氣相沉積操作來沉積鎢材料。
在半導體製造方法的某些實施例中，去除不需要的鎢材料包括通過使用氨水的濕式蝕刻操作，去除形成在接觸蝕刻停止層和閘極間隔物的側壁上的氧化鎢(WOx)。
在半導體製造方法的某些實施例中，去除不需要的鎢材料包括通過濕式蝕刻操作，在約50℃至約70℃下使用濃度為1:1至約1:50的NH 4OH以去除氧化鎢(WOx)。
在半導體製造方法的某些實施例中，去除不需要的鎢材料更包括通過使用一臭氧溶液的濕式蝕刻操作，從接觸蝕刻停止層的頂部、接觸蝕刻停止層的側壁以及閘極間隔物的側壁而去除鎢材料。
在半導體製造方法的某些實施例中，去除不需要的鎢材料還包括在室溫下使用濃度為5至100ppm的DIO 3，從接觸蝕刻停止層的一頂部、接觸蝕刻停止層的側壁以及閘極間隔物的側壁而去除鎢材料。
在半導體製造方法的某些實施例中，去除不需要的鎢材料還包括使用包括臭氧溶液和鹽酸的一混合物，經由濕式蝕刻操作從接觸蝕刻停止層的一頂部、接觸蝕刻停止層的側壁以及閘極間隔物的側壁而去除鎢材料。
在半導體製造方法的某些實施例中，前述混合物包括在室溫下濃度為5至100ppm的DIO 3和在約25℃至約50℃下濃度為1:1至約1:50的HCl。
另一種半導體製造方法包括：接收一基底，前述基底具有一金屬閘極、在金屬閘極兩側的閘極間隔物、一蝕刻停止層(ESL)以及一層間介電材料在複數個源極/汲極區域的上方；在前述基底的上方沉積鎢(W)材料；通過濕式蝕刻操作從前述蝕刻停止層(ESL)的一頂部、前述蝕刻停止層的側壁和閘極間隔物的側壁去除不需要的鎢材料以形成鎢帽蓋；在多個源極/汲極區域上方的層間介電材料中形成開口；在接觸源極/汲極區域的開口中填充導電材料，以形成源極/汲極接觸件；在源極/汲極區域和閘極區域的上方形成接觸蝕刻停止層(CESL)；在接觸蝕刻停止層(CESL)之上形成一層間介電層；形成接觸件通孔開口於所述接觸蝕刻停止層(CESL)和所述層間介電層中；通過接觸件通孔開口而在鎢帽蓋上形成一通孔閘極(via gate；VG)。
在半導體製造方法的某些實施例中，去除不需要的鎢材料包括使用包括一臭氧溶液和鹽酸混合於水中的一混合物，以從接觸蝕刻停止層的一頂部、接觸蝕刻停止層的側壁以及閘極間隔物的側壁而去除鎢材料。
在半導體製造方法的某些實施例中，前述混合物包括在室溫下濃度為5至100ppm的DIO 3和在約25℃至約50℃下濃度為 1:1至約1:50的HCl。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100,1100,1300:方法 102,104,106,108,110,112,114,116,118,120,122,1102,1104,1106,1108,1110,1112,1302,1304,1306,1308,1310,1312,1314,1316,1318,1320,1322:步驟 200:半導體裝置(多閘極裝置) 202,1402:基底 204:磊晶堆疊 206,208:磊晶層 210:鰭狀部件(鰭部) 302:淺溝槽隔離部件(STI部件) 304:閘極堆疊 402:間隔物材料層 602:氧化層 702:源極/汲極部件 802:層間介電層 1002:高介電常數之介電材料/金屬閘極堆疊(閘極堆疊) 1006:金屬層 1200,1400:區域 1202:金屬閘極 1204:閘極間隔物 1206:底部導體蝕刻停止層(蝕刻停止層) 1208:層間介電層 1210:鎢材料 1211:厚度 1212:鎢帽蓋 1214:通孔閘極(閘極通孔接觸件) 1216:源極/汲極接觸件 1218:層間介電層(第一層間介電層) 1404:源極/汲極區域 1406:圖案化遮罩 1408:開口 1409:矽化物接觸件 1410:接觸蝕刻停止層 1412:第二層間介電層 X-X’:第一切線 H:高度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是敘述包括製造多閘極裝置的半導體製造的一示例方法的流程圖。 第2A、3A、4A、5A、6A、7A、8A、9A和10A圖是一示例性半導體裝置的等角視圖。 第2B、3B、4B、5B、6B、7B、8B、9B和10B圖是根據一些實施例的示例性製造過程中，沿第一切線X-X’所繪製的一示例性半導體裝置的對應的剖面側視圖。 第11圖是敘述進一步半導體製造的一示例方法的流程圖，此半導體製造包括製作用於之後形成的通孔閘極導體的一金屬帽蓋。 第12A-12F圖是描述根據一些實施例在一金屬閘極上方製作一鎢帽蓋(W cap)的各個階段的放大示意圖。 第13圖是根據一些實施例的一製程流程圖，其示出包括金屬汲極製造和通孔閘極製造的進一步半導體製造的一示例方法。 第14A-14E圖是描述根據一些實施例，在包括金屬汲極製造和通孔閘極製造的半導體製造的各個階段的一示例性區域的放大示意圖。
1200:區域
1202:金屬閘極
1212:鎢帽蓋

Claims (20)

  1. 一種半導體裝置，包括： 一基底，具有一金屬閘極、位於該金屬閘極的側面的閘極間隔物(gate spacers)、一蝕刻停止層以及一源極/汲極區域上方的一層間介電材料； 一鎢(W)帽蓋，由鎢材料形成且沉積在該金屬閘極的上方和該些閘極間隔物之間；以及 在該鎢帽蓋的上方形成的一通孔閘極(via gate；VG)。
  2. 如請求項1所述的半導體裝置，其中該鎢帽蓋是通過在該基底上沉積該鎢材料以及去除該鎢材料不需要的部分而形成。
  3. 如請求項1所述的半導體裝置，其中該鎢帽蓋係通過去除不需要的鎢材料而形成。
  4. 如請求項3所述的半導體裝置，其中係通過使用一氨水的一濕式蝕刻操作而去除形成在該蝕刻停止層的側壁和該些閘極間隔物的側壁上的氧化鎢(WOx)，以去除不需要的鎢材料。
  5. 如請求項4所述的半導體裝置，其中在50℃至70℃下使用一濃度為1:1至1:50的NH 4OH，通過濕式蝕刻操作而去除氧化鎢(WOx)。
  6. 如請求項4所述的半導體裝置，其中通過使用一臭氧溶液的濕式蝕刻操作，從該蝕刻停止層的一頂部、該蝕刻停止層的側壁以及該些閘極間隔物的側壁去除鎢材料，以去除前述不需要的鎢材料。
  7. 如請求項6所述的半導體裝置，其中該臭氧溶液包括在室溫下一濃度為5ppm至100ppm的DIO 3。
  8. 如請求項3所述的半導體裝置，其中通過使用包括一臭氧溶液和鹽酸的一混合物，經由濕式蝕刻操作從該蝕刻停止層的一頂部、該蝕刻停止層的側壁以及該些閘極間隔物的側壁去除鎢材料，以去除前述不需要的鎢材料。
  9. 如請求項8所述的半導體裝置，其中該混合物包括在室溫下一濃度為5至100ppm的臭氧去離子水(DIO 3)以及在約25℃至約50℃下濃度為1:1至約1:50的鹽酸(HCl)。
  10. 一種半導體裝置的製造方法，包括： 接收一基底，該基底具有一金屬閘極、在該金屬閘極兩側的閘極間隔物、一蝕刻停止層(ESL)以及一層間介電材料在複數個源極/汲極區域的上方； 在該基底上沉積鎢(W)材料； 去除不需要的鎢材料以在該金屬閘極上形成一鎢帽蓋(W cap)； 在該些源極/汲極區域上方的該層間介電材料中形成開口； 在接觸該些源極/汲極區域的該些開口中填充一導電材料，以形成源極/汲極接觸件(source/drain contacts)； 在該些源極/汲極區域和閘極區域的上方形成一接觸蝕刻停止層(CESL)； 在該接觸蝕刻停止層的上方形成一層間介電層； 在該接觸蝕刻停止層和該層間介電層中形成多個接觸件通孔開口；以及 通過該些接觸件通孔開口的其中一者而在該鎢帽蓋上形成一通孔閘極(VG)。
  11. 如請求項10所述的半導體裝置的製造方法，其中在該基底上方沉積鎢(W)材料包括在150至250mT的壓力下，使用物理氣相沉積操作沉積前述鎢材料。
  12. 如請求項10所述的半導體裝置的製造方法，其中去除不需要的鎢材料包括通過使用一氨水的濕式蝕刻操作，以去除形成在該接觸蝕刻停止層的側壁和該些閘極間隔物的側壁上的氧化鎢(WOx)。
  13. 如請求項12所述的半導體裝置的製造方法，其中去除不需要的鎢材料包括通過濕式蝕刻操作，在溫度50℃至70℃下使用一濃度為1:1至約1:50的NH 4OH以去除氧化鎢(WOx)。
  14. 如請求項12所述的半導體裝置的製造方法，其中去除不需要的鎢材料更包括通過使用一臭氧溶液的濕式蝕刻操作，從該接觸蝕刻停止層的頂部、該接觸蝕刻停止層的側壁以及該些閘極間隔物的側壁而去除鎢材料。
  15. 如請求項14所述的半導體裝置的製造方法，其中去除不需要的鎢材料還包括在室溫下使用濃度為5至100ppm的臭氧去離子水(DIO 3)，從該接觸蝕刻停止層的一頂部、該接觸蝕刻停止層的側壁以及該些閘極間隔物的側壁而去除鎢材料。
  16. 如請求項12所述的半導體裝置的製造方法，其中去除不需要的鎢材料還包括使用包括一臭氧溶液和鹽酸的一混合物，經由濕式蝕刻操作從該接觸蝕刻停止層的一頂部、該接觸蝕刻停止層的側壁以及該些閘極間隔物的側壁而去除鎢材料。
  17. 如請求項16所述的半導體裝置的製造方法，其中該混合物包括在室溫下濃度為5至100ppm的臭氧去離子水(DIO 3)和在25℃至50℃下濃度為1:1至1:50的鹽酸(HCl)。
  18. 一種半導體裝置的製造方法，包括： 接收一基底，該基底具有一金屬閘極、在該金屬閘極兩側的閘極間隔物、一蝕刻停止層(ESL)以及在複數個源極/汲極區域的上方一層間介電材料； 在該基底的上方沉積鎢(W)材料； 通過濕式蝕刻操作從該蝕刻停止層的一頂部、該蝕刻停止層的側壁和該些閘極間隔物的側壁去除不需要的鎢材料，以形成一鎢帽蓋； 在該些源極/汲極區域上方的層間介電材料中形成開口； 在接觸該些源極/汲極區域的開口中填充導電材料，以形成源極/汲極接觸件； 在該些源極/汲極區域和閘極區域的上方形成一接觸蝕刻停止層(CESL)； 在該接觸蝕刻停止層(CESL)之上形成一層間介電層； 形成接觸件通孔開口於該接觸蝕刻停止層(CESL)和該層間介電層中； 通過該些接觸件通孔開口之一者而在該鎢帽蓋上形成一通孔閘極(via gate；VG)。
  19. 如請求項18所述的半導體裝置的製造方法，其中去除不需要的鎢材料包括使用包括一臭氧溶液和鹽酸混合於水中的一混合物，以從該接觸蝕刻停止層的一頂部、該接觸蝕刻停止層的側壁以及該些閘極間隔物的側壁而去除鎢材料。
  20. 如請求項19所述的半導體裝置的製造方法，其中該混合物包括在室溫下濃度為5至100ppm的臭氧去離子水(DIO 3)和在約25℃至約50℃下濃度為1:1至約1:50的鹽酸(HCl)。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230268223A1 (en) * 2022-02-24 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US20230420543A1 (en) * 2022-06-27 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN120282472A (zh) * 2024-02-26 2025-07-08 台积电(南京)有限公司 具有扩展栅极结构的晶体管及其制造方法

Family Cites Families (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG72905A1 (en) * 1997-12-18 2000-05-23 Central Glass Co Ltd Gas for removing deposit and removal method using same
US6022800A (en) * 1998-04-29 2000-02-08 Worldwide Semiconductor Manufacturing Corporation Method of forming barrier layer for tungsten plugs in interlayer dielectrics
US6503333B2 (en) * 2000-11-30 2003-01-07 Taiwan Semiconductor Manufacturing Company, Ltd Method for cleaning semiconductor wafers with ozone-containing solvent
JP2003266030A (ja) * 2002-03-15 2003-09-24 Seiko Epson Corp 被処理物の洗浄方法および装置並びにデバイスの製造方法およびデバイス
US7244682B2 (en) * 2004-05-06 2007-07-17 Micron Technology, Inc. Methods of removing metal-containing materials
KR101232249B1 (ko) * 2004-08-10 2013-02-12 간또 가가꾸 가부시끼가이샤 반도체 기판 세정액 및 반도체 기판 세정방법
KR100620705B1 (ko) * 2004-12-31 2006-09-13 동부일렉트로닉스 주식회사 유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법
US7629265B2 (en) * 2006-02-13 2009-12-08 Macronix International Co., Ltd. Cleaning method for use in semiconductor device fabrication
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
US7838908B2 (en) * 2009-01-26 2010-11-23 International Business Machines Corporation Semiconductor device having dual metal gates and method of manufacture
US8609484B2 (en) * 2009-11-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high-K metal gate device
US8283259B2 (en) * 2010-08-31 2012-10-09 Micron Technology, Inc. Methods of removing a metal nitride material
KR20140006204A (ko) * 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9653300B2 (en) * 2013-04-16 2017-05-16 United Microelectronics Corp. Structure of metal gate structure and manufacturing method of the same
US20150061042A1 (en) * 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same
US9384984B2 (en) * 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US9263583B2 (en) * 2013-10-14 2016-02-16 Globalfoundries Inc. Integrated finFET-BJT replacement metal gate
US9293551B2 (en) * 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
US9583362B2 (en) * 2014-01-17 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9306023B2 (en) * 2014-02-06 2016-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate stacks and method of manufacturing the same
KR102334815B1 (ko) * 2014-02-19 2021-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 박리 방법
US9305923B1 (en) * 2014-12-02 2016-04-05 International Business Machines Corporation Low resistance replacement metal gate structure
US9431304B2 (en) * 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
US9876114B2 (en) * 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
TWI650833B (zh) * 2015-04-01 2019-02-11 聯華電子股份有限公司 具有金屬閘極之半導體元件及其製作方法
US9722038B2 (en) * 2015-09-11 2017-08-01 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
US9484255B1 (en) * 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts
KR102474431B1 (ko) * 2015-12-08 2022-12-06 삼성전자주식회사 반도체 소자의 제조방법
US10134872B2 (en) * 2015-12-28 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9779997B2 (en) * 2015-12-31 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR102472133B1 (ko) * 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
CN108630751B (zh) * 2017-03-21 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10002791B1 (en) 2017-04-06 2018-06-19 International Business Machines Corporation Multi-layer work function metal gates with similar gate thickness to achieve multi-Vt for vFETS
US20180331045A1 (en) * 2017-05-09 2018-11-15 Semiconductor Components Industries, Llc Variable resistance vias and related methods
US10083863B1 (en) * 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US10861745B2 (en) * 2017-11-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
TW202011547A (zh) * 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10504789B1 (en) * 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
US10658237B2 (en) * 2018-07-31 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices
US10868184B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US11031500B2 (en) 2018-07-31 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate resistance improvement and method thereof
US10693004B2 (en) * 2018-08-14 2020-06-23 Taiwan Semiconductor Manufactruing Co., Ltd. Via structure with low resistivity and method for forming the same
US10707131B2 (en) * 2018-08-14 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10930556B2 (en) * 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US10950732B2 (en) * 2018-09-21 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US11011636B2 (en) * 2018-09-27 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US11282938B2 (en) * 2018-09-28 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Capping layers in metal gates of transistors
US11380682B2 (en) * 2018-10-23 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with FinFET gate structures
US10825721B2 (en) * 2018-10-23 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Insulating cap on contact structure and method for forming the same
US10770563B2 (en) * 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
US10950729B2 (en) * 2018-10-26 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure with insulating cap
US11637186B2 (en) * 2018-11-20 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor having gate contact and source/drain contact separated by a gap
US10833122B2 (en) * 2019-01-07 2020-11-10 International Business Machines Corporation Bottom electrode and dielectric structure for MRAM applications
US11424160B2 (en) * 2019-02-13 2022-08-23 Intel Corporation Self-aligned local interconnects
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11043594B2 (en) * 2019-03-26 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low parasitic resistance contact structure
EP3739637A1 (de) * 2019-05-15 2020-11-18 Meyer Burger (Germany) GmbH Verfahren zur herstellung texturierter solarwafer
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10818768B1 (en) * 2019-05-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming metal cap layers to improve performance of semiconductor structure
KR102827209B1 (ko) * 2019-07-29 2025-07-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US11094788B2 (en) * 2019-08-21 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11239114B2 (en) * 2019-09-16 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced contact resistance and methods of forming the same
US11282920B2 (en) * 2019-09-16 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air gap on gate structure and method for forming the same
KR102774963B1 (ko) * 2020-01-07 2025-02-27 삼성전자주식회사 반도체 장치
US11177180B2 (en) * 2020-02-11 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Profile control of a gap fill structure
US11201085B2 (en) * 2020-02-25 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having air gap and method for forming the same
US11152477B2 (en) 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
KR102802195B1 (ko) * 2020-03-27 2025-04-30 삼성전자주식회사 집적회로 소자
US11538926B2 (en) * 2020-04-01 2022-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
US11742404B2 (en) * 2020-04-29 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11295989B2 (en) * 2020-05-26 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11450751B2 (en) * 2020-06-18 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with backside via rail
US11705491B2 (en) * 2020-09-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of gate contact opening
US11728212B2 (en) * 2020-09-29 2023-08-15 Taiwan Semicondcutor Manufacturing Company, Ltd. Integrated circuit structure and manufacturing method thereof
US11942371B2 (en) * 2020-09-29 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of via opening
US11749732B2 (en) * 2020-09-29 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Etch profile control of via opening
US11581218B2 (en) * 2020-09-29 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of gate contact opening
US11967526B2 (en) * 2020-09-29 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and manufacturing method thereof
US11588030B2 (en) * 2020-09-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and manufacturing method thereof
US11594610B2 (en) * 2020-10-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11640936B2 (en) * 2021-01-08 2023-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of fabrication thereof
WO2022172862A1 (ja) * 2021-02-12 2022-08-18 三菱瓦斯化学株式会社 半導体基板洗浄用組成物、並びに半導体基板の洗浄方法および製造方法
US12453086B2 (en) * 2021-02-26 2025-10-21 Applied Materials, Inc. Low resistivity metal contact stack
KR102791057B1 (ko) * 2021-03-18 2025-04-02 삼성전자주식회사 반도체 장치
JPWO2022202646A1 (zh) * 2021-03-23 2022-09-29
US12183633B2 (en) * 2021-04-23 2024-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric cap structure in semiconductor devices and methods of manufacturing the same
US11996321B2 (en) * 2021-06-17 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
US12349383B2 (en) * 2021-06-17 2025-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures in semiconductor devices
US12402386B2 (en) * 2021-06-18 2025-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structure and process
US12414329B2 (en) * 2021-07-09 2025-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Forming low-resistance capping layer over metal gate electrode
US12363933B2 (en) * 2021-07-09 2025-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric structures in semiconductor devices
US12252783B2 (en) * 2021-08-06 2025-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical vapor deposition for uniform tungsten growth
US20230180451A1 (en) * 2021-12-03 2023-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Structure With Source/Drain Contact Plugs And Method For Forming The Same
US12154784B2 (en) * 2021-12-07 2024-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US20230223253A1 (en) * 2022-01-13 2023-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US12218213B2 (en) * 2022-02-22 2025-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US12431356B2 (en) * 2022-03-03 2025-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure and method of forming the same
US20230395669A1 (en) * 2022-06-04 2023-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices With Reduced Leakage Current And Methods Of Forming The Same
US20230420543A1 (en) * 2022-06-27 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20240014292A1 (en) * 2022-07-08 2024-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-top dielectric structure for self-aligned contact

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