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TWI721575B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

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TWI721575B
TWI721575B TW108135061A TW108135061A TWI721575B TW I721575 B TWI721575 B TW I721575B TW 108135061 A TW108135061 A TW 108135061A TW 108135061 A TW108135061 A TW 108135061A TW I721575 B TWI721575 B TW I721575B
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TW108135061A
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江國誠
朱熙甯
蔡慶威
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種半導體裝置及其形成方法。上述半導體裝置包括第一電晶體，形成在半導體裝置的第一區。第一電晶體包括第一通道結構，在第一電晶體的源極端與汲極端之間延伸。第一電晶體包括第二通道結構，在半導體裝置的基板上方的垂直方向，第二通道結構堆疊在第一通道結構上。第一電晶體還包括第一閘極結構，第一閘極結構繞著第一通道結構與第二通道結構以及位於第一通道結構與第二通道結構之間的第一金屬蓋。第一金屬蓋的功函數異於第一閘極結構的其他部分的功函數。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體技術，特別是關於半導體裝置及其形成方法。
關於可支持愈來愈複雜且精密的更大量功能的更小且更快的電子裝置，電子工業對其的需求已歷經高度成長。因此，在半導體工業中，一直以來的趨勢是製造低成本、高功能且低耗能的積體電路(integrated circuits；ICs)。到目前為止，藉由縮小半導體積體電路的尺寸(例如：最小特徵部件尺寸)而已經達成這些目標的大部分，並藉此改善製造效率及降低相關成本。然而，這樣的縮減亦引發半導體製造流程的複雜度的增加。因此，在半導體積體電路方面的持續進步的實現，需要在半導體製造流程與技術上的對應的進步。
近來，為了藉由增加閘極通道耦合(gate channel coupling)、減少關閉狀態電流(OFF-state current)及減少短通道效應(short-channel effects；SCEs)來改善對閘極的控制，已努力引入多閘極電晶體(multi-gate transistors)。這樣的多閘極電晶體的一種為全環繞式閘極(gate-all around；GAA)電晶體。在一些例子中，全環繞式閘極電晶體的閘極結構繞著一通道區，以提供在通道區的多側接續。全環繞式閘極電晶體與互補式金屬─氧化物─半導體(complementary metal-oxide-semiconductor；CMOS)的製程相容，且其結構容許積極地縮小尺寸而同時維持閘極的控制性並減輕短通道效應。
一實施例是關於一種半導體裝置，包括：一第一電晶體，形成在上述半導體裝置的一第一區，上述第一電晶體包括一第一通道結構、一第二通道結構與一第一閘極結構；其中：上述第一通道結構在上述第一電晶體的源極端與汲極端之間延伸；在上述半導體裝置的一基板上方的一垂直方向，上述第二通道結構堆疊在上述第一通道結構上；以及上述第一閘極結構繞著上述第一通道結構與上述第二通道結構以及位於上述第一通道結構與上述第二通道結構之間的一第一金屬蓋，上述第一金屬蓋的功函數異於上述第一閘極結構的其他部分的功函數。
另一實施例是關於一種半導體裝置的形成方法，包括：形成複數個通道結構的一第一堆疊，其在上述半導體裝置的第一區的一第一電晶體的源極端與汲極端之間延伸，上述通道結構的第一堆疊包括一第一通道結構與一第二通道結構；以及形成一第一閘極結構，其繞著上述通道結構的第一堆疊以及位於上述第一通道結構與上述第二通道結構之間的一第一金屬蓋，上述第一金屬蓋的功函數異於上述第一閘極結構的其他部分的功函數。
又另一實施例是關於一種半導體裝置，包括：一電晶體，形成在上述半導體裝置的一基底上，上述電晶體包括多個通道結構與一閘極結構，其中：上述多個通道結構在上述基底上方的一垂直方向堆疊，上述多個通道結構在上述電晶體的源極端與汲極端之間延伸；以及上述閘極結構以在上述多個通道結構的相鄰對之間的複數個金屬蓋而繞著上述多個通道結構，上述金屬蓋的功函數異於上述閘極結構的其他部分。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實現本發明實施例的不同特徵部件。以下的揭露內容敘述各個特徵部件及其排列方式的特定實施例或範例，以簡化本發明實施例的說明。當然，這些特定的範例並非用以限定。例如，元件的尺寸並非受限於所揭露的範圍或值，但可能依存於製程條件及/或裝置所需求的性質。此外，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包括上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包括了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。為了簡潔，可能以任意的比例繪示各種特徵部件。此外，本發明實施例可能會在各種實施例重複使用相同的元件符號。這樣的重複是為了敘述上的簡化與明確，而非意指所討論的不同實施例及/或結構之間的關係。
此外，其與空間相關用詞。例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，係為了便於描述圖示中一個元件或特徵部件與另一個(些)元件或特徵部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
本發明實施例的態樣提供一種半導體裝置，其包括：一第一電晶體。上述第一電晶體包括多個通道結構與一閘極結構，上述閘極結構繞著每個多個通道結構。上述閘極結構包括一第一金屬構件與一第二金屬構件，其中上述第一金屬構件提供一適當的功函數，以決定上述第一電晶體的一臨界電壓(threshold voltage)；上述第二金屬構件是用來在相鄰的通道結構之間形成一金屬蓋。形成上述金屬蓋，以促進以上述第一金屬構件來形成上述閘極結構。在一些實施例中，在為了上述第一電晶體與一第二電晶體各自形成其閘極結構的製程的過程中，上述金屬蓋可促進其他金屬構件的移除，此其他金屬構件是用來為上述第二電晶體形成其閘極結構。上述第一電晶體與上述第二電晶體具有不同的臨界電壓，且被形成為具有提供不同的功函數的不同的金屬構件。在一些實施例中，上述金屬蓋的功函數異於上述第一金屬構件的功函數。
根據本發明實施例，將上述第一電晶體與上述第二電晶體形成為具有一半導體材料，上述半導體材料在其各自的源極區與汲極區之間的一通道區。例如，在來自上述第一電晶體(或上述第二電晶體)的一閘極端(gate terminal)的控制之下，上述半導體材料在上述源極區與汲極區之間形成一通道。上述半導體材料的特徵在於一價帶與一傳導帶，以及在上述價帶與上述傳導帶之間的一能帶間隙。當一金屬具有近似於上述價帶或上述傳導帶的功函數，則將此金屬稱為帶邊緣功函數金屬(band-edge work function metal)。當一金屬具有近似於上述能帶間隙的中點的功函數，則將此金屬稱為中間間隙功函數金屬(mid-gap work function metal)。在一些實施例中，以一中間間隙功函數金屬來形成上述金屬蓋，以一帶邊緣功函數金屬來形成上述第一金屬構件。
第1圖顯示一流程圖，概略說明關於本發明實施例的一實施態樣的一製程100。製程100是用來在一半導體裝置200製造一多閘極電晶體。在此所使用，一半導體裝置是指例如一或多個電晶體、積體電路、一半導體晶片(例如：在一半導體晶粒上的記憶體晶片、邏輯晶片)、半導體晶片的堆疊物、一半導體封裝體、一半導體晶圓、其類似物。「多閘極電晶體」的用詞是指一電晶體例如一場效電晶體(field effect transistor；FET)，其具有置於此電晶體的一通道結構的多邊上的一或多個閘極材料。在一些例子中，當一或多個閘極材料置於此多閘極電晶體的一通道結構的至少四邊上，則上述多閘極電晶體是指一全環繞式閘極(gate-all around；GAA)電晶體。在一些例子中，上述通道結構是指其所使用的一「奈米線」、一「奈米片」、其類似物等，其包括各種形狀(例如：圓柱形、棒狀)與各種尺寸的通道結構。
第2~13、14A、15A、16A、17A與18~21B圖是關於在本發明實施例的一些實施態樣的製程100的各種階段的一半導體裝置200的一部分的一系列的等角視圖。第14B、14C、15B、15C、16B、16C、17B、17C與21C~21E圖是一系列的剖面圖，分別對應於本發明實施例相關的一些實施態樣的半導體裝置200之上列的等角視圖。
在一些實施例中，在製造晶圓以在半導體裝置200上形成全環繞式閘極電晶體的過程中，使用製程100。要注意的是，製程100可以從一互補式金屬─氧化物─半導體技術的製程流程變更而成，因此製程100的一些步驟是用於一互補式金屬─氧化物─半導體技術的製程流程而在此僅作簡短敘述。也要注意的是，製程100可以與其他製程流程結合，以在半導體裝置200上製造其他適當的半導體構件(未繪示)，例如其他形式的電晶體、雙極性接面電晶體(bipolar junction transistors)、電阻器、電容器、電感器、二極體、熔斷器(fuses)、靜態隨機存取記憶體(static random access memory；SRAM)、其類似構件等等。在一例子中，將上述全環繞式閘極電晶體與其他半導體構件整合而成為積體電路。另外，要注意的是，製程100的步驟─包括參照第2~21圖所作的任何敘述，均僅為範例而均無將其範圍限制在後文所列申請專利範圍所載特定內容的範圍內之企圖。
根據本發明實施例，以製程100，在半導體裝置200的一第一區201形成一第一多閘極電晶體201A(或第一電晶體201A)，且在半導體裝置200的一第二區203形成一第二多閘極電晶體203A(或第二電晶體203A)。第一電晶體201A具有一第一臨界電壓Vt1 ，而第二電晶體203A具有一第二臨界電壓Vt2 。要注意的是，可以在不脫離本發明實施例的精神及範圍下，根據本發明實施例來適當變更各種製造方法，以製造具有與第一電晶體201A及/或第二電晶體203A類似的電晶體結構的半導體裝置。
請參考第1與2圖，製程100始於步驟S101而進行至步驟S102。在步驟S102，在半導體裝置200的一基底202的上方，形成一磊晶堆疊結構210。磊晶堆疊結構210包括第一成分的複數個第一磊晶層214與第二成分的複數個第二磊晶層216，第二磊晶層216介於第一磊晶層214間。在一實施例中，上述第一成分與上述第二成分互異。例如，以矽鍺(silicon germanium；SiGe)形成第一磊晶層214，而以矽 (silicon；Si)形成第二磊晶層216。
基底202可以是任何適當的基底，且可與各種特徵部件一起加工。在一實施例中，基底202是一半導體基底，例如一矽基底。在其他實施例中，基底202包括多樣的多層，包括形成在一半導體基底上的複數個導體或絕緣層。在一實施例中，依設計需求，基底202包括各種摻雜配置。例如，將各種摻雜輪廓(例如：n型井、p型井)形成在基底202且在用於例如一n型場效電晶體(n-type FET；NFET)、一p型場效電晶體(p-type FET；PFET)、類似裝置等的不同的電晶體型式所設計的區域。可使用例如摻雜物的離子佈植及/或擴散製程等的任何適當的製程，來形成上述摻雜輪廓。在一例子中，基底202具有複數個例如淺溝槽隔離(shallow trench isolations；STIs)等的隔離物，其置於提供不同的電晶體型式的上述個別的區域之間。在一實施例中，以任何適當的半導體材料來形成基底202，例如碳化矽(SiC)、矽鍺、鑽石、一化合物半導體、一合金半導體、其類似材料等。在另一實施例中，基底202包括形成於絕緣物上的一磊晶層。
要注意的是，在第2圖繪示了七(7)層的第一磊晶層214與六(6)層的第二磊晶層216，這是為了敘述上的目的而無限制於此的意圖。可以在磊晶堆疊結構210形成任何適當數量的磊晶層，磊晶層的數量依存於用於個別電晶體的通道結構所要求的數量。在一些實施例中，第二磊晶層216的數量是例如在2與10之間，以形成2至10個通道結構的一堆疊結構。
在一些實施例中，每個第一磊晶層214的厚度範圍是約2奈米(nm)至約10 nm。在一些例子中，每個第一磊晶層214的厚度範圍是約4 nm至約10 nm。在一例子中，每個第一磊晶層214具有相對均勻的厚度。複數個第一磊晶層214可具有相同厚度或不同厚度。在一些實施例中，每個第二磊晶層216的厚度範圍是約5 nm至約12 nm。在一例子中，每個第二磊晶層216在厚度方面為實質上均勻。複數個第二磊晶層216可具有相同厚度或不同厚度。在一些實施例中，第二磊晶層216比第一磊晶層214還厚。如後文更詳細的敘述，在一例子中，一電晶體的複數個通道結構是分別使用第二磊晶層216而形成。在一例子中，是基於例如製造上的考量、電晶體效能上的考量、類似考量等等，來選擇第二磊晶層216的厚度。在一例子中，第一磊晶層214的厚度是用來制定相鄰通道結構之間的空間，而且基於例如製造上的考量、電晶體效能上的考量、類似考量等等，來選擇第一磊晶層214的各自的厚度。
作為例子，可藉由施行分子束磊晶(molecular beam epitaxy；MBE)製程、一金屬有機化學氣相沉積(metalorganic chemical vapor deposition；MOCVD)製程及/或其他適當的磊晶成長製程，來形成磊晶堆疊結構210。在一些實施例中，例如第二磊晶層216等的磊晶成長層，是包括與基底202相同的材料。在一些實施例中，第一磊晶層214與第二磊晶層216包括異於基底202的材料。如上所述，在一些例子中，第一磊晶層214包括一磊晶成長的矽鍺層，而第二磊晶層216包括磊晶成長的矽層。抑或是在一些實施例中，第一磊晶層214與第二磊晶層216都包括其他材料，例如鍺、一化合物半導體(例如SiC、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、一合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs, GanP及/或GaInAsP)或上述之組合。如上所述，第一磊晶層214與第二磊晶層216的材料，可基於提供不同的蝕刻選擇比的性質而選擇。在各種實施例中，第一磊晶層214與第二磊晶層216是實質上不含摻雜物(例如：具有低於約1×1017 cm-3 的外部摻雜物濃度)，例如在磊晶成長製程的過程中未刻意進行摻雜。
亦如第2圖的例子所示，在磊晶堆疊結構210的上方形成一硬遮罩(hardmask；HM)層220。在一些實施例中，硬遮罩層220包括氧化物層222(例如：SiO2 的一墊氧化物層)與氮化物層224(例如：Si3 N4 的一墊氮化物層)，氮化物層224形成在氧化物層222的上方。在一些例子中，氧化物層222包括加熱成長的氧化物、以化學氣相沉積(chemical vapor deposition；CVD)所沉積的氧化物及/或以原子層沉積(atomic layer deposition；ALD)所沉積的氧化物。在一些實施例中，氮化物層224包括藉由化學氣相沉積或其他適當的技術所沉積的氮化物層。硬遮罩層220是用來保護基底202及/或磊晶堆疊結構210的一部分，及/或用來定義如後文敘述的圖形(例如：複數個鰭狀物元件)。
請參考第1與3圖，藉由形成複數個鰭狀物元件310(稱為「鰭狀物」)，上述鰭狀物310延伸自基底202(如圖所示，在第一區201與第二區203)，製程100進行至步驟S104。在各種實施例中，每個鰭狀物310包括一部分是從基底202形成、磊晶堆疊結構210的一部分以及硬遮罩層220的一部分。磊晶堆疊結構210的上述部分包括第一磊晶層214的部分及第二磊晶層216的部分。
在一些實施例中，使用包括光學微影製程與蝕刻製程的適當製程，來製造鰭狀物310。在一光學微影製程的過程中，在一例子中，在半導體裝置200的表面的上方，例如在第2圖的硬遮罩層220的上方，形成(例如：旋塗)一光阻層。然後，根據具有複數個圖形的光罩將上述光阻層曝光、顯影而在上述光阻層形成複數個圖形。可將帶有圖形的上述光阻層用來作為一遮罩元件，以將其他層圖形化。在一些實施例中，將上述光阻層圖形化以形成上述遮罩元件，是使用一電子束(electron beam；e-beam)微影製程來施行。然後，使用上述遮罩元件來保護基底202的區域及形成於其上的各層，此時一蝕刻製程在未受保護的區域形成複數個溝槽314，溝槽314穿過硬遮罩層220、穿過磊晶堆疊結構210並進入基底202，藉此留下鰭狀物310。在一些例子中，是使用一乾蝕刻(例如:反應性離子蝕刻)、一溼蝕刻及/或上述之組合來形成溝槽314。
可使用數種其他實施例的方法，以在基底上形成複數個鰭狀物。在一例子中，形成複數個鰭狀物的方法可包括：定義一鰭狀物區域(例如：藉由遮罩或複數個隔離區)以及以鰭狀物310的形式磊晶成長磊晶堆疊結構210。在一些實施例中，形成鰭狀物310包括一裁減製程以減少鰭狀物310的寬度。上述裁減製程包括溼蝕刻及/或乾蝕刻製程。
請參考第1與4圖，藉由在複數個鰭狀物310(例如，如在第一區201與第二區203所示)的之間形成複數個例如淺溝槽隔離等的隔離物，製程100進行至步驟S106。在一些實施例中，作為例子，先在基底202的上方沉積介電材料的一介電層，以此介電材料填入溝槽314。在一些實施例中，上述介電材料可包括二氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、摻氟的矽玻璃(fluorinated silicate glass；FSG)、一低介電常數(低k值介電質)材料、上述之組合及/或其他適當材料。在各種例子中，可藉由化學氣相沉積製程、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition；SACVD)製程、可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)製程、原子層沉積製程、物理氣相沉積(physical vapor deposition；PVD)製程及/或其他適當的製程，來沉積上述介電材料。在一些實施例中，在沉積上述介電材料之後，對基底202(半導體基底)進行退火，以改善上述介電材料的品質。在一些實施例中，上述介電材料(以及後續形成的淺溝槽隔離)包括一多層結構，例如具有一或多個襯墊層。
在形成上述淺溝槽隔離的一例子中，在沉積上述介電材料之後，例如藉由一化學機械研磨(chemical mechanical polishing；CMP)製程，將上述介電材料薄化並平坦化。上述化學機械研磨製程將上述介電材料的頂表面平坦化。在一些實施例中，上述化學機械研磨製程亦從每個鰭狀物310移除硬遮罩層220。在一些實施例中，是藉由使用一適當的蝕刻製程(例如：一乾蝕刻製程或一溼蝕刻製程)來施行硬遮罩層220的移除。
製程100更包括使介於複數個鰭狀物310之間的上述淺溝槽隔離凹下，以提供延伸而高於凹下的淺溝槽隔離410(例如，如在第一區201與第二區203所示)。在一些實施例中，上述凹下製程包括一乾蝕刻製程、一溼蝕刻製程及/或上述之組合。在一些實施例中，控制凹下深度(例如：藉由控制蝕刻時間)，結果得到鰭狀物310的暴露的上部的一所欲的高度，將鰭狀物310的暴露的上部稱為上部鰭狀物310A。在一些實施例中，上述高度將磊晶堆疊結構210的每個第一磊晶層214及每個第二磊晶層216暴露出來。
請參考第1與5圖，藉由在複數個上部鰭狀物310A (例如，如在第一區201與第二區203所示)的上方形成一虛置(dummy)閘極結構520，製程100進行至步驟S108。在一些實施例中，虛置閘極結構520會在製程100的後續的製程步驟被一最終閘極結構取代。在一些實施例中，虛置閘極結構520是形成在基底202的上方且至少部分地置於上部鰭狀物310A的上方。上部鰭狀物310A之在虛置閘極結構520之下的部分，稱為通道區。
在一些實施例中，虛置閘極結構520包括一虛置介電層510、一電極層514、一硬遮罩層530及一光阻層540。在一些實施例中，虛置閘極結構520是藉由各種製程步驟而形成，例如層的沉積、圖形化、蝕刻以及其他適當的製程步驟。例示的層的沉積製程包括化學氣相沉積(包括低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)與電漿輔助化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)二者)、物理氣相沉積、原子層沉積、加熱氧化、電子束蒸鍍、其他適當的沉積技術或上述之組合。例如在形成虛置閘極結構520的過程中，上述圖形化製程包括一微影製程(例如：光學微影或電子束微影)(其可更包括光阻塗布(例如：旋轉塗布)、軟烤(soft baking)、對準遮罩(mask aligning)、曝光、曝後烘烤、光阻顯影、清洗、乾燥(例如：離心法脫水(spin drying)及/或硬烤(hard baking)))、其他適當的微影技術及/或上述之組合。在一些實施例中，上述蝕刻製程可包括乾蝕刻(例如：反應性離子蝕刻)、溼蝕刻及/或其他蝕刻方法。
在本發明實施例中，虛置介電層510是形成在上部鰭狀物310A的上方。在一些實施例中，虛置介電層510包括二氧化矽、氮化矽、一高介電常數(高k值)介電材料及/或其他適當的材料。在一些實施例中，虛置介電層510包括多層。在各種例子中，可以藉由化學氣相沉積製程、次大氣壓化學氣相沉積製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程及/或其他適當的製程，來沉積虛置介電層510。作為例子，是將虛置介電層510用來避免後續加工對上部鰭狀物310A造成傷害。
在一些實施例中，虛置介電層510並未包括於虛置閘極結構520，而是例如在沉積電極層514之前被移除。在一些實施例中，在虛置閘極結構520中包括一額外的介電層。在一些例子中，上述額外的介電層包括氮化矽、一高介電常數介電材料或其他適當的材料。在一些實施例中，電極層514包括多結晶矽(多晶矽)。在一些實施例中，硬遮罩層530包括氧化物層，例如二氧化矽的墊氧化物層。在一些實施例中，硬遮罩層530包括氮化物層，例如包括Si3 N4 、氮氧化矽及/或碳化矽的墊氮化物層。在一些實施例中，硬遮罩層530包括多層(例如：如前所述的一個氧化物層與一個氮化物層)。
請參考第1與6圖，藉由在基底202 (例如，如在第一區201與第二區203所示)的上方形成一間隔物層610，製程100進行至步驟S110。在一些實施例中，間隔物層610是形成在基底202的上方的一共形的(conformal)介電層。間隔物層610在虛置閘極結構520的複數個側壁上形成複數個間隔物元件。
在一些實施例中，間隔物層610包括一介電材料，例如為氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、氮碳氧化矽(silicon oxycarbonitride；SiOCN)及/或上述之組合。在一些例子中，間隔物層610包括多層，例如主間隔物壁、襯墊層及類似結構。作為一例子，藉由化學氣相沉積製程、次大氣壓化學氣相沉積製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適當的製程，在虛置閘極結構520的上方沉積一介電材料，來形成間隔物層610。在一些實施例中，在上述沉積之後，進行上述介電材料的回蝕(例如：非等向性的回蝕)。
請參考第1與7圖，藉由使用一蝕刻製程 (例如，如在第一區201與第二區203所示)來移除部分的上部鰭狀物310A(其相鄰於虛置閘極結構520之下的通道區的部分)，製程100進行至步驟S112。在一些實施例中，從未被虛置閘極結構520覆蓋的基底202的暴露的區域移除間隔物層610與虛置介電層510。如第7圖所示，在虛置閘極結構520的複數個側壁上，留下了間隔物層610一部分，其顯示為複數個間隔物元件610A。在一些實施例中，第一磊晶層214包括第一部分214A與第二部分214B這二個部分，第一部分214A在間隔物元件610A之下且未被虛置閘極結構520覆蓋，第二部分214B則被虛置閘極結構520覆蓋。上述蝕刻製程可包括乾蝕刻(例如：反應性離子蝕刻)、溼蝕刻及/或上述之組合。
請參考第1與8圖，藉由移除第一磊晶層214 的第一部分214A 而在第二磊晶層216之間形成複數個第一間隙810 (例如，如在第一區201與第二區203所示)，製程100進行至步驟S114。可藉由施行例如溼蝕刻、乾蝕刻及/或上述之組合等的一適當的蝕刻製程，來移除第一磊晶層214的第一部分214A。選擇此蝕刻製程，以選擇性地蝕刻第一磊晶層214而不會實質上蝕刻第二磊晶層216。在一些例子中，保留在上述通道區之第一磊晶層214的第二部分214B。
第8圖繪示複數個第一間隙810取代了第一磊晶層214的被移除的第一部分214A。第一間隙810是被周遭環境(例如：空氣、N2 )填充。在一些實施例中，是藉由一選擇性的溼蝕刻製程來移除第一磊晶層214的第一部分214A。在一些實施例中，上述選擇性的溼蝕刻製程包括一APM蝕刻(例如：氫氧化銨、過氧化氫、水的混合物)。在一些實施例中，上述選擇性的移除包括施行SiGe的氧化，接著移除SiGeOx 。例如，藉由O3 清潔來提供上述氧化，然後藉由例如NH4 OH等的蝕刻劑來移除SiGeOx 。在一實施例中，第一磊晶層214為矽鍺而第二磊晶層216為矽，而得以進行第一磊晶層214的第一部分214A的選擇性移除。
請參考第1與9圖，藉由在基底202 (例如，如在第一區201與第二區203所示)的上方形成一內部間隔物層910，製程100進行至步驟S116。在一例子中，內部間隔物層910是形成在基底202的上方的一共形的介電層。在一些實施例中，內部間隔物層910繞著間隔物元件610A並填入第一間隙810。
在一些例子中，內部間隔物層910包括一介電材料，例如為氧化矽、氮化矽及/或上述之組合。在一些實施例中，內部間隔物層910包括多層。在一些實施例中，將內部間隔物層910形成為在許多方面類似於前述對第6圖所作敘述中的間隔物層610。
請參考第1與10圖，藉由移除內部間隔物層910(例如，如在第一區201與第二區203所示)之暴露在間隔物元件610A之外的部分，製程100進行至步驟S118。從虛置閘極結構520的一頂表面及側壁以及從基底202及淺溝槽隔離410移除內部間隔物層910，但是內部間隔物層910之在間隔物元件610A的部分則保留在第二磊晶層216之間，顯示為複數個保留的內部間隔物1014。在一些例子中，內部間隔物1014填充第一間隙810。在一些實施例中，藉由一乾蝕刻製程、一溼蝕刻製程及/或上述之組合來移除內部間隔物層910。在一些實施例中，在後續的加工期間，內部間隔物1014是作為一蝕刻停止層。
請參考第1與11圖，藉由形成複數個源極/汲極特徵部件1110，例如，如在第一區201與第二區203所示的源極/汲極特徵部件1110，製程100進行至步驟S120。在一些實施例中，將源極/汲極特徵部件1110配置來對第一電晶體201A與第二電晶體203A形成對應的源極/汲極端。在一些實施例中，藉由施行一磊晶成長製程而形成源極/汲極特徵部件1110，此磊晶成長製程提供一磊晶材料，此磊晶材料延伸自基底202並覆蓋在虛置閘極結構520之下的上部鰭狀物310A。在一些實施例中，藉由磊晶成長一半導體材料而形成源極/汲極特徵部件1110。
在各種實施例中，上述磊晶成長的半導體材料可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適當的材料。在一些實施例中，上述磊晶成長的半導體材料是在一磊晶製程的過程中被就地摻雜(in-situ doped)。例如，以硼就地摻雜上述磊晶成長的半導體材料。在一些實施例中，以碳摻雜上述磊晶成長的半導體材料來形成複數個Si:C的源極/汲極特徵部件、以磷摻雜上述磊晶成長的半導體材料來形成複數個Si:P的源極/汲極特徵部件或是以碳與磷的二者摻雜上述磊晶成長的半導體材料來形成複數個SiCP的源極/汲極特徵部件。在一些實施例中，第二磊晶層216為矽而上述磊晶成長的半導體材料亦是矽。在一些實施例中，第二磊晶層216與上述磊晶成長的半導體材料包括一類似的材料但被各別摻雜。在其他實施例中，第二磊晶層216包括一第一半導體材料，上述磊晶成長的半導體材料包括異於上述第一半導體材料的一第二半導體材料。在一些實施例中，上述磊晶成長的半導體材料並未被就地摻雜，並例如施行一佈植製程以對上述磊晶成長的半導體材料作摻雜。
請參考第1與12圖，藉由在包括第一區201與第二區203的基底202的上方形成一層間介電(inter-layer dielectric；ILD)層1210，製程100進行至步驟S122。在一些實施例中，層間介電層1210包括例如四乙氧基矽烷(Tetra Ethyl Ortho Silicate；TEOS)氧化物、非摻雜的矽玻璃(undoped silicate glass；USG)或是摻雜的氧化矽例如硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、熔融矽玻璃(fused silica glass；FSG)、磷矽玻璃(Phospho-Silicate Glass；PSG)、硼矽玻璃(Boro-Silicate Glass；BSG)及/或其他適當的介電材料材料。可藉由一電漿輔助化學氣相沉積製程或其他適當的沉積技術來沉積層間介電層1210。在一些實施例中，在形成層間介電層1210之後，使半導體裝置200歷經一高熱預算製程(high thermal budget process)，對層間介電層1210進行退火。
請參考第1與13圖，藉由移除虛置閘極結構520而暴露在上部鰭狀物310A，製程100進行至步驟S124。在一些例子中，在沉積層間介電層1210之後，施行一平坦化製程以暴露出虛置閘極結構520的一頂表面。例如，上述平坦化製程包括一化學機械研磨製程，其移除在虛置閘極結構520上的層間介電層1210並將半導體裝置200的一頂表面平坦化。此外，上述化學機械研磨製程移除虛置閘極結構520上的硬遮罩層530，以暴露出電極層514。其後，在一些實施例中，從基底202移除其餘的虛置閘極結構520。在一些實施例中，移除電極層514而未移除虛置介電層510。虛置閘極結構520的結果，得到示於第13圖的一閘極溝槽1320。可使用例如一選擇性的溼蝕刻、一選擇性的乾蝕刻或上述之組合等的一選擇性的蝕刻製程，來移除虛置閘極結構520。
在一些實施例中，如第13圖所示，在第一區201與第二區203，移除虛置介電層510。將虛置介電層510移除，在許多方面類似於前述關於第7圖所作敘述中的蝕刻製程。在本實施例中，此蝕刻製程是選擇蝕刻虛置介電層510，而未實質上蝕刻上部鰭狀物310A、間隔物元件610A及淺溝槽隔離410。
請參考第1、14A、14B與14C圖，藉由移除在第一區201與第二區203的閘極溝槽1320中的第一磊晶層214的第二部分214B，而使用留下來的第二磊晶層216來形成複數個通道區結構1420，製程100進行至步驟S126。第14B圖顯示對應於沿著第14A圖的B-B線的剖面圖。沿著B-B線的剖面稱為一通道長度剖面。第14C圖顯示對應於沿著第14A圖的C-C線的剖面圖。沿著C-C線的剖面稱為一通道寬度剖面。將第一磊晶層214的第二部分214B移除，在許多方面類似於前述關於第8圖所作敘述中的蝕刻製程。第14A~14C圖繪示複數個第二間隙1410取代了第一磊晶層214的被移除的第二部分214B。第二間隙1410是在上述通道區的相鄰的第二磊晶層216之間。第二間隙1410可被周遭環境(例如：空氣、N2 )填充。結果，閘極溝槽1320中的第二磊晶層216形成了通道區結構1420。
在一些實施例中，通道區結構1420是稱為一奈米線或一奈米片。在一些實施例中，通道區結構1420為棒狀。請參考第14C圖，通道區結構1420的通道寬度剖面具有橢圓形。
如前所述，在一些例子中，內部間隔物1014作為蝕刻停止層，以在移除閘極溝槽1320中的第一磊晶層214的第二部分214B的過程中，保護源極/汲極特徵部件1110。
請參考第14B圖，在一些實施例中，一附加的介電層1401形成在源極/汲極特徵部件1110的上方。在一些例子中，附加的介電層1401的形成為在許多方面類似於前述對第6圖所作敘述中的製程，因此為了明確而省略其詳細敘述。
在一些實施例中，後續在通道區結構1420的上方形成一最終閘極結構。當適當的電壓施加於上述最終閘極結構時，分別在通道區結構1420形成通道，因此上述最終閘極結構形成對應於上述通道的閘極。在一些實施例中，上述最終閘極結構包括一閘極介電質與包括複數個金屬層的一金屬閘極。
請參考第1、15A、15B與15C圖，藉由在第一區201與第二區203形成上述最終閘極結構的一閘極介電層1510，製程100進行至步驟S128。第15B圖顯示對應於沿著第15A圖的B-B線之通道長度剖面。第15C圖顯示對應於沿著第15A圖的C-C線之通道寬度剖面。在一些實施例中，閘極介電層1510包括多層。在一例子中，閘極介電層1510包括一界面層1512與一高介電常數閘極介電層1514。在一些實施例中，如第15B與15C所示，界面層1512繞著每個通道區結構1420，而高介電常數閘極介電層1514繞著各自的界面層1512。要注意的是，在通道區結構1420之間的第二間隙1410縮小了。
在一些實施例中，界面層1512包括一介電材料，例如為二氧化矽(SiO2 )、HfSiO或氮氧化矽(SiON)。界面層1512是藉由化學性氧化、加熱氧化、原子層沉積、化學氣相沉積及/或其他適當的方法形成。在一些實施例中，高介電常數閘極介電層1514包括氧化鉿(HfO2 )。高介電常數閘極介電層1514可包括其他適合的高介電常數介電質，例如TiO、HfaZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化矽(SiON)、上述之組合或其他適合的材料。在一些實施例中，高介電常數閘極介電層1514是藉由原子層沉積、物理氣相沉積、氧化及/或其他適當的方法而形成。
請參考第1、16A、16B與16C圖，藉由在第一區201與第二區203的上述最終閘極結構形成上述金屬閘極形成的一第一金屬層1616，製程100進行至步驟S130。第16B圖顯示對應於沿著第16A圖的B-B線之通道長度剖面。第16C圖顯示對應於沿著第16A圖的C-C線之通道寬度剖面。在一些實施例中，第一金屬層1616包括一中間間隙功函數(mid-gap work function)金屬，例如為TiN、TaSiN、TaN或上述之組合。在一些實施例中，如第16B與16C圖所示，第一金屬層1616繞著閘極介電層1510且填充相鄰的通道區結構1420之間的第二間隙1410。
在各種實施例中，可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適當的製程來形成第一金屬層1616。在一些實施例中，在形成第一金屬層1616之後，對半導體裝置200進行退火，例如，以改善第一金屬層1616的品質。
請參考第1、17A、17B與17C圖，藉由移除在第一區201與第二區203的第一金屬層1616的一部分，製程100進行至步驟S132。第17B圖顯示對應於沿著第17A圖的B-B線之通道長度剖面。第17C圖顯示對應於沿著第17A圖的C-C線之通道寬度剖面。根據本發明實施例的一實施態樣，留下來的第一金屬層在通道區結構1420之間形成複數個金屬蓋1616A。
在一些實施例中，如第17C圖所示，每個通道區結構1420的通道寬度剖面具有橢圓形，例如其原因在製程100。例如，第一磊晶層214的第一部分214A及/或第二部分214B的移除及/或高介電常數介電質沉積製程，將通道區結構1420的邊緣圓化。在一些例子中，上述通道寬度剖面具有橢圓形，其中此橢圓形的最長部分實質上平行於基底202，此橢圓形的最短部分實質上垂直於基底202。
另外，在第17圖所示的例子中，金屬蓋1616A之沿著C-C線的通道寬度剖面，實質上窄於各自的通道區結構1420的通道寬度剖面，因此稱為金屬蓋1616A的通道寬度剖面具有柱形或塔形。在各種實施例中，在相鄰的通道區結構1420之間的金屬蓋1616A未繞著各自的通道區結構1420。
根據本發明實施例的複數個態樣，在相鄰的通道區結構1420之間的金屬蓋1616A促進後續的金屬層的形成，上述金屬層例如為能帶邊緣功函數(band-edge work function) 金屬層，其用來分別決定例如p型場效電晶體及n型場效電晶體的臨界值。在本發明實施例中，金屬蓋1616A有助於製造如後文敘述之具有不同臨界電壓的電晶體，即使在相鄰的通道區結構1420之間的空間相對較小的情況。
在一些實施例中，藉由例如一溼式蝕刻製程、一乾式蝕刻製程、一多步驟蝕刻製程及/或上述之組合等的一蝕刻製程，形成金屬蓋1616A。適當地控制上述蝕刻製程的參數，因此留下所希望的形狀及尺寸的金屬蓋1616A，而移除第一金屬層1616的其他部分。在一例子中，藉由實驗設計，預先決定上述蝕刻製程的參數。在另一例子中，將上述蝕刻製程的參數控制為對臨場監測的結果作出反應。在一實施例中，在步驟S130將第一金屬層1616沉積為具有合適的厚度。可將此厚度決定為使第一金屬層1616的寬度1615為此厚度的例如約二倍。然後，當步驟S132中的蝕刻製程為等向性，則留下金屬蓋1616A而移除第一金屬層1616的其他部分。請注意，上述的例子是為了敘述上的方便，第一金屬層1616的厚度及寬度1615可藉由實驗設計而作適當決定。
請參考第1與18圖，藉由在第一區201與第二區203的上述最終閘極結構形成上述金屬閘極的一第二金屬層1810，製程100進行至步驟S134。在一些實施例中，如第18圖所示，第二金屬層1810繞著閘極介電層1510與金屬蓋1616A。在各種實施例中，可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適當的製程，來形成第二金屬層1810。在一些實施例中，如前所述，第二金屬層1810包括一多層結構，例如一功函數金屬層、一襯墊層、一潤溼層、一黏著層、一阻障層及類似物的多種組合。作為一例子，第二金屬層1810可包括Ti、Ag、Al、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適當的金屬材料或上述之組合。適當地選擇上述功函數金屬層而具有一適當的功函數。在一些實施例中，第二金屬層1810包括一能帶邊緣功函數金屬，以決定電晶體的臨界電壓。在一例子中，第二金屬層1810包括一第一能帶邊緣功函數金屬，其結果得到在第一區201的第一電晶體201A的一第一臨界電壓Vt1 。
請參考第19A與19B圖，藉由移除在第二區203的第二金屬層1810而留下完整的在第一區201的第二金屬層1810，製程100進行至步驟S136。在一些實施例中，在移除在第二區203的第二金屬層1810之前，形成一第一圖形化的硬遮罩1910而覆蓋第一區201。在一例子中，第一圖形化的硬遮罩1910包括一圖形化的光阻層且藉由一微影製程而形成。在另一例子中，是藉由以下步驟來形成第一圖形化的硬遮罩1910：沉積一硬遮罩材料層、藉由一微影製程在上述硬遮罩材料層的上方形成一圖形化的光阻層以及經由上述圖形化的光阻層來蝕刻上述硬遮罩材料層而形成第一圖形化的硬遮罩1910。
在一些實施例中，藉由使用例如一溼式蝕刻製程、一乾式蝕刻製程、一多步驟蝕刻製程及/或上述之組合等的一蝕刻製程，施行第二金屬層1810的移除。在一例子中，從第二區203移除第二金屬層1810而實質上未影響例如閘極介電層1510、金屬蓋1616A等的在第二區203的其他結構。
請參考第20A與20B圖，藉由在第二區203形成一第三金屬層2010，製程100進行至步驟S138。第三金屬層2010是形成為在許多方面類似於前述對第18圖所討論中的第二金屬層1810，包括其中討論的材料。在一些例子中，第三金屬層2010繞著第二區203中的閘極介電層1510與金屬蓋1616A。在一些實施例中，第三金屬層2010包括一第二能帶邊緣功函數金屬，其結果得到在第二區203的第二電晶體203A的一第二臨界電壓Vt2 。在一些例子中，上述第一能帶邊緣功函數與上述第二能帶邊緣功函數不同，第一電晶體201A的第一臨界電壓Vt1 與第二電晶體203A的一第二臨界電壓Vt2 不同。在一些例子中，第一電晶體201A與第二電晶體203A中的一個是N型場效電晶體，另一個是P型場效電晶體。
請參考第21A與21B圖，藉由移除在第一區201與第二區203的多餘的第三金屬層2010，製程100進行至步驟S140。另外，藉由一蝕刻製程來移除第一圖形化的硬遮罩1910。在第一圖形化的硬遮罩1910包括一光阻圖形的例子中，是藉由溼式剝除(wet stripping)及/或電漿灰化(plasma ashing)來移除第一圖形化的硬遮罩1910。然後，製程100進行至步驟S199而結束。要注意的是，可以對半導體裝置200在後續施行其他適當的製程步驟(例如：後段製程(back end of line))。
第21C圖顯示沿著線C-C的在第一區201的例如一N型場效電晶體等的第一電晶體201A的通道寬度剖面。第21D圖顯示沿著線D-D的在第二區203的例如一P型場效電晶體等的第二電晶體203A的通道寬度剖面。在一些實施例中，在各自的最終閘極結構中，第一電晶體201A包括第二金屬層1810，第二電晶體203A包括第三金屬層2010。
第21E圖顯示在第21D圖的一區域2101的放大剖面圖。請注意金屬蓋1616A是在相鄰的通道區結構1420之間且並未繞著各自的通道區結構1420。在一些實施例中，如第21C~21E圖所示，金屬蓋1616A在沿著C-C線或D-D線的通道寬度剖面的尺寸小於在剖面的通道區結構1420的尺寸。例如，金屬蓋1616A的通道寬度剖面實質上窄於各自的通道區結構1420的通道寬度剖面。在一些實施例中，通道區結構1420的一通道寬度D1 實質上大於金屬蓋1616A的一蓋寬D2 。例如，通道寬度D1 是在8 nm與16 nm之間，蓋寬D2 是在2 nm與8 nm之間。在一些例子中，通道寬度D1 比蓋寬D2 的比值是在1與8之間。
在一些實施例中，為了考量電晶體的效能，將相鄰的通道結構之間的通道距離T2 最佳化，而最佳化的通道距離T2 是相對較小，因此在相鄰的通道結構之間的一金屬層的形成與移除具有挑戰性。在一些實施例中，通道距離T2 是在4 nm與10 nm之間。在各種實施例中，在相鄰的通道區結構1420之間形成金屬蓋1616A，有助於在一金屬閘極形成與移除一金屬層，因此有助於製造具有不同臨界電壓的電晶體。例如，金屬蓋1616A有助於在第一電晶體201A形成第二金屬層1810，並有助於在第二電晶體203A形成第三金屬層2010。
在一些實施例中，如第21C~21E圖所示，通道區結構1420的通道寬度剖面具有橢圓形。在一些例子中，此橢圓形具有的通道寬度剖面的最長部分平行於基底202，此橢圓形的最短部分實質上垂直於基底202。
附加的製程步驟可以在製程100之前、過程中及之後實行，且關於製程100的各種實施例，可將一些前述的步驟予以替換或刪減。
半導體裝置200可歷經進一步的互補式金屬―氧化物―半導體或金屬―氧化物―半導體技術的製程流程，以形成在本技術領域知悉的各種特徵部件與區域。例如，在基底202的上方的各種接觸/導通結構以及多層互連特徵部件(例如：層間介電質)，其配置來連接半導體裝置200的各種特徵部件或結構。
本發明實施例提供被一最終閘極結構繞著的通道結構的形成方法。上述方法在相鄰的通道結構之間形成在上述最終閘極結構中的金屬蓋，故有助於在緊密配置的通道結構之間進行金屬層的形成與移除。因此，上述金屬蓋的形成有助於製造包括具有多個臨界電壓的電晶體之半導體裝置。
本發明實施例的態樣提供一種半導體裝置，包括：一第一電晶體，形成在上述半導體裝置的一第一區，上述第一電晶體包括一第一通道結構、一第二通道結構與一第一閘極結構；其中：上述第一通道結構在上述第一電晶體的源極端與汲極端之間延伸；在上述半導體裝置的一基板上方的一垂直方向，上述第二通道結構堆疊在上述第一通道結構上；以及上述第一閘極結構繞著上述第一通道結構與上述第二通道結構以及位於上述第一通道結構與上述第二通道結構之間的一第一金屬蓋，上述第一金屬蓋的功函數異於上述第一閘極結構的其他部分的功函數。
在一實施例中，上述第一金屬蓋的尺寸小於上述第一通道結構在一通道寬度的截面的尺寸。在一實施例中，上述第一閘極結構更包括一第一金屬層，上述第一金屬層的功函數異於上述第一金屬蓋的功函數。在一實施例中，上述半導體裝置更包括：一第二電晶體，形成在上述半導體裝置的一第二區，上述第一電晶體包括一第三通道結構、一第四通道結構與一第二閘極結構；其中：上述第三通道結構在上述第二電晶體的源極端與汲極端之間延伸；在上述半導體裝置的上述基板上方的上述垂直方向，上述第四通道結構堆疊在上述第三通道結構上；以及上述第二閘極結構繞著上述第三通道結構與上述第四通道結構以及位於上述第三通道結構與上述第四通道結構之間的一第二金屬蓋，上述第二金屬蓋的功函數異於上述第二閘極結構的其他部分的功函數。在一實施例中，上述第一金屬蓋與上述第二金屬蓋具有實質上相同的功函數。在一實施例中，上述第一通道結構具有一通道材料，上述第一閘極結構具有一第一金屬層，上述第一金屬層的第一功函數較接近上述通道材料的一價帶邊緣(valence band edge)，且上述第二閘極結構包括一第二金屬層，上述第二金屬層的第二功函數較接近上述通道材料的一導帶邊緣(conduction band edge)。在一實施例中，上述第一金屬蓋對於在上述第一通道結構中的一通道材料的能帶間隙(bandgap)，具有一中間間隙功函數(mid-gap work function)。在一實施例中，上述第一金屬蓋包括氮化鈦、氮化鉭矽或氮化鉭的至少一個。在一實施例中，上述第一通道結構在一通道寬度截面具有一橢圓形的形狀。
本發明實施例的態樣提供一種半導體裝置的形成方法，包括：形成複數個通道結構的一第一堆疊，其在上述半導體裝置的第一區的一第一電晶體的源極端與汲極端之間延伸，上述通道結構的第一堆疊包括一第一通道結構與一第二通道結構；以及形成一第一閘極結構，其繞著上述通道結構的第一堆疊以及位於上述第一通道結構與上述第二通道結構之間的一第一金屬蓋，上述第一金屬蓋的功函數異於上述第一閘極結構的其他部分的功函數。
在一實施例中，形成上述第一閘極結構而繞著上述通道結構的第一堆疊以及位於上述第一通道結構與上述第二通道結構之間的上述第一金屬蓋，更包括：在上述第一通道結構與上述第二通道結構的周圍沉積一特定金屬層，以填充上述第一通道結構與上述第二通道結構之間的間隙；以及蝕刻上述特定金屬層，以形成上述第一金屬蓋。在一實施例中，上述半導體裝置的形成方法更包括：沉積一第一金屬層以繞著上述通道結構的第一堆疊，上述第一金屬層的功函數異於上述特定金屬的功函數。在一實施例中，上述半導體裝置的形成方法更包括：控制沉積上述特定金屬層的參數，以將上述特定金屬層沉積為具有一厚度；以及控制蝕刻上述特定金屬層的參數，以形成上述第一金屬蓋，上述第一金屬蓋的尺寸小於上述第一通道結構在一通道寬度的截面的尺寸。在一實施例中，上述半導體裝置的形成方法更包括：形成複數個通道結構的一第二堆疊，其在上述半導體裝置的第二區的一第二電晶體的源極端與汲極端之間延伸；以及形成一第二閘極結構，其以在上述通道結構的第二堆疊的一第三通道結構與一第四通道結構之間的一第二金屬蓋，繞著上述通道結構的第二堆疊，上述第二金屬蓋的功函數異於上述第二閘極結構的其他部分的功函數。在一實施例中，上述第一閘極結構與上述第二閘極結構的形成更包括：沉積一特定金屬層，其分別繞著上述通道結構的第一堆疊與上述通道結構的第二堆疊並填充上述第一通道結構與上述第二通道結構之間的間隙以及上述第三通道結構與上述第四通道結構之間的間隙；以及蝕刻上述特定金屬層，以形成具有實質上相同的功函數的上述第一金屬蓋與上述第二金屬蓋。在一實施例中，上述半導體裝置的形成方法更包括：沉積一第一金屬層，其具有一第一能帶邊緣功函數(band-edge work function)，上述第一金屬層為上述第一電晶體形成上述第一閘極結構且為上述第二電晶體形成一虛置(dummy)第二閘極結構；選擇性地蝕刻上述虛置的第二閘極結構而未蝕刻上述第一閘極結構；以及沉積一第二金屬層，其具有一第二能帶邊緣功函數，上述第二能帶邊緣功函數異於上述第一能帶邊緣功函數，上述第二金屬層為上述第二電晶體形成上述第二閘極結構。在一實施例中，形成上述第一閘極結構而繞著上述通道結構的第一堆疊以及位於上述第一通道結構與上述第二通道結構之間的上述第一金屬蓋，更包括：沉積一特定金屬層，其對於用於上述第一通道結構的一通道材料的能帶間隙，具有一中間間隙功函數；以及蝕刻上述特定金屬層，以形成具有上述中間間隙功函數的上述第一金屬蓋。在一實施例中，沉積上述特定金屬層包括：沉積氮化鈦、氮化鉭矽與氮化鉭的至少一個。在一實施例中，上述通道結構的第一堆疊的形成，包括：形成複數個鰭狀物，上述鰭狀物包括第一材料成分的複數個第一磊晶層與第二材料成分的複數個第二磊晶層，上述第二磊晶層介於上述第一磊晶層間；以及選擇性蝕刻上述第一磊晶層，以形成上述第二磊晶層的上述通道結構的第一堆疊。
本發明實施例的態樣提供一種半導體裝置，包括：一電晶體，形成在上述半導體裝置的一基底上，上述電晶體包括多個通道結構與一閘極結構，其中：上述多個通道結構在上述基底上方的一垂直方向堆疊，上述多個通道結構在上述電晶體的源極端與汲極端之間延伸；以及上述閘極結構以在上述多個通道結構的相鄰對之間的複數個金屬蓋而繞著上述多個通道結構，上述金屬蓋的功函數異於上述閘極結構的其他部分的功函數。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:製程 200:半導體裝置 201:第一區 201A:第一電晶體(第一多閘極電晶體) 202:基底 203:第二區 203A:第二電晶體(第二多閘極電晶體) 210:磊晶堆疊結構 214:第一磊晶層 214A:第一部分 214B:第二部分 216:第二磊晶層 220:硬遮罩層 222:氧化物層 224:氮化物層 310:鰭狀物 310A:上部鰭狀物 314:溝槽 410:淺溝槽隔離 510:虛置介電層 514:電極層 520:虛置閘極結構 530:硬遮罩層 540:光阻層 610:間隔物層 610A:間隔物元件 810:第一間隙 910:內部間隔物層 1014:內部間隔物 1110:源極/汲極特徵部件 1210:層間介電層 1320:閘極溝槽 1401:附加的介電層 1410:第二間隙 1420:通道區結構 1510:閘極介電層 1512:界面層 1514:高介電常數閘極介電層 1615:寬度 1616:第一金屬層 1616A:金屬蓋 1810:第二金屬層 1910:第一圖形化的硬遮罩 2010:第三金屬層 2101:區域 D1、T1:通道寬度 D2:蓋寬 T2:通道距離 S101、S102、S104、S106、S108、S110、S112、S114、S116、S118、S120、S122、S124、S126、S128、S130、S132、S134、S136、S138、S140、S199:步驟
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖顯示一流程圖，概略說明關於本發明實施例的一些實施態樣的一製程100。 第2圖顯示關於本發明實施例的一些實施態樣的一半導體裝置200的一等角視圖。 第3圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第4圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第5圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第6圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第7圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第8圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第9圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第10圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第11圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第12圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第13圖顯示關於本發明實施例的一些實施態樣的半導體裝置200的一等角視圖。 第14A圖顯示關於本發明實施例的一實施態樣的半導體裝置200的一等角視圖。 第14B與14C圖分別顯示對應於本發明實施例相關的一實施態樣的半導體裝置200之沿著第14A圖的等角視圖的B-B線與C-C線的剖面圖。 第15A圖顯示關於本發明實施例的一實施態樣的半導體裝置200的一等角視圖。 第15B與15C圖分別顯示對應於本發明實施例相關的一實施態樣的半導體裝置200之沿著第15A圖的等角視圖的B-B線與C-C線的剖面圖。 第16A圖顯示關於本發明實施例的一實施態樣的半導體裝置200的一等角視圖。 第16B與16C圖分別顯示對應於本發明實施例相關的一實施態樣的半導體裝置200之沿著第16A圖的等角視圖的B-B線與C-C線的剖面圖。 第17A圖顯示關於本發明實施例的一實施態樣的半導體裝置200的一等角視圖。 第17B與17C圖分別顯示對應於本發明實施例相關的一實施態樣的半導體裝置200之沿著第17A圖的等角視圖的B-B線與C-C線的剖面圖。 第18圖顯示關於本發明實施例的一實施態樣的半導體裝置200的一等角視圖。 第19A與19B圖分別顯示關於本發明實施例的一實施態樣的第一電晶體201A與第二電晶體203A的一等角視圖。 第20A與20B圖分別顯示關於本發明實施例的一實施態樣的第一電晶體201A與第二電晶體203A的一等角視圖。 第21A與21B圖分別顯示關於本發明實施例的一實施態樣的第一電晶體201A與第二電晶體203A的一等角視圖。 第21C圖顯示對應於本發明實施例相關的一實施態樣的第一電晶體201A之沿著第21A圖的等角視圖的C-C線的剖面圖。 第21D圖顯示對應於本發明實施例相關的一實施態樣的第二電晶體203A之沿著第21B圖的等角視圖的D-D線的剖面圖。 第21E圖顯示關於本發明實施例的一實施態樣的示於第21D圖的一區域2101的放大剖面圖。
202:基底
410:淺溝槽隔離
1420:通道區結構
1512:界面層
1514:高介電常數閘極介電層
1616A:金屬蓋

Claims (15)

  1. 一種半導體裝置，包括：一第一電晶體，形成在該半導體裝置的一第一區，該第一電晶體包括一第一通道結構、一第二通道結構與一第一閘極結構；其中：該第一通道結構在該第一電晶體的源極端與汲極端之間延伸；在該半導體裝置的一基板上方的一垂直方向，該第二通道結構堆疊在該第一通道結構上；以及該第一閘極結構繞著該第一通道結構與該第二通道結構以及位於該第一通道結構與該第二通道結構之間的一第一金屬蓋，該第一金屬蓋的功函數異於該第一閘極結構的其他部分的功函數。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一金屬蓋的尺寸小於該第一通道結構在一通道寬度的截面的尺寸。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極結構更包括一第一金屬層，該第一金屬層的功函數異於該第一金屬蓋的功函數。
  4. 如申請專利範圍第1至3任一項所述之半導體裝置，更包括：一第二電晶體，形成在該半導體裝置的一第二區，該第二電晶體包括一第三通道結構、一第四通道結構與一第二閘極結構；其中：該第三通道結構在該第二電晶體的源極端與汲極端之間延伸；在該基板上方的該垂直方向，該第四通道結構堆疊在該第三通道結構上；以及該第二閘極結構繞著該第三通道結構與該第四通道結構以及位於該第三通道結構與該第四通道結構之間的一第二金屬蓋，該第二金屬蓋的功函數異於 該第二閘極結構的其他部分的功函數。
  5. 如申請專利範圍第4項所述之半導體裝置，該第一金屬蓋與該第二金屬蓋具有實質上相同的功函數。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一通道結構包括一通道材料，該第一閘極結構包括一第一金屬層，該第一金屬層的第一功函數較接近該通道材料的一價帶邊緣(valence band edge)，且該第二閘極結構包括一第二金屬層，該第二金屬層的第二功函數較接近上述通道材料的一導帶邊緣(conduction band edge)。
  7. 如申請專利範圍第1至3任一項所述之半導體裝置，其中該第一金屬蓋對於在該第一通道結構中的一通道材料的能帶間隙(bandgap)，具有一中間間隙功函數(mid-gap work function)。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第一金屬蓋包括氮化鈦、氮化鉭矽或氮化鉭的至少一個。
  9. 如申請專利範圍第1至3任一項所述之半導體裝置，其中該第一通道結構在一通道寬度截面具有一橢圓形的形狀。
  10. 一種半導體裝置的形成方法，包括：形成複數個通道結構的一第一堆疊，其在該半導體裝置的一第一區的一第一電晶體的源極端與汲極端之間延伸，該些通道結構的第一堆疊包括一第一通道結構與一第二通道結構；以及形成一第一閘極結構，其繞著該些通道結構的第一堆疊以及位於該第一通道結構與該第二通道結構之間的一第一金屬蓋，該第一金屬蓋的功函數異於該第一閘極結構的其他部分的功函數。
  11. 如申請專利範圍第10項所述之半導體裝置的形成方法，其中形成該第一閘極結構而繞著該些通道結構的第一堆疊以及位於該第一通道結構與該第二通道結構之間的該第一金屬蓋，更包括：在該第一通道結構與該第二通道結構的周圍沉積一特定金屬層，以填充該第一通道結構與該第二通道結構之間的間隙；以及蝕刻該特定金屬層，以形成該第一金屬蓋。
  12. 如申請專利範圍第11項所述之半導體裝置的形成方法，更包括：沉積一第一金屬層以繞著該些通道結構的第一堆疊，該第一金屬層的功函數異於該特定金屬的功函數。
  13. 如申請專利範圍第11項所述之半導體裝置的形成方法，更包括：控制沉積該特定金屬層的參數，以將該特定金屬層沉積為具有一厚度；以及控制蝕刻該特定金屬層的參數，以形成該第一金屬蓋，該第一金屬蓋的尺寸小於該第一通道結構在一通道寬度的截面的尺寸。
  14. 如申請專利範圍第10至13任一項所述之半導體裝置的形成方法，其中形成該上述第一閘極結構而繞著該些通道結構的第一堆疊以及位於該第一通道結構與該第二通道結構之間的該第一金屬蓋，更包括：沉積一特定金屬層，其對於用於該第一通道結構的一通道材料的能帶間隙，具有一中間間隙功函數；以及蝕刻該特定金屬層，以形成具有該中間間隙功函數的該第一金屬蓋。
  15. 一種半導體裝置，包括：一電晶體，形成在該半導體裝置的一基底上，該電晶體包括多個通道結構與一閘極結構，其中： 上述多個通道結構在該基底上方的一垂直方向堆疊，上述多個通道結構在該電晶體的源極端與汲極端之間延伸；以及該閘極結構繞著上述多個通道結構以及在上述多個通道結構的相鄰對之間的複數個金屬蓋，該些金屬蓋的功函數異於該閘極結構的其他部分的功函數。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404325B2 (en) * 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US12408431B2 (en) * 2018-04-06 2025-09-02 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US10943787B2 (en) * 2019-02-27 2021-03-09 International Business Machines Corporation Confined work function material for gate-all around transistor devices
US10937704B1 (en) * 2019-10-01 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mixed workfunction metal for nanosheet device
US11417766B2 (en) * 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
KR20220115245A (ko) * 2021-02-10 2022-08-17 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11527614B2 (en) * 2021-03-09 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive structure and method for manufacturing the same
US20230395678A1 (en) * 2022-06-03 2023-12-07 Intel Corporation Selective removal of channel bodies in stacked gate-all-around (gaa) device structures
US20250220966A1 (en) * 2023-12-27 2025-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of metal loss during gate patterning

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120138886A1 (en) * 2010-12-01 2012-06-07 Kuhn Kelin J Silicon and silicon germanium nanowire structures
US20150084041A1 (en) * 2013-09-24 2015-03-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US20150364542A1 (en) * 2014-06-16 2015-12-17 Samsung Electronics Co., Ltd. Integrated Circuits with Si and Non-Si Nanosheet FET Co-Integration with Low Band-to-Band Tunneling and Methods of Fabricating the Same
US20160027929A1 (en) * 2014-07-25 2016-01-28 International Business Machines Corporation Perfectly symmetric gate-all-around fet on suspended nanowire
US20160111513A1 (en) * 2014-06-23 2016-04-21 Stmicroelectronics, Inc. Multi-channel gate-all-around fet

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US8030718B2 (en) * 2008-09-12 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Local charge and work function engineering on MOSFET
CN102034863B (zh) * 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8536029B1 (en) * 2012-06-21 2013-09-17 International Business Machines Corporation Nanowire FET and finFET
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
KR102069609B1 (ko) * 2013-08-12 2020-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9608112B2 (en) 2015-08-03 2017-03-28 Globalfoundries Inc. BULEX contacts in advanced FDSOI techniques
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102551589B1 (ko) * 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9991352B1 (en) * 2017-07-17 2018-06-05 Globalfoundries Inc. Methods of forming a nano-sheet transistor device with a thicker gate stack and the resulting device
US10566248B1 (en) * 2018-07-27 2020-02-18 Globalfoundries Inc. Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120138886A1 (en) * 2010-12-01 2012-06-07 Kuhn Kelin J Silicon and silicon germanium nanowire structures
US20150084041A1 (en) * 2013-09-24 2015-03-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US20150364542A1 (en) * 2014-06-16 2015-12-17 Samsung Electronics Co., Ltd. Integrated Circuits with Si and Non-Si Nanosheet FET Co-Integration with Low Band-to-Band Tunneling and Methods of Fabricating the Same
US20160111513A1 (en) * 2014-06-23 2016-04-21 Stmicroelectronics, Inc. Multi-channel gate-all-around fet
US20160027929A1 (en) * 2014-07-25 2016-01-28 International Business Machines Corporation Perfectly symmetric gate-all-around fet on suspended nanowire

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