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TWI859921B - 半導體裝置及其製造方法 - Google Patents

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TWI859921B
TWI859921B TW112121496A TW112121496A TWI859921B TW I859921 B TWI859921 B TW I859921B TW 112121496 A TW112121496 A TW 112121496A TW 112121496 A TW112121496 A TW 112121496A TW I859921 B TWI859921 B TW I859921B
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趙士傑
陳嘉仁
林益安
林育賢
殷立煒
潘姿文
楊鈤笙
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台灣積體電路製造股份有限公司
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Abstract

一種方法包含形成短通道裝置及較長通道裝置的閘極堆疊；在短通道裝置及較長通道裝置的閘極堆疊上方形成第一金屬蓋帽層，其中較長通道裝置的第一金屬蓋帽層具有金屬蓋帽凹槽；在金屬蓋帽凹槽中形成第一介電蓋帽層；移除短通道裝置及較長通道裝置的閘極堆疊及第一金屬蓋帽層的一部分；藉由移除以在短通道裝置中的間隔物之間形成第一通道凹槽且在較長通道裝置中的間隔物與第一介電蓋帽層之間形成第二通道凹槽；其中第一通道凹槽及第二通道凹槽中的每一者具有一寬度尺寸，且第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3 nm。

Description

半導體裝置及其製造方法
本揭露是關於一種半導體裝置及其製造方法。
半導體裝置用於諸如(例如)個人電腦、手機、數位相機及其他電子裝備的各種電子應用程式中。通常藉由以下步驟來製造半導體裝置：在半導體基板上方按順序沈積絕緣或介電層、導電層及半導體材料層以及使用微影術來圖案化各種材料層以在這些材料層上形成電路元件及部件。
半導體工業藉由不斷減小最小特徵大小來連續提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度，此允許將更多元件整合至給定區域中。然而，隨著最小特徵大小的減小，出現了應解決的附加問題。
一種半導體裝置的製造方法，包含以下步驟：在基板上形成具有第一通道長度的短通道裝置的閘極堆疊及具有第二通道長度的較長通道裝置的閘極堆疊，該第二通道長度大於第一通道長度；在短通道裝置的閘極堆疊及較長通道裝置的閘極堆疊上方形成第一金屬蓋帽層，其中較長通道裝置的第一金屬蓋帽層在第一金屬蓋帽層中具有金屬蓋帽凹槽；在較長通道裝置中的金屬蓋帽凹槽中形成第一介電蓋帽層；並行地選擇性地移除短通道裝置的閘極堆疊及第一金屬蓋帽層的一部分以及較長通道裝置的閘極堆疊及第一金屬蓋帽層的一部分；藉由該選擇性地移除而在短通道裝置中的間隔物之間形成第一通道凹槽且在較長通道裝置中的間隔物與第一介電蓋帽層之間形成第二通道凹槽；其中第一通道凹槽及第二通道凹槽中的每一者具有自頂部至底部的縫隙尺寸，且其中第一通道凹槽及第二通道凹槽的縫隙尺寸之間的差值的比率在約0.4至約2.8的範圍內；在短通道裝置的閘極堆疊及第一金屬蓋帽層以及較長通道裝置的閘極堆疊及第一金屬蓋帽層上方形成第二金屬蓋帽層；在短通道裝置上方的第二金屬蓋帽層及較長通道裝置上方的第二金屬蓋帽層上方沈積第二介電蓋帽層；及使用平坦化操作來平坦化短通道裝置的第二介電蓋帽層的頂層及較長通道裝置的第一介電蓋帽層及第二介電蓋帽層的頂層。
一種半導體裝置的製造方法，包含以下步驟：在基 板上形成具有小於第一臨限值長度的通道長度的短通道裝置的閘極堆疊及具有大於第二臨限值長度的通道長度的較長通道裝置的閘極堆疊，該第二臨限值長度大於第一臨限值長度；在短通道裝置的閘極堆疊及較長通道裝置的閘極堆疊上方形成第一金屬蓋帽層，其中較長通道裝置的第一金屬蓋帽層在第一金屬蓋帽層中具有金屬蓋帽凹槽；在較長通道裝置中的金屬蓋帽凹槽中形成第一介電蓋帽層；藉由在電漿蝕刻腔室中並行進行乾式蝕刻操作來選擇性地移除短通道裝置的閘極堆疊及第一金屬蓋帽層的一部分以及較長通道裝置的閘極堆疊及第一金屬蓋帽層的一部分；藉由該選擇性地移除而在短通道裝置中的間隔物之間形成第一通道凹槽且在較長通道裝置中的間隔物與第一介電蓋帽層之間形成第二通道凹槽；其中第一通道凹槽及第二通道凹槽中的每一者具有寬度尺寸，且第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3nm；在短通道裝置的閘極堆疊及第一金屬蓋帽層以及較長通道裝置的閘極堆疊及第一金屬蓋帽層上方形成第二金屬蓋帽層；在短通道裝置上方的第二金屬蓋帽層及較長通道裝置上方的第二金屬蓋帽層上方沈積第二介電蓋帽層；及使用平坦化操作來平坦化短通道裝置的第二介電蓋帽層的頂層及較長通道裝置的第一介電蓋帽層及第二介電蓋帽層的頂層。
一種半導體裝置，包含：短通道裝置，具有閘極堆疊及小於第一臨限值長度的通道長度；較長通道裝置，具有閘極堆疊及大於第二臨限值長度的通道長度，該第二臨 限值長度大於第一臨限值長度；第一金屬蓋帽層，位於短通道裝置的閘極堆疊及較長通道裝置的閘極堆疊上方，其中較長通道裝置的第一金屬蓋帽層在第一金屬蓋帽層中具有金屬蓋帽凹槽；第一介電蓋帽層，位於較長通道裝置中的金屬蓋帽凹槽中；第一通道凹槽及第二通道凹槽，該第一通道凹槽位於短通道裝置中的間隔物之間，該第二通道凹槽位於較長通道裝置中的間隔物與第一介電蓋帽層之間；其中第一通道凹槽及第二通道凹槽中的每一者具有寬度尺寸，且第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3奈米(nanometer，nm)；第二金屬蓋帽層，位於短通道裝置的閘極堆疊及第一金屬蓋帽層以及較長通道裝置的閘極堆疊及第一金屬蓋帽層上方；及第二介電蓋帽層，位於短通道裝置的第一通道凹槽中的第二金屬蓋帽層及較長通道裝置的第二通道凹槽中的第二金屬蓋帽層上方。
100:半導體裝置
101、302、501:基板
103:第一溝槽
105:第一隔離區
107:鰭片
109:虛設閘極介電質
111:虛設閘電極
113:間隔物
115:虛設堆疊
117、310、512:源極/汲極區
119:層間介電層
200:範例製程
202、204、206、208、210、212、214、216、218、220、222、224、402、404、406、408、410、412、414、416、418、420、422、610、620、630、640、650、660、670、680:方塊
300:範例區域
301:子區域
304、518:開口
306:間隔物層
306a:第一間隔物層
306b:第二間隔物層
306c:第三間隔物層
308:層間介電層
312:第二介電層
313:介面層
314:高K材料介電層
316:功函數金屬層
318:功函數金屬層
319、321:功函數金屬層
320:功函數金屬層
322:閘電極層
323、325:閘極堆疊
324、324-S:金屬蓋帽層
324a:底表面
324b:頂表面
324c:側壁部分
326:介電閘極蓋帽層
327:金屬蓋帽凹槽
328、330:凹槽
329、331、342-L、342-M、342-S:臨界尺寸
332、332-S:第二金屬蓋帽層
338、338-S:介電閘極蓋帽層
340-L、340-M、340-S:閘極長度
344-L、344-M、344-S:凹槽深度
346-L、346-M:介電閘極帽寬度
350:短通道閘極
352:中間通道閘極
354:長通道閘極
400、600:方法
500:區域
502:金屬閘極堆疊
504:閘極間隔物
506:金屬蓋帽
508:蝕刻終止層
510:層間介電層材料
514:第一層間介電層
516:經圖案化遮罩
520:矽化物觸點
522:源極/汲極觸點
524:接觸蝕刻終止層
526:第二層間介電層
528:通孔閘極觸點
X-X':切割線
在結合隨附圖式閱讀以下詳細描述時可最佳地理解本揭露的各個態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚，各種特徵的尺寸可任意地增大或減小。
第1A圖為根據一些實施例的半導體裝置的透視圖。
第1B圖說明根據一些實施例的沿著第1A圖的切割線X-X'的橫截面圖。
第2圖為描繪根據一些實施例的用於在半導體裝置中形成金屬閘極的範例製造製程的製程流程圖，該金屬閘極包含閘極堆疊、安置於閘極堆疊上方的金屬蓋帽及安置於金屬蓋帽上方的介電層(諸如氮化矽(SiN))。
第3A圖至第3Q圖為描繪根據一些實施例的在製造半導體裝置的各個階段的範例區域的放大視圖的圖。
第4圖為描繪根據一些實施例的半導體製造的範例方法的製程流程圖，該半導體製造包含根據一些實施例的金屬閘極形成之後的金屬汲極(metal drain，MD)製造及通孔閘極(via gate，VG)製造。
第5A圖至第5E圖為描繪根據一些實施例的在包含金屬汲極製造及通孔閘極製造的半導體製造的各個階段的範例區域的展開視圖的圖。
第6圖為描繪根據一些實施例的半導體製造的範例方法的製程流程圖。
以下揭示內容提供了用於實現所提供主題的不同特徵的許多不同實施例或範例。下面描述元件及配置的具體範例係為了簡化本揭露。當然，這些僅為範例且不意欲作為限制。
出於簡潔起見，在本文中可能未對與習知半導體裝置製造相關的習知技術進行詳細描述。此外，本文中所描述的各種任務及製程可併入具有本文中未詳細描述的附加 功能性的更全面的程序或製程中。特定而言，製造半導體裝置的各種製程係熟知的，因此，為簡潔起見，許多習知製程將僅在本文中簡要地提及或將在不提供熟知製程細節的情況下被完全省略。如對於熟習此項技術者在完整閱讀本揭露後將容易地顯而易見的，本文中所揭示的結構可與各種技術一起採用且可併入各種半導體裝置及產品中。另外，應注意，半導體裝置結構包含不同數目的元件，且說明中所示的單一元件可代表多個元件。
此外，為易於描述，在本文中可使用諸如「上方」、「上覆」、「在......上方」、「上部」、「頂部」、「下方」、「下伏」、「在......下方」、「下部」、「底部」及類似者的空間相對術語來描述如圖中所說明的一個部件或特徵與另一部件或特徵的關係。除了圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。當使用諸如上面列出的術語的空間相對術語來相對於第二部件描述第一部件時，第一部件可直接位於另一部件上，或可存在中間部件或層。當部件或層被稱為「位於」另一部件或層「上」，該部件或層直接位於另一部件或層上且與另一部件或層接觸。
此外，本揭露可在各種範例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
應注意，說明書中對「一個實施例」、「實施例」、「範例實施例」、「例示性」、「範例」等的引用指示所描述實施例可包含特定特徵、結構或特性，但每個實施例可能並不一定包含特定特徵、結構或特性。此外，此類片語並不一定係指同一實施例。另外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來影響此特徵、結構或特性將在熟習此項技術者的知識範圍內。
應理解，本文中的措辭或術語係出於描述的目的，而非出於限制的目的，使得本說明書的術語或措辭將由熟習相關技術者鑒於本文中的教導來解譯。
本文在特定上下文中論述了各種實施例，亦即，用於形成包含鰭狀場效電晶體(field-effect transistor，FinFET)裝置的半導體結構。舉例而言，半導體結構可為互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)裝置，其包含P型金屬氧化物半導體(P-type metal-oxide-semiconductor，PMOS)FinFET裝置及N型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)FinFET裝置。現將關於包含FinFET製造製程的特定範例來描述實施例。然而，實施例不限於本文中所提供的範例，且可在各種實施例中實現這些構思。因此，各種實施例可應用於其他半導體裝置/製程，諸如平面電晶體及類似者。另外，本文中所論述的一些實施例係在使用後閘極製程形成的裝 置的上下文中進行論述的。在其他實施例中，可使用前閘極製程。
雖然各圖說明瞭半導體裝置的各種實施例，但可在各圖中所描繪的半導體裝置中添加附加特徵，且可在半導體裝置的其他實施例中替換、修改或消除下面描述的一些特徵。
在這些實施例中所描述的階段之前、期間及/或之後可提供附加操作。對於不同實施例，可替換或消除所描述的一些階段。可向半導體裝置結構添加附加特徵。對於不同實施例，可替換或消除下面描述的一些特徵。儘管在以特定次序進行操作的情況下論述了一些實施例，但這些操作可以另一邏輯次序進行。
現參考第1A圖，說明了諸如FinFET裝置的半導體裝置100的透視圖。第1B圖說明根據一些實施例的沿著第1A圖的切割線X-X'的橫截面圖。在實施例中，半導體裝置100包括基板101及第一溝槽103。基板101可為矽基板，但亦可使用其他基板，諸如絕緣體上半導體(semiconductor-on-insulator，SOI)、應變SOI及絕緣體上矽鍺。基板101可為p型半導體，但在其他實施例中，其可為n型半導體。
在其他實施例中，基板101的材料可經選擇，這些材料將提高在基板101上形成的裝置的效能(例如提高載流子遷移率)。舉例而言，在一些實施例中，基板101的材料可經選擇為磊晶生長的半導體材料層，諸如磊晶生 長的矽鍺，此有助於推進由磊晶生長的矽鍺形成的裝置的效能的一些量測。然而，雖然使用這些材料可能能夠提高裝置的一些效能特性，但使用這些相同材料可影響裝置的其他效能特性。舉例而言，使用磊晶生長的矽鍺可(相對於矽)降低裝置的介面缺陷。
第一溝槽103可作為最終形成第一隔離區105的初始步驟而形成。可使用遮罩層(第1A圖中未單獨說明)搭配合適的蝕刻製程來形成第一溝槽103。舉例而言，遮罩層可為包括經由諸如化學氣相沈積(chemical vapor deposition，CVD)的製程形成的氮化矽的硬遮罩，但亦可利用諸如氧化物、氮氧化物、碳化矽、這些材料的組合或類似者的其他材料及諸如電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沈積(low pressure chemical vapor deposition，LPCVD)或甚至氧化矽形成，接著為氮化的其他製程。一旦形成，遮罩層便可經由合適的微影製程來圖案化，以曝露基板101的欲移除的部分來形成第一溝槽103。
然而，如熟習此項技術者將認識到，上述用以形成遮罩層的製程及材料並非用於保護基板101的部分，同時曝露基板101的其他部分以形成第一溝槽103的唯一方法。舉例來說，經圖案化及顯影的光阻劑的任何合適的製程可用於曝露基板101的將被移除的部分以形成第一溝槽103。所有此類方法皆包含於本揭露實施例的範疇內。
一旦遮罩層經形成以及圖案化，第一溝槽103便形成於基板101中。可經由諸如反應離子蝕刻(reactive ion etching，RIE)的合適製程移除所曝露基板101，以便在基板101中形成第一溝槽103，但亦可使用任何合適的製程。
然而，如一般熟習此項技術者將認識到，上述用以形成第一溝槽103的製程僅為一個潛在製程，而不意謂唯一實施例。相反，可利用可形成第一溝槽103的任何合適的製程，且可使用任何合適的製程，包含任何數目的掩蔽及移除步驟。
除了形成第一溝槽103之外，遮罩及蝕刻製程亦由基板101的未經移除的部分形成鰭片107。這些鰭片107可用於形成多閘極FinFET電晶體的通道區。雖然第1A圖僅說明由基板101形成的三個鰭片107，然可使用任何數目的鰭片107。
此外，可藉由任何合適的方法來圖案化鰭片107。舉例而言，可使用一或多種微影製程(包含雙圖案化或多圖案化製程)來圖案化鰭片107。通常，雙圖案化或多圖案化製程組合微影及自對準製程，從而允許形成具有例如比可使用單一直接微影製程獲得的間距更小的間距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，且使用微影製程來圖案化該犧牲層。使用自對準製程來在經圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，且接著可使用剩餘間隔物來圖案化鰭片107。
一旦已形成了第一溝槽103及鰭片107，便可用介電材料填充第一溝槽103，且介電材料可凹陷於第一溝槽103內以形成第一隔離區105。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或類似者。在第一溝槽103的任選清洗及加襯之後，可使用化學氣相沈積(chemical vapor deposition，CVD)方法(例如HARP製程)、高密度電漿CVD方法或此項技術中已知的其他合適的形成方法中的任一者來形成介電材料。
可藉由用介電材料過度填充第一溝槽103及基板101，接著經由諸如化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、這些製程的組合或類似者的合適製程移除第一溝槽103及鰭片107外部的多餘材料來填充第一溝槽103。在實施例中，移除製程亦移除位於鰭片107上方的任何介電材料，使得介電材料的移除將曝露鰭片107的表面以進行進一步的處理步驟。
一旦介電材料填充了第一溝槽103，介電材料經凹陷，使其遠離鰭片107的表面。凹陷製程可曝露鰭片107的側壁的相鄰於鰭片107的頂表面的至少一部分。可藉由將鰭片107的頂表面浸入諸如HF的蝕刻劑中而使用濕式蝕刻來使介電材料凹陷，但可使用諸如H2的其他蝕刻劑及諸如反應離子蝕刻、利用諸如NH3/NF3的蝕刻劑的乾式蝕刻、化學氧化物移除或乾式化學清洗的其他方法。
然而，如一般熟習此項技術者將認識到，上述步驟 可僅為用於填充介電材料且使介電材料凹陷的整個製程流程的一部分。舉例而言，加襯步驟、清洗步驟、退火步驟、縫隙填充步驟、這些步驟的組合及類似者亦可用於形成第一溝槽103且用介電材料填充第一溝槽103。所有潛在製程步驟皆完全意欲被包含於本揭露實施例的範疇內。
在形成了第一隔離區105之後，可在鰭片107中的每一者上方形成虛設閘極介電質109、位於虛設閘極介電質109上方的虛設閘電極111及間隔物113。在實施例中，可藉由熱氧化、化學氣相沈積、濺射或此項技術中已知且使用的用於形成閘極介電質的任何其他方法來形成虛設閘極介電質109。取決於閘極介電質形成的技術，位於鰭片107頂部的虛設閘極介電質109的厚度可與鰭片107的側壁上的閘極介電質的厚度不同。
虛設閘極介電質109可包括諸如二氧化矽或氮氧化矽的材料。虛設閘極介電質109可由高介電係數(高k)材料(例如具有大於約5的相對介電係數)形成，該高介電係數(高k)材料諸如氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)或氧化鋯(ZrO2)或它們的組合。另外，二氧化矽、氮氧化矽及/或高k材料的任何組合亦可用於虛設閘極介電質109。
虛設閘電極111可包括導電或非導電材料，且可選自包括以下各者的群組：多晶矽、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、這些材料的組合或類似者。可藉由 化學氣相沈積(chemical vapor deposition，CVD)、濺射沈積或此項技術中已知且使用的用於沈積導電材料的其他技術來沈積虛設閘電極111。虛設閘電極111的頂表面可具有非平坦頂表面，且可在虛設閘電極111的圖案化或閘極蝕刻之前經平坦化。此時，可將或可不將離子引入虛設閘電極111中。舉例而言，可藉由離子佈植技術來引入離子。
一旦形成，虛設閘極介電質109及虛設閘電極111便可經圖案化以在鰭片107上方形成一系列虛設堆疊115。虛設堆疊115界定了位於虛設閘極介電質109之下的鰭片107的每一側的多個通道區。可藉由使用例如此項技術中已知的沈積及微影技術在虛設閘電極111上沈積及圖案化閘極遮罩(第1A圖中未單獨示出)來形成虛設堆疊115。閘極遮罩可結合常用的遮罩及犧牲材料，諸如(但不限於)氧化矽、氮氧化矽、SiCON、SiC、SiOC及/或氮化矽。可使用乾式蝕刻製程來蝕刻虛設閘電極111及虛設閘極介電質109以形成虛設堆疊115的圖案。
一旦虛設堆疊115經圖案化，便可形成間隔物113。可在虛設堆疊115的相對側形成間隔物113。可藉由在先前形成的結構上毯覆沈積一(出於清楚起見，如第1A圖中所說明)或多個(如第1B圖中所說明)間隔物層來形成間隔物113。一或多個間隔物層可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物及類似者且可藉由用於形成此類層的方法來形成，這些方法諸如化學氣 相沈積(chemical vapor deposition，CVD)、電漿增強CVD、濺射及此項技術中已知的其他方法。在具有多於一個間隔物層的實施例中，一或多個間隔物層可使用類似材料以類似方式形成，但諸如藉由包括具有不同組分百分比及具有不同固化溫度及孔隙率的材料而彼此不同。此外，一或多個間隔物層可包括具有不同蝕刻特性的不同材料或與第一隔離區105內的介電材料相同的材料。接著可諸如藉由一或多次蝕刻來圖案化一或多個間隔物層，以自結構的水平表面移除一或多個間隔物層。因而，一或多個間隔物層沿著虛設堆疊115的側壁形成且統稱為間隔物113。
第1A圖進一步說明移除鰭片107不受虛設堆疊115及間隔物113保護的區域(但在第1A圖中仍說明鰭片107的位置以示出這些鰭片最初所處的位置)，以及源極/汲極區117的再生長。單獨或共同取決於上下文，源極/汲極區可指源極或汲極。可藉由使用虛設堆疊115及間隔物113作為硬遮罩的反應離子蝕刻(reactive ion etch，RIE)或藉由任何其他合適的移除製程來自不受虛設堆疊115及間隔物113保護的區域移除鰭片107。可繼續移除，直至鰭片107與第一隔離區105的表面平齊(如圖所示)或低於第一隔離區105的表面為止。
一旦移除了鰭片107的這些部分，便置放硬遮罩(未額外繪製)且圖案化該硬遮罩以覆蓋虛設閘電極111來防止生長，且源極/汲極區117可經再生長並與鰭片107中的每一者接觸。在實施例中，源極/汲極區117可再生長， 且在一些實施例中，源極/汲極區117可再生長以形成應力源，該應力源將向位於虛設堆疊115之下的鰭片107的通道區施加應力。在鰭片107包括矽且FinFET為p型裝置的實施例中，源極/汲極區117可經由選擇性磊晶製程用諸如矽的材料或具有與通道區不同的晶格常數的諸如矽鍺的材料再生長。磊晶生長製程可使用諸如矽烷、二氯矽烷、鍺烷及類似者的前驅物，且可持續約5分鐘至約120分鐘，諸如約30分鐘。
一旦形成源極/汲極區117，便可藉由佈植適合的摻雜劑來將摻雜劑佈植於源極/汲極區117中以補充鰭片107中的摻雜劑。舉例而言，可佈植諸如硼、鎵、銦或類似者的p型摻雜劑以形成PMOS裝置。替代地，可佈植諸如磷、砷、銻或類似者的n型摻雜劑以形成NMOS裝置。可使用虛設堆疊115及間隔物113作為遮罩來佈植這些摻雜劑。應注意，一般熟習此項技術者將認識到，可使用許多其他製程、步驟或類似者來佈植摻雜劑。舉例而言，一般熟習此項技術者將認識到，可使用間隔物及襯墊的各種組合來進行複數次佈植，以形成具有適用於特定目的的特定形狀或特性的源極/汲極區。可使用這些製程中的任一者來佈植摻雜劑，且以上描述不意謂將本揭露實施例限制於上述步驟。
另外，此時，移除在形成源極/汲極區117期間覆蓋虛設閘電極111的硬遮罩。在實施例中，可使用例如對硬遮罩的材料具有選擇性的濕式或乾式蝕刻製程來移除硬 遮罩。然而，可利用任何合適的移除製程。
第1A圖亦繪製在虛設堆疊115及源極/汲極區117上方形成第一層間介電(interlayer dielectric，ILD)層119(在第1A圖中用虛線說明，以便更清楚地說明下伏結構)。第一層間介電層119可包括諸如硼磷矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)的材料，但可使用任何合適的介電質。可使用諸如PECVD的製程來形成第一層間介電層119，但可替代地使用諸如LPCVD的其他製程。一旦形成，第一層間介電層119便可使用例如諸如化學機械研磨製程的平坦化製程與間隔物113平坦化，但可利用任何合適的製程。
第2圖為描繪用於在半導體裝置中形成金屬閘極的範例製程200的製程流程圖，該金屬閘極包含閘極堆疊、安置於閘極堆疊上方的金屬蓋帽及安置於金屬蓋帽上方的介電層(諸如氮化矽(SiN))。範例製程200可應用於具有短通道閘極(例如具有15奈米至25奈米之間的通道長度的閘極)、中間通道閘極(例如具有30奈米至60奈米之間的通道長度的閘極)及/或長通道閘極(例如具有80奈米至200奈米之間的通道長度的閘極)的半導體裝置。
結合第3A圖至第3K圖描述了第2圖，第3A圖至第3K圖為半導體裝置的橫截面圖，這些橫截面圖說明根據範例製程200的本揭露的一些實施例的在各個製造階段的半導體裝置。製程200僅為範例且不意欲將本揭露限制於申請專利範圍中明確說明的內容之外。可在範例製程 200之前、期間及之後提供附加步驟，且對於範例製程200的附加實施例，可移動、替換或排除所描述的一些步驟。可在各圖中所描繪的半導體裝置中添加附加特徵，且可在半導體裝置的其他實施例中替換、修改或消除下面描述的一些特徵。
應理解，可藉由典型半導體技術製程流程來製造半導體裝置的部分，且因此在本文中僅簡要描述一些製程。另外，例示性半導體裝置可包含各種其他裝置及特徵，諸如其他類型的裝置，諸如附加電晶體、雙極接面電晶體、電阻器、電容器、電感器、二極體、熔絲及/或其他邏輯裝置等，但為了更佳地理解本揭露的概念而被簡化。在一些實施例中，例示性裝置包含可互連的複數個半導體裝置(例如電晶體)，包含PFET、NFET等。此外，應注意，製程200的操作(包含參考各圖給出的任何描述)僅為例示性的且不意欲限制於所附申請專利範圍中具體敘述的內容之外。
第3A圖至第3K圖為描繪根據一些實施例的在製造半導體裝置的各個階段的範例區域300(及範例區域300的子區域301)的放大視圖的圖。在一些圖中，此係為了便於描述各圖，這些圖中所說明的元件或特徵的一些附圖標記可被省略，以避免模糊其他元件或特徵。
在方塊202中，範例製程200包含自基板移除虛設閘極。可藉由合適的蝕刻製程來移除虛設閘電極及/或閘極介電質。參考第3A圖及第3B圖的範例，在方塊202 的實施例中，範例區域300及子區域301包含具有經移除虛設閘極而形成的開口304的基板302。在一些實施例中，基板302可為半導體基板，諸如矽基板。基板302可包含形成於半導體基板上的各種層，包含導電或絕緣層。如此項技術中已知的，取決於設計要求，基板302可包含各種摻雜組態。舉例而言，不同摻雜輪廓(例如n井、p井)可形成於為不同裝置類型(例如n型場效電晶體(n-type field effect transistor，NFET)、p型場效電晶體(p-type field effect transistor，PFET))設計的區中的基板302上。合適的摻雜可包含摻雜劑的離子佈植及/或擴散製程。基板302通常具有插入提供不同裝置類型的區的隔離特徵(例如淺溝槽隔離(shallow trench isolation，STI)特徵)。基板302亦可包含其他半導體，諸如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。替代地，基板302可包含化合物半導體及/或合金半導體。另外，基板302可任選地包含磊晶層(epi層)，可被應變以實現效能增強，可包含絕緣體上矽(silicon-on-insulator，SOI)結構及/或具有其他合適的增強特徵。
子區域301進一步包含一或多個間隔物層306。在該範例中，一或多個間隔物層306包含第一間隔物層306a(諸如蝕刻終止層)、第二間隔物層306b及第三間隔物層306c。一或多個間隔物層可包括SiO2、SiN、SiOC、氮氧化物、SiC、SiON、SiOCN、氧化物及類似者且可藉由用於形成此類層的方法來形成，這些方法諸如 化學氣相沈積(chemical vapor deposition，CVD)、電漿增強CVD、濺射及此項技術中已知的其他方法。
子區域301進一步包含源極/汲極區310上方的層間介電層308及層間介電層308上方的第二介電層312。層間介電層308可包括氧化物或諸如硼磷矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)的材料，但可使用任何合適的介電質。第二介電層312可包括諸如SiN或SiOCN的材料，但可使用任何合適的介電質。可使用諸如PECVD的製程來形成層間介電層308及/或第二介電層312，但可替代地使用諸如LPCVD的其他製程。
在方塊204中，範例製程200包含在基板302上方的開口304中形成介面層(interfacial layer，IL)且在介面層上方形成高K材料介電層。可藉由化學氧化、熱氧化、原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)及/或其他合適的方法來形成介面層。可藉由ALD、物理氣相沈積(physical vapor deposition，PVD)、CVD、氧化及/或其他合適的方法來形成高K閘極介電層。
在方塊206中，範例製程200包含形成一或多個功函數金屬層。可藉由CVD、ALD及/或其他合適的製程來形成一或多個功函數金屬層。
參考第3C圖的範例，在方塊204及206的實施例中，範例子區域301包含沈積於介面層313上方的高K 材料介電層314、沈積於高K材料介電層314上方的第一功函數金屬層316、沈積於第一功函數金屬層316上方的第二功函數金屬層318及沈積於第二功函數金屬層318上方的第三功函數金屬層320。
在一些實施例中，介面層可包含介電材料，諸如氧化矽(SiO2)、HfSiO或氮氧化矽(SiON)。可藉由化學氧化、熱氧化、原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)及/或其他合適的方法來形成介面層。
如本文中所使用及描述的，高K閘極介電質包含具有高介電常數(例如大於熱氧化矽的介電常數(約3.9))的介電材料。高K材料介電層314可包含高K介電層，諸如氧化鉿(HfO2)。替代地，高K閘極介電層可包含其他高K介電質，諸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它們的組合或其他合適的材料。可藉由ALD、物理氣相沈積(physical vapor deposition，PVD)、CVD、氧化及/或其他合適的方法來形成高K材料介電層314。
在一些實施例中，第一功函數金屬層316及第二功函數金屬層318可包括用於調諧p型電晶體的閾值電壓的p型功函數金屬。在一些實施例中，第三功函數金屬層 320可包括用於調諧n型電晶體的閾值電壓的n型功函數金屬。第一功函數金屬層316及第二功函數金屬層318可包含過渡金屬，諸如TiN、TaN、WCN或任何合適的材料或它們的組合。第三功函數金屬層320可包含過渡金屬，諸如TiAlC、TaAlC或任何合適的材料或它們的組合。
在方塊208中，範例製程200包含形成閘電極層。可藉由CVD、ALD及/或其他合適的製程來形成閘電極層。參考第3D圖的範例，在方塊208的實施例中，範例子區域301包含沈積於第三功函數金屬層320上方的閘電極層322。閘電極層322可包括諸如TiN的材料或任何合適的材料或它們的組合。
在方塊210中，範例製程200包含在閘電極層上方形成第一金屬蓋帽層。對於中間通道(mid-channel)及長通道(long-channel)閘極，第一金屬蓋帽層324不完全填充開口304且具有金屬蓋帽凹槽327。此允許在開口304中留出空間以用於在後續操作中形成介電閘極蓋帽層。可藉由CVD、ALD及/或其他合適的製程來形成第一金屬蓋帽層。
參考第3E圖的範例，在針對短通道(short-channel)閘極的方塊210的實施例中，範例子區域301包含沈積於閘極堆疊323(例如閘電極層322、功函數金屬層321/319、高K材料介電層314、介面層313)上方的第一金屬蓋帽層324-S。第一金屬蓋帽層324-S 可包括諸如鎢(W)的金屬或任何合適的材料或它們的組合。
參考第3F圖的範例，在針對中間通道及長通道閘極的方塊210的實施例中，範例子區域301包含沈積於閘極堆疊325(例如閘電極層322、功函數金屬層320/318/316、高K材料介電層314、介面層313)上方的具有金屬蓋帽凹槽327的第一金屬蓋帽層324。第一金屬蓋帽層324可包括諸如鎢(W)的金屬或任何合適的材料或它們的組合。
在方塊212中，範例製程200包含對於中間通道及長通道閘極，形成介電閘極蓋帽層。可藉由經由諸如CVD、ALD及/或其他合適的製程的沈積製程沈積介電材料來形成介電閘極蓋帽層。包含介電閘極蓋帽層可增強製程良率。在針對短通道閘極、中間通道閘極及長通道閘極的方塊214中，範例製程200包含例如使用化學機械研磨(chemical mechanical polishing，CMP)操作來平坦化閘極區的頂部。
參考第3G圖的範例，在針對短通道閘極的方塊214的實施例中，範例子區域301包含沈積於閘極堆疊323(例如閘電極層322、功函數金屬層321/319、高K材料介電層314、介面層313)上方的第一金屬蓋帽層324-S。範例子區域301的頂部已經由CMP操作而被平坦化。該範例中的功函數金屬層319為p通道功函數金屬層，而功函數金屬層321為n通道功函數金屬層。
參考第3H圖的範例，在針對中間通道及長通道閘極的方塊212及214的實施例中，範例子區域301包含沈積於第一金屬蓋帽層324及閘極堆疊325(例如閘電極層322、功函數金屬層320/318/316、高K材料介電層314、介面層313)上方的具有平滑頂部的第一介電閘極蓋帽層326。第一介電閘極蓋帽層326可包括諸如氮化矽(SiN)、氧化物或任何合適的材料或它們的組合的材料。
在方塊216中，範例製程200包含金屬閘極回蝕操作，其中在金屬閘極回蝕操作期間將高K材料介電層、功函數金屬層、閘電極層及第一金屬蓋帽層的一部分選擇性地移除至位於第一金屬蓋帽層的底表面上方且位於第一金屬蓋帽層的主體部分的頂表面下方的水平位置。對於中間通道及長通道閘極，選擇性地移除功函數金屬層、閘電極層及第一金屬蓋帽層，以使第一金屬蓋帽層的一部分保留於介電閘極蓋帽層的側壁上。控制金屬閘極回蝕操作以在金屬閘極上方形成凹槽。
參考第3I圖的範例，在針對短通道閘極的方塊216的實施例中，將高K材料介電層、功函數金屬層、閘電極層322及第一金屬蓋帽層324的一部分選擇性地移除至位於第一金屬蓋帽層324的底表面324a上方且位於第一金屬蓋帽層324的頂表面324b下方的水平位置。金屬回蝕操作在跨越短通道閘極的第一間隔物層306a之間形成凹槽328，其中凹槽328具有臨界尺寸329。
參考第3J圖的範例，在針對中間通道及長通道閘 極的方塊216的實施例中，將高K材料介電層314、一或多個功函數金屬層(例如第一功函數金屬層316、第二功函數金屬層318及第三功函數金屬層320)、閘電極層322及第一金屬蓋帽層324的一部分選擇性地移除至位於第一金屬蓋帽層324的底表面324a上方且位於第一金屬蓋帽層324的主體部分的頂表面324b下方的水平位置。在金屬閘極回蝕操作期間選擇性地移除高K材料介電層314、一或多個功函數金屬層、閘電極層322及第一金屬蓋帽層324，以使第一金屬蓋帽層324的側壁部分324c保留於介電閘極蓋帽層326的側壁上。第一金屬蓋帽層324的這些側壁部分324c可防止在半導體結構的後續處理期間形成缺陷，諸如防止介電閘極蓋帽層326在半導體結構的進一步處理期間被移位或移動至非所需位置。
金屬回蝕操作選擇性地移除高K材料介電層314、一或多個功函數金屬層(例如第一功函數金屬層316、第二功函數金屬層318及第三功函數金屬層320)、閘電極層322及第一金屬蓋帽層324的一部分且跨越中間通道或長通道閘極的第一間隔物層306a形成凹槽330，凹槽330具有臨界尺寸331，此臨界尺寸331的大小相當於短通道閘極中的凹槽328的臨界尺寸329。可在使用乾式蝕刻操作的金屬閘極回蝕操作期間選擇性地移除高K材料介電層314、一或多個功函數金屬層(例如第一功函數金屬層316、第二功函數金屬層318及第三功函數金屬層320)、閘電極層322及第一金屬蓋帽層324。
在各種實施例中，可在電漿乾式蝕刻腔室中進行乾式蝕刻操作。在各種實施例中，在乾式蝕刻操作期間，使用包括蝕刻氣體(諸如BCl3、Cl2、Ar及O2)的氣源來完成蝕刻。在各種實施例中，在約0標準立方公分/分鐘(standard cubic centimeters per minute，sccm)至約1000sccm之間投與BCl3，在約0sccm至約1000sccm之間投與Cl2，在約0sccm至約500sccm之間投與Ar，且在約0sccm至約100sccm之間投與O2。在各種實施例中，在自約1.5mTorr至約300mTorr的腔室壓力、自約300W至約1000W的源功率及自約0W至約100W的偏壓功率下投與蝕刻氣體。
在方塊218中，範例製程200包含在高K材料介電層、一或多個功函數金屬層、閘電極層及第一金屬蓋帽層上方形成第二金屬蓋帽層。可藉由CVD、ALD及/或其他合適的製程來形成第二金屬蓋帽層。可添加第二金屬蓋帽層以形成組合金屬蓋帽，該組合金屬蓋帽在一或多個間隔物之間且跨越高K材料介電層、一或多個功函數金屬層、閘電極層及第一金屬蓋帽層的頂部延伸。
參考第3K圖的範例，在針對短通道閘極的方塊218的實施例中，在高K材料介電層、一或多個功函數金屬層、閘電極層322及第一金屬蓋帽層324-S上方形成了第二金屬蓋帽層332-S。第二金屬蓋帽層332-S可包括諸如鎢(W)的金屬或任何合適的材料或它們的組合。第二金屬蓋帽層332-S形成組合金屬蓋帽，該組合金屬蓋帽 在一或多個間隔物層306之間且跨越高K材料介電層、一或多個功函數金屬層、閘電極層322及第一金屬蓋帽層324-S的頂部延伸。
參考第3L圖的範例，在針對中間通道或長通道閘極的方塊218的實施例中，已在高K材料介電層314、一或多個功函數金屬層(例如第一功函數金屬層316、第二功函數金屬層318及第三功函數金屬層320)、閘電極層322及第一金屬蓋帽層324上方形成了第二金屬蓋帽層332。第二金屬蓋帽層332可包括諸如鎢(W)的金屬或任何合適的材料或它們的組合。第二金屬蓋帽層332形成組合金屬蓋帽，該組合金屬蓋帽在一或多個間隔物層306之間且跨越高K材料介電層314、一或多個功函數金屬層(例如第一功函數金屬層316、第二功函數金屬層318及第三功函數金屬層320)、閘電極層322及第一金屬蓋帽層324的頂部延伸。
在方塊220中，範例製程200包含在第二金屬蓋帽層上方形成附加介電閘極蓋帽層。可藉由CVD、ALD及/或其他合適的製程來沈積附加介電閘極蓋帽層。
在方塊222中，範例製程200包含移除多餘介電閘極帽材料。此可使用諸如化學機械(chemical mechanical polishing，CMP)操作的平坦化操作來進行。
參考第3M圖的範例，在針對短通道閘極的方塊220及222的實施例中，在第二金屬蓋帽層332-S上方 形成了介電閘極蓋帽層338-S。介電閘極蓋帽層338-S可包括諸如氮化矽(SiN)、氧化物或任何合適的材料或它們的組合的材料。介電閘極蓋帽層338-S在一或多個間隔物層306之間且跨越第二金屬蓋帽層332-S的頂部延伸。描繪了其中閘極堆疊(例如高K材料介電層314、p通道功函數金屬層319、n通道功函數金屬層321及閘電極層322)、組合金屬蓋帽(例如第一金屬蓋帽層324-S及第二金屬蓋帽層332-S)及介電閘極蓋帽層338-S沈積於基板302的主動區上方的一個製造階段。介電閘極蓋帽層338-S及間隔物層306已經平坦化至所需高度。
參考第3N圖的範例，在針對中間通道及長通道閘極的方塊220及222的實施例中，在第二金屬蓋帽層332上方形成了附加介電閘極蓋帽層338。附加介電閘極蓋帽層338可包括諸如氮化矽(SiN)、氧化物或任何合適的材料或它們的組合的材料。附加介電閘極蓋帽層338與第一介電閘極蓋帽層326一起形成組合介電閘極帽，該組合介電閘極帽在一或多個間隔物層306之間且跨第二金屬蓋帽層332的頂部拉伸。描繪了其中閘極堆疊(例如高K材料介電層314、第一功函數金屬層316、第二功函數金屬層318、第三功函數金屬層320及閘電極層322)、組合金屬蓋帽(例如第一金屬蓋帽層324及第二金屬蓋帽層332)及組合介電閘極帽(例如第一介電閘極蓋帽層326及附加介電閘極蓋帽層338)安置於基板302的主動區上方的一個製造階段。介電閘極蓋帽層326/338及間隔物層306 已經平坦化至所需高度。
隨著中間通道閘極及長通道閘極的通道長度變寬，更多的金屬在金屬閘極回蝕操作期間的乾式蝕刻操作期間經曝露於電漿中，此可導致更小凹槽被蝕刻。針對中間通道閘極及長通道閘極使用介電閘極蓋帽層326允許進行範例製程200，使得長通道閘極的臨界尺寸相當於短通道閘極的臨界尺寸，且中間通道閘極的臨界尺寸相當於短通道閘極的臨界尺寸。這是由於SiN與功函數金屬之間的高選擇性而為金屬閘極回蝕操作提供了改進的凹陷負載。針對中間通道閘極及長通道閘極使用介電閘極蓋帽層326允許進行範例製程200以產生用於CMP控制的更大的製程窗口、更佳的缺陷窗口及提高的良率。
第3O圖說明根據一些實施例的短通道閘極350的一個製造階段的橫截面圖。第3P圖說明根據一些實施例的中間通道閘極352的同一製造階段的橫截面圖。第3Q圖說明根據一些實施例的長通道閘極354的同一製造階段的橫截面圖。進行範例製程200使得短通道閘極350製造成具有閘極長度(gate length)340-S、臨界尺寸(critical dimension，CD)342-S及凹槽深度344-S，如第3O圖中所說明；使得中間通道閘極352製造成具有閘極長度340-M、臨界尺寸342-M及凹槽深度344-M，如第3P圖中所說明；且使得長通道閘極354製造成具有閘極長度340-L、臨界尺寸342-L及凹槽深度344-L，如第3Q圖中所說明。
在該範例中，短通道閘極長度340-S為約15nm至約25nm，中間通道閘極長度340-M為約30nm至約60nm，且長通道閘極長度340-L為約80nm至約200nm。在該範例中，短通道閘極被製造成不具有介電閘極帽，中間通道閘極被製造成具有約15nm至約30nm的介電閘極帽寬度346-M，且大通道閘極被製造成具有約40nm至約180nm的介電閘極帽寬度346-L。
在各種實施例中，進行範例製程200導致中間通道閘極352及長通道閘極354的臨界尺寸在大小方面與短通道閘極350的臨界尺寸相當。在範例中，短通道閘極臨界尺寸342-S為約10nm至約15nm，中間通道閘極臨界尺寸342-M為約7nm至約18nm，且長通道閘極臨界尺寸342-L為約7nm至約18nm。在該範例中，短通道閘極臨界尺寸342-S與中間通道閘極臨界尺寸342-M之間的差量小於3nm；且短通道閘極臨界尺寸342-S與長通道閘極臨界尺寸342-L之間的差量小於3nm。
在各種實施例中，進行範例製程200導致中間通道閘極352及長通道閘極354的凹槽深度在大小方面與短通道閘極350的凹槽深度相當。在範例中，短通道閘極凹槽深度344-S為約30nm至約70nm，中間通道閘極凹槽深度344-M為約25nm至約75nm，且長通道閘極凹槽深度344-L為約25nm至約75nm。在該範例中，短通道閘極凹槽深度344-S與中間通道閘極凹槽深度 344-M之間的差量為±約2nm至約5nm；且短通道閘極凹槽深度344-S與長通道閘極凹槽深度344-L之間的差量為±約2nm至約5nm。在該範例中，短通道閘極凹槽深度344-S與中間通道閘極凹槽深度344-M之間的差值的比率在約30/75=0.4至約70/25=2.8的範圍內。
在另一範例中，短通道閘極凹槽深度344-S為約40nm至約60nm，中間通道閘極凹槽深度344-M為約35nm至約55nm，且長通道閘極凹槽深度344-L為約35nm至約55nm。在該範例中，短通道閘極凹槽深度344-S與中間通道閘極凹槽深度344-M之間的差量為±約2nm至約5nm；且短通道閘極凹槽深度344-S與長通道閘極凹槽深度344-L之間的差量為±約2nm至約5nm。在該範例中，短通道閘極凹槽深度344-S與中間通道閘極凹槽深度344-M之間的差值的比率在約40/55=0.73至約60/35=1.71的範圍內。
在方塊224中，範例製程200包含繼續半導體裝置的半導體製造。此外，可在製程200中所包含的方塊202至222之前、之間及之後進行製程200中未描述的附加製造操作。
半導體裝置可經歷進一步的處理以形成此項技術中已知的各種特徵及區。舉例而言，後續處理可在基板上形成接觸開口、接觸金屬以及各種觸點/通孔/線及多層互連特徵(例如金屬層及層間介電質)，它們用以連接各種特徵以形成可包含一或多個多閘極裝置的功能電路。為了促 進範例，多層互連可包含諸如通孔或觸點的垂直互連及諸如金屬線的水平互連。各種互連特徵可採用包含銅、鎢及/或矽化物的各種導電材料。在一個範例中，鑲嵌及/或雙鑲嵌製程用於形成銅相關的多層互連結構。
第4圖為描繪根據一些實施例的半導體製造的範例方法400的製程流程圖，該半導體製造包含金屬閘極形成之後的金屬汲極(metal drain，MD)製造及通孔閘極(via gate，VG)製造。方法400僅為範例且不意欲將本揭露限制於申請專利範圍中明確說明的內容之外。可在方法400之前、期間及之後提供附加步驟，且對於方法400的附加實施例，可移動、替換或排除所描述的一些步驟。可在各圖中所描繪的積體電路中添加附加特徵，且可在其他實施例中替換、修改或消除下面描述的一些特徵。
結合第5A圖至第5E圖描述了第4圖，其中第5A圖至第5E圖為描繪根據一些實施例的在包含金屬汲極製造及通孔閘極製造的半導體製造的各個階段的範例區域500的展開視圖的圖。在一些圖中，這些圖中所說明的元件或特徵的一些附圖標記可被省略，以避免模糊其他元件或特徵；此係為了便於描繪各圖。
在方塊402中，範例方法400包含設置具有金屬閘極、位於金屬閘極的側部的閘極間隔物、形成於金屬閘極上方的金屬蓋帽、蝕刻終止層(etch stop layer，ESL)及源極/汲極區上方的層間介電(interlayer dielectric，ILD)材料的基板。
在方塊404中，範例方法400包含在金屬蓋帽上方形成第一層間介電層。第一層間介電層可包含或可為諸如氮化矽(SiN)的材料，但亦可利用其他合適的材料，諸如氧化矽(SiO2)、氧化鋁(AlO)、碳氧化矽(SiOC)、碳化矽(SiC)、氮化鋯(ZrN)、氧化鋯(ZrO)、這些材料的組合或類似者。可使用諸如電漿增強原子層沈積(plasma enhanced atomic layer deposition，PEALD)、熱原子層沈積(熱ALD)、電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)等沈積製程來沈積第一層間介電層。可利用任何合適的沈積製程及製程條件。
在方塊406中，範例方法400包含形成曝露源極/汲極區上方的層間介電層材料的一部分的經圖案化遮罩。經圖案化遮罩可包含光阻劑層。可藉由光阻劑塗佈(例如旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、使光阻劑顯影、沖洗、乾燥(例如硬烘烤)及/或它們的組合來形成經圖案化遮罩。在一些其他實施例中，可在光阻劑層下方形成各種成像增強層以增強圖案轉印。成像增強層可包括三層，包含底部有機層、中間無機層及頂部有機層。成像增強層亦可包含抗反射塗層(anti-reflective coating，ARC)材料、聚合物層、源自正矽酸乙酯(tetraethylorthosilicate，TEOS)的氧化物、氧化矽或含矽抗反射塗層(anti-reflective coating，ARC)材料，諸如含42%矽的ARC層。在又一些其他實施例中， 經圖案化遮罩層包含硬遮罩層。硬遮罩層包含氧化物材料、氮化矽、氮氧化矽、無定形碳材料、碳化矽或正矽酸乙酯(tetraethylorthosilicate，TEOS)。
參考第5A圖的範例，在完成方塊402、404及406之後的實施例中，繪製區域500，區域500包含具有金屬閘極堆疊502的基板501、位於金屬閘極堆疊502的側部的閘極間隔物504、形成於金屬閘極堆疊502上方的金屬蓋帽506、蝕刻終止層(etch stop layer，ESL)508、源極/汲極區512上方的層間介電層材料510、金屬蓋帽506上方的第一層間介電層514及曝露源極/汲極區512上方的層間介電層材料510的一部分的經圖案化遮罩516。
在方塊408中，範例方法400包含移除源極/汲極區上方的層間介電層材料以形成曝露下方源極/汲極區的開口。可藉由諸如濕式蝕刻、乾式蝕刻或它們的組合的合適的蝕刻製程來移除層間介電層材料的所曝露部分。
在方塊410中，範例方法400包含在已曝露的源極/汲極區上選擇性地形成矽化物觸點。任選的矽化物觸點可包括鈦(例如矽化鈦(TiSi))，以便降低觸點的肖特基阻障高度。然而，亦可使用其他金屬，諸如鎳、鈷、鉺、鉑、鈀及類似者。可藉由適當金屬層的毯覆沈積來進行矽化，接著為退火步驟，該退火步驟使金屬與源極/汲極區的下伏曝露的矽反應。
參考第5B圖的範例，在完成方塊408及410之 後的實施例中，區域500包含開口518，這些開口518曝露下方源極/汲極區512及任選地在已曝露的源極/汲極區512上形成的矽化物觸點520。該圖描繪了源極/汲極區512上方的層間介電層材料510已經移除以形成曝露下伏源極/汲極區512的開口518。
在方塊412中，範例方法400包含在接觸源極/汲極區的開口中填充導電材料以形成源極/汲極觸點。源極/汲極觸點可包括一或多個層。舉例而言，在一些實施例中，源極/汲極觸點包括藉由例如CVD、ALD、無電鍍沈積(electroless deposition，ELD)、PVD、電鍍或另一種沈積技術沈積的襯墊及金屬填充材料(未單獨示出)。諸如擴散阻障層、黏附層或類似者的襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、釕、鎳或類似者。可進行諸如CMP的平坦化製程來移除多餘襯墊及導電材料。剩餘的襯墊及導電材料在開口中形成源極/汲極觸點。
參考第5C圖的範例，在完成方塊412之後的實施例中，區域500包含填充開口518且接觸源極/汲極區512以形成源極/汲極觸點522的導電材料。
在方塊414中，範例方法400包含在源極/汲極及閘極區上方形成接觸蝕刻終止層(contact etch stop layer，CESL)。可使用諸如化學氣相沈積、物理氣相沈積或原子層沈積的一或多種低溫沈積製程來沈積接觸蝕刻終止層。
在方塊416中，範例方法400包含在接觸蝕刻終止層層上方形成第二層間介電層。第二層間介電層可由諸如氧化物(例如氧化矽(SiO2))的介電材料形成且可藉由任何可接受的製程(例如CVD、PEALD、熱ALD、PECVD或類似者)而沈積於接觸蝕刻終止層上方。第二層間介電層亦可由藉由任何合適的方法(例如CVD、PECVD、可流動CVD或類似者)沈積的其他合適的絕緣材料(例如PSG、BSG、BPSG、USG或類似者)形成。在形成第二層間介電層之後，可諸如藉由紫外線固化製程來使第二層間介電層固化。
參考第5D圖的範例，在完成方塊414及416之後的實施例中，區域500包含形成於源極/汲極及閘極區上方的接觸蝕刻終止層524及形成於接觸蝕刻終止層524上方的第二層間介電層526。
在方塊418中，範例方法400包含在接觸蝕刻終止層及第二層間介電層中形成用於閘極觸點及用於源極/汲極觸點的接觸通孔開口。經由使用一或多個蝕刻製程來形成用於閘極觸點及源極/汲極觸點的接觸通孔開口。根據一些實施例，穿過第二層間介電層、接觸蝕刻終止層及第一層間介電層形成用於閘極觸點的開口，且穿過第二層間介電層及接觸蝕刻終止層形成用於源極/汲極觸點的開口。可使用可接受的微影及合適的蝕刻技術的任何組合來形成開口，合適的蝕刻技術諸如乾式蝕刻製程(例如電漿蝕刻、反應離子蝕刻(reactive ion etch，RIE)、物理蝕刻(例 如離子束蝕刻(ion beam etch，IBE)))、濕式蝕刻及它們的組合及類似者。然而，可利用任何合適的蝕刻製程來形成接觸通孔開口。
在方塊420中，範例方法400包含形成通孔閘極觸點及源極/汲極觸點。閘極觸點形成於金屬蓋帽上方且電耦合至金屬蓋帽，且源極/汲極觸點形成於源極/汲極觸點上方且電耦合至源極/汲極觸點。可藉由在開口中沈積金屬材料來形成通孔閘極觸點及/或源極/汲極觸點。可藉由CVD、ALD、無電鍍沈積(electroless deposition，ELD)、PVD、電鍍或另一種沈積技術來沈積金屬材料。通孔閘極觸點及/或源極/汲極觸點可為或包括鎢、鈷、銅、釕、鋁、金、銀、它們的合金、類似者或它們的組合。
參考第5E圖的範例，在完成方塊418及420之後的實施例中，區域500包含通孔閘極觸點528及源極/汲極觸點(未示出)。
在方塊422中，範例方法400包含進行進一步的製造操作。半導體裝置可經歷進一步的處理以形成此項技術中已知的各種特徵及區。舉例而言，後續處理可在基板上形成各種觸點/通孔/線及多層互連特徵(例如金屬層及層間介電質)，它們用以連接各種特徵以形成可包含一或多個多閘極裝置的功能電路。為了促進範例，多層互連可包含諸如通孔或觸點的垂直互連及諸如金屬線的水平互連。各種互連特徵可採用包含銅、鎢及/或矽化物的各種導電材料。在一個範例中，鑲嵌及/或雙鑲嵌製程用於形成銅相關 的多層互連結構。此外，可在方法400之前、期間及之後實現附加製程步驟，且可根據方法400的各種實施例來替換或消除上述一些製程步驟。
第6圖為描繪根據一些實施例的半導體製造的範例方法600的製程流程圖。方法600僅為範例且不意欲將本揭露限制於申請專利範圍中明確說明的內容之外。可在方法600之前、期間及之後提供附加步驟，且對於方法600的附加實施例，可移動、替換或排除所描述的一些步驟。可在各圖中所描繪的積體電路中添加附加特徵，且可在其他實施例中替換、修改或消除下面描述的一些特徵。
在方塊610中，範例方法600包含在基板上形成具有小於第一臨限值長度的通道長度的短通道裝置的閘極堆疊及具有大於第二臨限值長度的通道長度的較長通道裝置的閘極堆疊，該第二臨限值長度大於第一臨限值長度。在各種實施例中，短通道裝置具有約25奈米(nanometer，nm)或更小的通道長度，且較長通道裝置具有約30nm或更大的通道長度。
在方塊620中，範例方法600包含在短通道裝置的閘極堆疊及較長通道裝置的閘極堆疊上方形成第一金屬蓋帽層，其中較長通道裝置的第一金屬蓋帽層在第一金屬蓋帽層中具有金屬蓋帽凹槽。
在方塊630中，範例方法600包含在較長通道裝置中的金屬蓋帽凹槽中形成第一介電蓋帽層。
在方塊640中，範例方法600包含並行地選擇性 地移除短通道裝置的閘極堆疊及第一金屬蓋帽層的一部分以及較長通道裝置的閘極堆疊及第一金屬蓋帽層的一部分。
在方塊650中，範例方法600包含藉由該選擇性地移除而在短通道裝置中的間隔物之間形成第一通道凹槽且在較長通道裝置中的間隔物與第一介電蓋帽層之間形成第二通道凹槽。在各種實施例中，第一通道凹槽及第二通道凹槽中的每一者具有自凹槽的頂部至凹槽的底部的縫隙尺寸。在各種實施例中，第一通道凹槽及第二通道凹槽的縫隙尺寸之間的差值的比率在約0.73至約1.71的範圍內。在各種實施例中，第一通道凹槽及第二通道凹槽的縫隙尺寸之間的差值在正負約2nm至約5nm內。在各種實施例中，第一通道凹槽及第二通道凹槽中的每一者具有寬度尺寸，且第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3nm。
在方塊660中，範例方法600包含在短通道裝置的閘極堆疊及第一金屬蓋帽層以及較長通道裝置的閘極堆疊及第一金屬蓋帽層上方形成第二金屬蓋帽層。
在方塊670中，範例方法600包含在短通道裝置上方的第二金屬蓋帽層及較長通道裝置上方的第二金屬蓋帽層上方沈積第二介電蓋帽層。
在方塊680中，範例方法600包含使用平坦化操作來平坦化短通道裝置的第二介電蓋帽層的頂層及較長通道裝置的第一介電蓋帽層及第二介電蓋帽層的頂層。
儘管前述範例係關於FinFET裝置進行說明的，但前述設備、裝置及方法亦可結合諸如全環繞閘極(gate all around，GAA)及平面電晶體技術的其他半導體電晶體技術來使用。
在一些態樣，本文中所描述的技術係關於一種製造方法，包含以下步驟：在基板上形成具有第一通道長度的短通道裝置的閘極堆疊及具有第二通道長度的較長通道裝置的閘極堆疊，該第二通道長度大於第一通道長度；在短通道裝置的閘極堆疊及較長通道裝置的閘極堆疊上方形成第一金屬蓋帽層，其中較長通道裝置的第一金屬蓋帽層在第一金屬蓋帽層中具有金屬蓋帽凹槽；在較長通道裝置中的金屬蓋帽凹槽中形成第一介電蓋帽層；並行地選擇性地移除短通道裝置的閘極堆疊及第一金屬蓋帽層的一部分以及較長通道裝置的閘極堆疊及第一金屬蓋帽層的一部分；藉由該選擇性地移除而在短通道裝置中的間隔物之間形成第一通道凹槽且在較長通道裝置中的間隔物與第一介電蓋帽層之間形成第二通道凹槽；其中第一通道凹槽及第二通道凹槽中的每一者具有自頂部至底部的縫隙尺寸，且其中第一通道凹槽及第二通道凹槽的縫隙尺寸之間的差值的比率在約0.73至約1.71的範圍內；在短通道裝置的閘極堆疊及第一金屬蓋帽層以及較長通道裝置的閘極堆疊及第一金屬蓋帽層上方形成第二金屬蓋帽層；在短通道裝置上方的第二金屬蓋帽層及較長通道裝置上方的第二金屬蓋帽層上方沈積第二介電蓋帽層；及使用平坦化操作來平坦化短 通道裝置的第二介電蓋帽層的頂層及較長通道裝置的第一介電蓋帽層及第二介電蓋帽層的頂層。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一通道長度為約25奈米(nanometer，nm)或更小，且第二通道長度為約30nm至約60nm。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一通道長度為約25奈米(nanometer，nm)或更小，且第二通道長度為約80nm至約200nm。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一通道凹槽及第二通道凹槽的縫隙尺寸之間的差值在正負約2nm至約5nm內。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一通道凹槽及第二通道凹槽中的每一者具有寬度尺寸，且第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3nm。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一通道凹槽的寬度尺寸為約10nm至約15nm，且第二通道凹槽的寬度尺寸為約7nm至約18nm。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一介電蓋帽層具有約15nm至約30nm的寬度。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一介電蓋帽層具有約40nm至約180nm的寬度。
在一些態樣，本文中所描述的技術係關於一種製造方法，其中第一通道凹槽的縫隙尺寸為約30nm至約70nm，且第二通道凹槽的縫隙尺寸為約25nm至約75nm。
在一些態樣，本文中所描述的技術係關於一種製造方法，包含以下步驟：在基板上形成具有小於第一臨限值長度的通道長度的短通道裝置的閘極堆疊及具有大於第二臨限值長度的通道長度的較長通道裝置的閘極堆疊，該第二臨限值長度大於第一臨限值長度；在短通道裝置的閘極堆疊及較長通道裝置的閘極堆疊上方形成第一金屬蓋帽層，其中較長通道裝置的第一金屬蓋帽層在第一金屬蓋帽層中具有金屬蓋帽凹槽；在較長通道裝置中的金屬蓋帽凹槽中形成第一介電蓋帽層；藉由在電漿蝕刻腔室中並行進行乾式蝕刻操作來選擇性地移除短通道裝置的閘極堆疊及第一金屬蓋帽層的一部分以及較長通道裝置的閘極堆疊及第一金屬蓋帽層的一部分；藉由該選擇性地移除而在短通道裝置中的間隔物之間形成第一通道凹槽且在較長通道裝置中的間隔物與第一介電蓋帽層之間形成第二通道凹槽；其中第一通道凹槽及第二通道凹槽中的每一者具有寬度尺寸，且第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3nm；在短通道裝置的閘極堆疊及第一金屬蓋帽層以及較長通道裝置的閘極堆疊及第一金屬蓋帽層上方形成第二金屬蓋帽層；在短通道裝置上方的第二金屬蓋帽層及較長通道裝置上方的第二金屬蓋帽層上方沈積第二介電蓋帽層；及使用平坦化操作來平坦化短通道裝置的第二介電蓋帽層 的頂層及較長通道裝置的第一介電蓋帽層及第二介電蓋帽層的頂層。
在一些態樣，本文中所描述的技術係關於一種方法，其中進行乾式蝕刻操作包含使用包含三氯化硼(BCl3)、氯(Cl2)、氬(Ar)及氧(O2)的蝕刻氣體來進行乾式蝕刻操作。
在一些態樣，本文中所描述的技術係關於一種方法，其中進行乾式蝕刻操作包含藉由投與約0標準立方公分/分鐘(standard cubic centimeters per minute，sccm)至約1000sccm之間的BCl3、約0sccm至約1000sccm之間的Cl2、約0sccm至約500sccm之間的Ar及約0sccm至約100sccm之間的O2來進行乾式蝕刻操作。
在一些態樣，本文中所描述的技術係關於一種方法，其中進行乾式蝕刻操作包含藉由在自約1.5mTorr至約300mTorr的腔室壓力、自約300W至約1000W的源功率及自約0W至約100W的偏壓功率下投與蝕刻氣體來進行乾式蝕刻操作。
在一些態樣，本文中所描述的技術係關於一種半導體裝置，包含：短通道裝置，具有閘極堆疊及小於第一臨限值長度的通道長度；較長通道裝置，具有閘極堆疊及大於第二臨限值長度的通道長度，該第二臨限值長度大於第一臨限值長度；第一金屬蓋帽層，位於短通道裝置的閘極堆疊及較長通道裝置的閘極堆疊上方，其中較長通道裝置 的第一金屬蓋帽層在第一金屬蓋帽層中具有金屬蓋帽凹槽；第一介電蓋帽層，位於較長通道裝置中的金屬蓋帽凹槽中；第一通道凹槽及第二通道凹槽，該第一通道凹槽位於短通道裝置中的間隔物之間，該第二通道凹槽位於較長通道裝置中的間隔物與第一介電蓋帽層之間；其中第一通道凹槽及第二通道凹槽中的每一者具有寬度尺寸，且第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3奈米(nanometer，nm)；第二金屬蓋帽層，位於短通道裝置的閘極堆疊及第一金屬蓋帽層以及較長通道裝置的閘極堆疊及第一金屬蓋帽層上方；及第二介電蓋帽層，位於短通道裝置的第一通道凹槽中的第二金屬蓋帽層及較長通道裝置的第二通道凹槽中的第二金屬蓋帽層上方。
在一些態樣，本文中所描述的技術係關於一種半導體裝置，其中短通道裝置具有約25nm或更小的通道長度，且較長通道裝置包含具有約30nm至約60nm的通道長度的中間通道裝置。
在一些態樣，本文中所描述的技術係關於一種半導體裝置，其中短通道裝置具有約25nm或更小的通道長度，且較長通道裝置包含具有約80nm至約200nm的通道長度的長通道裝置。
在一些態樣，本文中所描述的技術係關於一種半導體裝置，其中第一通道凹槽的寬度尺寸為約10nm至約15nm，且第二通道凹槽的寬度尺寸為約7nm至約18nm。
在一些態樣，本文中所描述的技術係關於一種半導體裝置，其中第一介電蓋帽層具有約15nm至約30nm的寬度。
在一些態樣，本文中所描述的技術係關於一種半導體裝置，其中第一介電蓋帽層具有約40nm至約180nm的寬度。
在一些態樣，本文中所描述的技術係關於一種半導體裝置，其中第一介電蓋帽層的底部邊緣在第一金屬蓋帽層的部分下方延伸。
在一些態樣，本文中所描述的技術係關於一種製造方法，包含以下步驟：在基板上形成具有約15nm至約25nm的通道長度的短通道裝置、具有約30nm至約60nm的通道長度的中間通道裝置及具有約80nm至約200nm的通道長度的長通道裝置的閘極堆疊；在短通道裝置的閘極堆疊、中間通道裝置的閘極堆疊及長通道裝置的閘極堆疊上方形成第一金屬蓋帽層，其中中間通道裝置的第一金屬蓋帽層在金屬蓋帽層中具有第一凹槽，且長通道裝置的第一金屬蓋帽層在金屬蓋帽層中具有第二凹槽；在中間通道裝置中的第一凹槽中形成第一介電蓋帽層且在長通道裝置中的第二凹槽中形成第二介電蓋帽層；並行地選擇性地移除短通道裝置的閘極堆疊及第一金屬蓋帽層的一部分、中間通道裝置的閘極堆疊及第一金屬蓋帽層的一部分以及長通道裝置的閘極堆疊及第一金屬蓋帽層的一部分(在電漿蝕刻腔室中)，從而在短通道裝置中的間隔物之間形成第 一通道凹槽，在中間通道裝置中的間隔物與第一介電蓋帽層之間形成第二通道凹槽且在長通道裝置中的間隔物與第二介電蓋帽層之間形成第三通道凹槽；其中第一通道凹槽、第二通道凹槽及第三通道凹槽中的每一者具有寬度尺寸及自凹槽的頂部至凹槽的底部的縫隙尺寸；其中第一通道凹槽及第二通道凹槽的寬度尺寸之間的差值小於3nm，且第一通道凹槽及第三通道凹槽的寬度尺寸之間的差值小於3nm；其中第一通道凹槽及第二通道凹槽的縫隙尺寸之間的差值在正負約2nm至約5nm內，且第一通道凹槽及第三通道凹槽的縫隙尺寸之間的差值在正負約2nm至約5nm內；在短通道裝置的閘極堆疊及第一金屬蓋帽層、中間通道裝置的閘極堆疊及第一金屬蓋帽層以及長通道裝置的閘極堆疊及第一金屬蓋帽層上方形成第二金屬蓋帽層；在短通道裝置上方的第二金屬蓋帽層、在中間通道裝置上方的第二金屬蓋帽層以及在長通道裝置上方的第二金屬蓋帽層上方沈積第二介電蓋帽層；及使用平坦化操作來平坦化短通道裝置的第二介電蓋帽層的頂層、中間通道裝置的第一介電蓋帽層及第二介電蓋帽層的頂層以及長通道裝置的第一介電蓋帽層及第二介電蓋帽層的頂層。
雖然在前述詳細描述中已呈現了至少一個例示性實施例，但應理解，存在大量變化。亦應理解，一或多個例示性實施例僅為範例，且不意欲以任何方式限制本揭露的範疇、適用性或組態。相反，前述詳細描述將為熟習此項技術者提供用於實現本揭露的例示性實施例的便利路線 圖。應理解，在不脫離如所附申請專利範圍中所闡述的本揭露的範疇的情況下，可在例示性實施例中所描述的部件的功能及配置方面進行各種改變。
302                       :   基板 306                       :   間隔物層 324                       :   第一金屬蓋帽層 325                       :   閘極堆疊 326                       :   介電閘極蓋帽層 332                       :   第二金屬蓋帽層 338                       :   介電閘極蓋帽層

Claims (10)

  1. 一種半導體裝置的製造方法，包括以下步驟：在一基板上形成具有一第一通道長度的一短通道裝置的一第一閘極堆疊及具有一第二通道長度的一較長通道裝置的一第二閘極堆疊，該第二通道長度大於該第一通道長度；在該短通道裝置的該第一閘極堆疊及該較長通道裝置的該第二閘極堆疊上方形成一第一金屬蓋帽層，其中該較長通道裝置的該第一金屬蓋帽層在該第一金屬蓋帽層中具有一金屬蓋帽凹槽；在該較長通道裝置中的該金屬蓋帽凹槽中形成一第一介電蓋帽層；並行地選擇性地移除該短通道裝置中的該第一閘極堆疊及該第一金屬蓋帽層的一部分以及該較長通道裝置中的該第二閘極堆疊及該第一金屬蓋帽層的一部分；藉由該選擇性地移除，以在該短通道裝置中的多個間隔物之間形成一第一通道凹槽且在該較長通道裝置中的一間隔物與該第一介電蓋帽層之間形成一第二通道凹槽，其中該第一通道凹槽及該第二通道凹槽中的每一者具有自一頂部至一底部的一縫隙尺寸，且其中該第一通道凹槽的該縫隙尺寸及該第二通道凹槽的該縫隙尺寸之間的一差值的一比率在約0.4至約2.8的一範圍內；在該短通道裝置的該第一閘極堆疊及該第一金屬蓋帽層以及該較長通道裝置的該第二閘極堆疊及該第一金屬蓋帽 層上方形成一第二金屬蓋帽層；在該短通道裝置上方的該第二金屬蓋帽層及該較長通道裝置上方的該第二金屬蓋帽層上方沈積一第二介電蓋帽層；以及使用多個平坦化操作來平坦化該短通道裝置的該第二介電蓋帽層的一頂層及該較長通道裝置的該第一介電蓋帽層及該第二介電蓋帽層的一頂層。
  2. 如請求項1所述之製造方法，其中該第一通道凹槽的該縫隙尺寸及該第二通道凹槽的該縫隙尺寸之間的一差值在正負約2奈米至約5奈米內。
  3. 如請求項1所述之製造方法，其中該第一通道凹槽及該第二通道凹槽中的每一者具有一寬度尺寸，且該第一通道凹槽的該寬度尺寸及該第二通道凹槽的該寬度尺寸之間的一差值小於3奈米。
  4. 如請求項1所述之製造方法，其中該第一通道凹槽的該縫隙尺寸為約30奈米至約70奈米，且該第二通道凹槽的該縫隙尺寸為約25奈米至約75奈米。
  5. 一種半導體裝置的製造方法，包括以下步驟：在一基板上形成具有小於一第一臨限值長度的一通道長度的一短通道裝置的一第一閘極堆疊及具有大於一第二臨 限值長度的一通道長度的一較長通道裝置的一第二閘極堆疊，該第二臨限值長度大於該第一臨限值長度；在該短通道裝置的該第一閘極堆疊及該較長通道裝置的該第二閘極堆疊上方形成一第一金屬蓋帽層，其中該較長通道裝置的該第一金屬蓋帽層在該第一金屬蓋帽層中具有一金屬蓋帽凹槽；在該較長通道裝置中的該金屬蓋帽凹槽中形成一第一介電蓋帽層；藉由在一電漿蝕刻腔室中並行進行多個乾式蝕刻操作來選擇性地移除該短通道裝置中的該第一閘極堆疊及該第一金屬蓋帽層的一部分以及該較長通道裝置中的該第二閘極堆疊及該第一金屬蓋帽層的一部分；藉由該選擇性地移除，以在該短通道裝置中的多個間隔物之間形成一第一通道凹槽且在該較長通道裝置中的一間隔物與該第一介電蓋帽層之間形成一第二通道凹槽，其中該第一通道凹槽及該第二通道凹槽中的每一者具有一寬度尺寸，且該第一通道凹槽的該寬度尺寸及該第二通道凹槽的該寬度尺寸之間的一差值小於3奈米；在該短通道裝置的該第一閘極堆疊及該第一金屬蓋帽層以及該較長通道裝置的該第二閘極堆疊及該第一金屬蓋帽層上方形成一第二金屬蓋帽層；在該短通道裝置上方的該第二金屬蓋帽層及該較長通道裝置上方的該第二金屬蓋帽層上方沈積一第二介電蓋帽層；以及 使用多個平坦化操作來平坦化該短通道裝置的該第二介電蓋帽層的一頂層及該較長通道裝置的該第一介電蓋帽層及該第二介電蓋帽層的一頂層。
  6. 一種半導體裝置，包括：一短通道裝置，具有一第一閘極堆疊及小於一第一臨限值長度的一通道長度；一較長通道裝置，具有一第二閘極堆疊及大於一第二臨限值長度的一通道長度，該第二臨限值長度大於該第一臨限值長度；一第一金屬蓋帽層，位於該短通道裝置的該第一閘極堆疊及該較長通道裝置的該第二閘極堆疊上方，其中該較長通道裝置的該第一金屬蓋帽層在該第一金屬蓋帽層中具有一金屬蓋帽凹槽；一第一介電蓋帽層，位於該較長通道裝置中的該金屬蓋帽凹槽中；一第一通道凹槽及一第二通道凹槽，該第一通道凹槽位於該短通道裝置中的多個間隔物之間，該第二通道凹槽位於該較長通道裝置中的一間隔物與該第一介電蓋帽層之間；其中該第一通道凹槽及該第二通道凹槽中的每一者具有一寬度尺寸，且該第一通道凹槽及該第二通道凹槽的該些寬度尺寸之間的一差值小於3奈米； 一第二金屬蓋帽層，位於該短通道裝置的該第一閘極堆疊及該第一金屬蓋帽層以及該較長通道裝置的該第二閘極堆疊及該第一金屬蓋帽層上方；以及一第二介電蓋帽層，位於該短通道裝置的該第一通道凹槽中的該第二金屬蓋帽層及該較長通道裝置的該第二通道凹槽中的該第二金屬蓋帽層上方。
  7. 如請求項6所述之半導體裝置，其中該短通道裝置具有約25奈米或更小的一通道長度，且該較長通道裝置包括具有約30奈米至約60奈米的一通道長度的一中間通道裝置。
  8. 如請求項6所述之半導體裝置，其中該短通道裝置具有約25奈米或更小的一通道長度，且該較長通道裝置包括具有約80奈米至約200奈米的一通道長度的一長通道裝置。
  9. 如請求項6所述之半導體裝置，其中該第一通道凹槽的該寬度尺寸為約10奈米至約15奈米，且該第二通道凹槽的該寬度尺寸為約7奈米至約18奈米。
  10. 如請求項6所述之半導體裝置，其中第一介電蓋帽層的一底部邊緣在該第一金屬蓋帽層的多個部分下方延伸。
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