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TW202240848A - 具有多個臨界電壓的半導體元件及其製備方法 - Google Patents

具有多個臨界電壓的半導體元件及其製備方法 Download PDF

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TW202240848A
TW202240848A TW110130951A TW110130951A TW202240848A TW 202240848 A TW202240848 A TW 202240848A TW 110130951 A TW110130951 A TW 110130951A TW 110130951 A TW110130951 A TW 110130951A TW 202240848 A TW202240848 A TW 202240848A
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南亞科技股份有限公司
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Abstract

本揭露提供一種具有多個臨界電壓的半導體元件以及具有該等臨界電壓之該半導體元件的製備方法。該半導體元件具有一基底；一第一閘極結構，位在該基底中並具有一第一深度以及一第一臨界電壓；以及一第二閘極結構，位在該基底中並具有一第二深度以及一第二臨界電壓。該第一深度大於該第二深度，以及該第一臨界電壓不同於該第二臨界電壓。

Description

具有多個臨界電壓的半導體元件及其製備方法
本申請案主張2021年1月7日申請之美國正式申請案第17/143,663號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有多個臨界電壓的半導體元件以及具有該等臨界電壓之該半導體元件的製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，具有一基底；一第一閘極結構，位在該基底中並具有一第一深度以及一第一臨界電壓；以及一第二閘極結構，位在該基底中並具有一第二深度以及一第二臨界電壓。該第一深度大於該第二深度，以及該第一臨界電壓不同於該第二臨界電壓。
在一些實施例中，該第一閘極結構包括一第一閘極介電層、一第一閘極電極層以及一第一閘極填充層；該第一閘極介電層朝內位在該基底中並具有該第一深度；該第一閘極電極層共形地位在該第一閘極介電層上；該第一閘極填充層位在該第一閘極電極層上；以及該第二閘極結構包括一第二閘極介電層、一第二閘極電極層以及 第二閘極填充層；該第二閘極介電層朝內位在該基底中並具有該第二深度；該第二閘極電極層共形地位在該第二閘極介電層上；該第二閘極填充層位在該第二閘極電極層上。
在一些實施例中，該第一閘極介電層具有與該第二閘極介電層相同的一厚度。
在一些實施例中，該第一閘極結構的一上表面以及該第二閘極結構的一上表面大致與該基底的一上表面為共面。
在一些實施例中，該半導體元件還包括一第一罩蓋層，位在該第一閘極填充層上以及在該基底上。
在一些實施例中，該半導體元件還包括多個第一絕緣結構以及一第二絕緣結構，該等第一絕緣結構位在該基底中以界定出一第一主動區，該第二絕緣結構相對其中一個第一絕緣結構的設置以界定出一第二主動區，該第二主動區在該第一主動區旁邊。該第一閘極結構位在該第一主動區中，以及該第二閘極結構位在該第二主動區中。
在一些實施例中，該等第一絕緣結構與該第二絕緣結構具有不同深度。
在一些實施例中，該等第一絕緣結構具有相同於該第二絕緣結構的一深度。
在一些實施例中，該半導體元件還包括一第一濕潤層，位在該第一閘極填充層與該第一閘極電極層之間。該第一濕潤層包含鈦、鉭、鎳或鈷。
在一些實施例中，該半導體元件還包括一第一阻障層，位在該第一濕潤層與該第一閘極填充層之間。該第一阻障層包含氮化鈦、氮化鉭或其組合。
在一些實施例中，該第一閘極介電層包括一第一下介電層以及一第一上介電層，該第一下介電層朝內位在該基底中，該第一上介電層位在該第一下介電層與該第一閘極電極層之間，該第一下介電層包含高介電常數的介電材料，以及該第一上介電層包含氧化矽。
在一些實施例中，該基底包含複數個第一雜質區及複數個第二雜質區，該等第一雜質區的各下表面與該等第二雜質區的各下表面位在相同的一垂直位面。
在一些實施例中，該基底包含複數個第一雜質區及複數個第二雜質區，該等第一雜質區之各下表面的一垂直位面低於該等第二雜質區之各下表面的一垂直位面。
在一些實施例中，該第一閘極結構的一上表面與該第二閘極結構的一上表面位在一垂直位面，該垂直位面低於該基底的一上表面；一第一罩蓋層位在該第一閘極結構上，以及一第二罩蓋層位在該第二閘極結構上。
在一些實施例中，該第一罩蓋層包括一第一下罩蓋層以及一第一上罩蓋層，該第一下罩蓋層位在該第一閘極結構上，該第一上罩蓋層位在該第一下罩蓋層上，該第一下罩蓋層包含高介電常數的介電材料，以及該第一上罩蓋層包含氧化矽。
在一些實施例中，該第一閘極電極層的各上表面與該第一閘極填充層的一上表面位在一垂直位面，該垂直位面低於該第一閘極介電層之各上表面的一垂直位面，以及一第一罩蓋層位在該第一閘極電極層與該第一閘極填充層上，並接觸該第一閘極介電層的一內表面。
在一些實施例中，該半導體元件還包括一第一絕緣結構以及一第二絕緣結構，位在該基底中並界定出一第三主動區，其中該第一閘極結構與該第二閘極結構位在該第三主動區中。
在一些實施例中，該半導體元件還包括多個第三摻雜區，位在該第一絕緣結構與該第一閘極結構之間、位在該第一閘極結構與該第二閘極結構之間，以及位在該第二閘極結構與該第二絕緣結構之間。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一預溝槽在該基底中；同時加深該預溝槽成為一第一溝槽並形成一第二溝槽在該基底中；以及同時形成一第一閘極結構在該第一溝槽中以及一第二閘極結構在該第二溝槽中。該第一閘極結構具有一第一深度以及一第一臨界電壓，且該第二閘極結構具有一第二深度以及一第二臨界電壓；以及該第一深度大於該第二深度，以及該第一臨界電壓不同於該第二臨界電壓。
在一些實施例中，同時形成該第一閘極結構在該第一溝槽中以及該第二閘極結構在該第二溝槽中的該步驟，包括共形地形成一隔離材料層在該第一溝槽與該第二溝槽中；共形地形成一功函數材料層在該隔離材料層上；形成一填充材料層在該功函數材料層上以填滿該第一溝槽與該第二溝槽；以及執行一平坦化製程直到該基底的一上表面為止，以將該隔離材料層轉換成一第一閘極介電層在該第一溝槽中以及一第二閘極介電層在該第二溝槽中、以將該功函數材料層轉換成一第一閘極電極層在該第一溝槽中以及一第二閘極電極層在該第二溝槽中，以及將該填充材料層轉換成一第一閘極填充層在該第一溝槽中以及一第二閘極填充層在該第二溝槽中。該隔離材料層包含高介電常數的介電材料。該功函數材料層包含多晶矽、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁化鈦、氮化鈦鋁、氮化碳鉭、碳化鉭、氮化矽鉭、金屬合金或其組合。該填充材料層包含鎢、鋁、銅、鈦、銀、釕、鉬或其合金。該第一閘極介電層、該第一閘極電極層以及該第一閘極填充層一起配置成該第一閘極結構，且該第二閘極介電層、該第二閘極電極層以及該第二閘極填充層一起配置成該第二閘極結構。
由於本揭露該半導體元件的設計，該第一閘極結構與該第二閘極結構可具有不同深度，以便具有不同臨界電壓。因此，該第一閘極結構與該第二閘極結構可提供不同功能。結果，可增加該半導體元件的可應用性(applicability)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。
應當理解，在本揭露的描述中，一元件(或一特徵)位在沿方向Z之最高垂直位面處的一表面，表示該元件(或該特徵)的一上表面。一元件(或一特徵)位在沿方向Z之最低垂直位面處的一表面，表示該元件(或該特徵)的一下表面。
圖1例示本揭露一實施例之一半導體元件1A之製備方法10的流程示意圖。圖2到圖12例示本揭露一實施例之半導體元件1A之部分製備流程的剖視示意圖。
請參考圖1到圖5，在步驟S11，可提供一基底101，以及多個第一絕緣結構200與一第二絕緣結構300可形成在基底101中。
請參考圖2，舉例來說，基底101可包含矽、鍺、矽鍺、矽碳、矽鍺碳、鎵、砷化鎵、砷化銦(indium arsenide)、磷化銦(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半導體材料。在一些實施例中，基底101可包括一有機半導體或一層式半導體，例如矽/矽鍺、絕緣體上覆矽或絕緣體上覆矽鍺。當基底101包含絕緣體上覆矽時，基底101可包括含矽的一上半導體層與一下半導體層，以及一埋入隔離層，該埋入隔離層可將該上半導體層與該下半導體層分隔開。舉例來說，該埋入隔離層可包含一結晶(crystalline)或非結晶(non-crystalline)氧化物、氮化物或其任何組合。
請參考圖2，可執行一系列的沉積製程以沉積一墊氧化物層601以及一墊氮化物層603在基底101上。舉例來說，墊氧化物層601可包含氧化矽或類似物。舉例來說，墊氮化物層603可包含氮化矽或類似物。一第一遮罩層701可形成在墊氮化物層603上。第一遮罩層701可為一光阻層。可執行一微影製程以在第一遮罩層701上界定出該等第一絕緣結構200的一圖案。
請參考圖3，在該微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成多個第一絕緣溝槽801，該等第一絕緣溝槽801沿著墊氧化物層601與墊化物層603且延伸到基底101而形成。在一些實施例中，舉例來說，該蝕刻製程可包括多個步驟，例如一第一蝕刻步驟以及一接續的一第二蝕刻步驟，該第一蝕刻步驟用於將該等第一絕緣結構200的該圖案轉換成墊氮化物層603與墊氧化物層601，該第二蝕刻步驟用於移除基底101的一些部分以形成該等第一絕緣溝槽801。在該等第一絕緣溝槽801形成之後，可移除第一遮罩層701。
請參考圖4，之後將轉換成多個第一黏著層203的一層黏著材料可共形地形成在該等第一絕緣溝槽801中。在一些實施例中，舉例來說，該黏著材料可為氧化矽、氮氧化矽或氧化氮化矽。
舉例來說，該層黏著材料的製作技術包含在一氧化物/氮氧化物環境下執行一快速熱氧化(rapid thermal oxidation)。該快速熱氧化的一溫度可大約為1000℃。在該快速熱氧化之後，第一絕緣溝槽801的各角落可成圓弧狀(rounded)。
舉另一個例子，該層黏著材料的製作技術可包含一沉積製程，且同時將四乙氧基矽烷(tetraethoxysilane，TEOS)與臭氧流到該等第一絕緣溝槽801。在該沉積製程的該基底溫度可大於400℃、大於500℃或大於600℃。可加入例如水(蒸氣)、六甲基二矽氮烷(hexamethyldisilazane，HMDS)以及四甲基二矽氧烷(1,1,3,3-tetramethyldisiloxane，TMDSO)的添加劑，以確保一更可流動或平滑的沉積。TEOS的例示流量可大於0.1gm/min(每分鐘公克數)、大於0.5gm/min、大於1gm/min或大於3gm/min。臭氧的例示流量可在大於1000sccm(每分鐘標準立方公分，standard cubic centimeter per minute)、大於3000sccm、大於10000sccm或是大於30000sccm流動。
在接下來之製程期間及在接下來之製程之後，該層黏著材料可改善黏性並減少分層(delamination)與破裂(cracking)的發生率。此外，該層黏著材料可顯示出一較平滑外表面，該較平滑外表面可能確實地影響接下來之製程中的多個沉積動態。
請參考圖4，之後將轉換成多個第一處理後流動層205的一流動層，可形成在該層黏著材料上。在一些實施例中，該流動層可包括具有多個不飽和鍵結的多個化合物，例如雙鍵結以及三鍵結。該流動層可以軟膠狀層(soft jelly-like layer)、具有液體流動特性的凝膠(gel having liquid flow characteristics)，或是液體層為特徵，但並不以此為限。該流動層可流進並填滿多個小的基底間隙，而不會形成空洞(voids)或薄弱水氣(weak seams)。在一些實施例中，可執行一熱製程，以藉由固體化該流動層而將流動層501轉變成為一加工後流動層。熱製程可能會將不飽和鍵結分解為自由基(radicals)，以及該等化合物可經由該等自由基而交聯(cross-link)。因此，該流動層可被固體化。在一些實施例中，在熱製程期間，可縮減流動層511的體積。因此，相較於該流動層，該加工後流動層可具有較大密度。
在一些實施例中，該流動層可為可流動氧化矽、氮化矽或氮氧化矽。在一些實施例中，該流動層可為碳化矽或碳氧化矽。
請參考圖4，可執行一高深寬比製程以沉積一層絕緣材料在該加工後流動層上，該層絕緣材料之後將轉變成多個第一絕緣層201，該層絕緣材料可完全填滿該等第一絕緣溝槽801。舉例來說，該絕緣材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽或摻氟矽酸鹽。
該高深寬比製程可包括一第一階段以及一第二階段。該第一階段可具有一低沉積率，以確保更均勻的溝槽填充，並減少形成孔洞(voids)的機會。第二階段可具有一快速沉積率，以藉由減少沉積時間而提升整體生產效率。該高深寬比製程可均包括當較慢的沉積率有益於減少缺陷時的一較慢沉積率階段，以及當高沉積率導致較短沉積時間時的一較高沉積率階段。
在一些實施例中，該高深寬比製程的壓力可介於大約200Torr與大約760Torr之間。在一些實施例中，該高深寬比製程的溫度可介於大約400℃到大約570℃之間。
在一些實施例中，可執行一兩階段退火(two stage anneal)在該層絕緣材料。該兩階段退火的第一階段可在一環境中的一較低溫度下繼續進行，而該環境包括一或多個含氧種類，例如水、氧、一氧化氮(nitric oxide)或一氧化二氮(nitrous oxide)。該兩階段退火的第一階段可重新安排並加強氧化矽網路(silicon oxide network)，以避免在該等溝槽中形成薄弱水氣的空洞(voids)與開口(opening)。此外，該兩階段退火之第一階段的較低溫度可以防止氧氣與多個溝槽壁(trench walls)和基底101的其他部分反應，以形成非期望(undesirable)的多個氧化物層。
該兩階段退火的第二階段可在一缺氧環境中的一較高溫度中接著繼續進行。該兩階段退火的第二階段可重新配置該絕緣材料的結構並排除水分，其均可增加該絕緣材料的密度。舉例來說，該環境可為大致純氮、氮氣和稀有氣體(noble gases)(例如氦、氖、氬或氙)的混合物，或一大致純稀有氣體。該環境亦可具有多個還原氣體，例如氫或氨水(ammonia)。該兩階段退火的第二階段可可促進高溫稠密化(densification)而不會使基板101氧化。
請參考圖4，可執行一平坦化製程，例如化學機械研磨，直到基底101的上表面暴露為止。在平坦化製程之後，該層黏著材料509可轉變成第一黏著層203在該等第一絕緣溝槽801中。該加工後流動層可轉變成該等第一處理後流動層205在該等第一絕緣溝槽801中。該等第一絕緣層201、該等第一黏著層203以及該等第一處理後流動層205一起配置成該等第一絕緣結構200。
請參考圖4，該等第一絕緣結構200的各上表面可大致與基底101的上表面101TS為共面。該等第一絕緣結構200可界定出基底101的一第一主動區AA1。應當理解，第一主動區AA1可包括基底101的一部分以及基底101之該部分上方的一空間。將一元件描述成設置在第一主動區AA1上，表示該元件設置在基底101之該部分的一上表面上。將一元件描述成設置在第一主動區AA1中，表示該元件設置在基底101之該部分中；然而，該元件的一上表面可齊平於基底101之該部分的該上表面。將一元件描述成設置在第一主動區AA1上方，表示該元件設置在基底101之該部分的該上表面上方。
請參考圖5，第二絕緣結構300可以類似於如圖2到圖4所描述之該等第一絕緣結構200的一程序而形成在基底101中。第二絕緣結構300與其中一個第一絕緣結構200可界定出一第二主動區AA3。第二主動區AA3可在第一主動區AA1旁邊。第二絕緣結構300的上表面、該等第一絕緣結構200的各上表面以及基底101的上表面101TS可大致為共面。在一些實施例中，該等第一絕緣結構200的深度D1可大於第二絕緣結構300的深度D3。在一些實施例中，第二絕緣結構300的寬度W3可相同於該等第一絕緣結構200的深度W1。在一些實施例中，第二絕緣結構300的寬度W3可大於第一絕緣結構200的深度W1。
請參考圖1及圖6，在步驟S13，一預溝槽(pre-trench)803可形成在基底101中。
請參考圖6，一第二遮罩層703可形成在基底101上，並可覆蓋該等第一絕緣結構200與第二絕緣結構300。在一些實施例中，第二遮罩層803可為一光阻層。在一些實施例中，第二遮罩層703可為一多層結構，包括在基底101上的一硬遮罩層以及在該應遮奧層上的一光阻層。舉例來說，該硬遮罩層可包含氮化矽或類似物。可執行一微影製程以在第二遮罩層703上界定出預溝槽803的一圖案。
請參考圖6，可執行一第一蝕刻製程以移除基底101的一部分，進而形成預溝槽803。在一些實施例中，該第一蝕刻製程可包括多個步驟，例如一第一蝕刻步驟以及一第二蝕刻步驟，該第一蝕刻步驟用於將預溝槽803的該圖案從該光阻層轉變到第二遮罩層703的該硬遮罩層上，該第二蝕刻步驟用於移除基底101的一部分以形成預溝槽803。預溝槽803可位在第一主動區AA1中，並可具有一深度D5。在一些實施例中，預溝槽803的深度D5可小於第二絕緣結構300的深度D3。在一些實施例中預溝槽803的深度D5可相同於第二絕緣結構300的深度D3。在一些實施例中，預溝槽803的深度D5可大於第二絕緣結構300的深度D3。在一些實施例中，在預溝槽803形成之後，可移除第二絕緣結構300。
請參考圖1及圖7，在步驟S17，可加深預溝槽803以形成一第一溝槽805，以及一第二溝槽807可同時形成在基底101中。
請參考圖7，在一些實施例中，一第三遮罩層705可形成在基底101上。第三遮罩層705可為一光阻層，該光阻層具有第一溝槽805與第二溝槽807的一圖案。接下來，可執行一第二蝕刻製程以加深預溝槽803成為第一溝槽805，且同時形成第二溝槽807。
在一些實施例中，為一光阻層的第三遮罩層705可形成在第二遮罩層703之該硬遮罩層上。可執行一微影製程以在第三遮罩層705上界定出第二溝槽708的一圖案。可執行接續的一圖案轉變蝕刻以將第二溝槽807的該圖案轉變到第二遮罩層703的該硬遮罩層上。在該圖案轉變之後，可移除第三遮罩層705。可接著執行第二蝕刻製程以加深預溝槽803，進而形成第一溝槽805，且同時形成第二溝槽807。
請參考圖7，第一溝槽805可形成在第一主動區AA1中，並具有一深度D7。第二溝槽807可形成在第二主動區AA3中，並具有一深度D9。在一些實施例中，第一溝槽805的深度D7可小於該等第一絕緣結構200的深度D1，並可大於第二溝槽807的深度D9。在一些實施例中，第二溝槽807的深度D9可小於第二絕緣結構300的深度D3。在一些實施例中，第二溝槽807的深度D9可大於第二絕緣結構200的深度D3，並可小於第一溝槽805的深度D7。在一些實施例中，第一溝槽805的深度D7可大於該等第一絕緣結構200的深度D1。在一些實施例中，第一溝槽805的一寬度W5可相同於第二溝槽807的一寬度W7。在一些實施例中，第一溝槽805的寬度W5可小於第二溝槽807的寬度W7。
應當理解，在文中所使用的「同時形成(concurrently formed)」(或類似語言)，表示在接近(但並不需要很精確)相同時間且在一相同的製造步驟中所形成。
請參考圖1及圖8到圖11，在步驟S17，一第一閘極結構400可形成在第一溝槽805中，以及一第二閘極結構500可形成在第二溝槽807中。
請參考圖8，一隔離材料層605可共形地形成在第一溝槽805與第二溝槽807中，以及在基底101的上表面101TS上。在第一溝槽805與第二溝槽807中的隔離材料層605可具有U型剖面輪廓。舉例來說，隔離材料層605可包括氧化物、氮化物、氮氧化物、矽酸鹽(例如金屬矽酸鹽)、鋁酸鹽、鈦酸鹽、氮化物、高介電常數的介電材料或其組合。舉例來說，隔離材料層605的製作技術可包含適合的沉積製程，例如化學氣相沉積、原子層沉積、蒸鍍(evaporation)、化學溶液沈積(chemical solution deposition)或其他適合的沉積製程。可依據沉積製程以及所使用之材料的成分與數量以改變隔離材料層605的厚度。在一些實施例中，隔離材料層605包括多層。舉例來說，隔離材料層605可為一氧化物-氮化物-氧化物(ONO)結構。舉另一個例子，隔離材料層605可包括一下層以及一上層，該下層包含氧化矽，該上層包含高介電常數的介電材料。
該等高介電常數材料(介電常數大於7.0)的例子包括金屬氧化物，但並不以此為限，該等金屬氧化物例如氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鉭、氧化鈦、氧化鈦鍶鋇、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉭鈧鉛(lead scandium tantalum oxide)以及鈮酸鋅鉛(lead zinc niobate)。舉例來說，該高介電常數材料還可包含多個摻雜物，例如鑭與鋁。
在一些實施例中，一界面層(interfacial layer)(圖未示)可形成在基底101與隔離材料層605之間。舉例來說，該界面層可包含氧化矽、氮化矽、氮氧化矽、其他半導體氧化物或其組合。可使用任何適合的製程將界面層形成任何適合的厚度，該製程包括熱生長(thermal growth)、原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、旋塗(spin-on)沉積或其他適合的沉積製程。舉例來說，該界面層的厚度可介於大約7Å到大約12Å之間，或是介於大約8Å到大約10Å之間。在半導體元件1A的製造期間，該界面層可促進隔離材料層605的形成。
請參考圖9，一功函數材料層607可共形地形成在隔離材料層605上。在一些實施例中，功函數材料層607可包括多晶矽、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁化鈦、氮化鋁鈦、氮化碳鉭、碳化鉭、氮化矽鉭、金屬合金或其組合。在一些實施例中，舉例來說，功函數材料層607可包含p型功函數金屬材料以及n型功函數金屬材料。該等p型功函數金屬材料可包括一些成分，例如釕、鈀、鉑、鈷、鎳以及導電金屬氧化物、氮化鈦或其組合。該等n型金屬材料包括一些成分，例如鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦以及碳化鋁)、鋁化物或其組合。舉例來說，功函數材料層607的製作技術可包含一適合的沉積製程，例如一共形原子層沉積。
該共形原子層沉積在多個預定的製程條件下，將兩種(或多種)不同的來源氣體一種一種交替地供應到一單一原子層級的一處理物體(process object)上，以使多個化學種類被吸收到該處理物體，且經由多個表面反應而沉積在該加工物體上。舉例來說，第一來源氣體以及第二來源氣體交替地供應到一加工物體，以沿其表面流動，藉此包含在該第一來源氣體中的該等分子吸收到該表面，以及包含在該第二來源氣體中的該等分子與源自該第一來源氣體所吸收的該等分子進行反應，以形成一單一分子級之一厚度的一層膜。
請參考圖10，一填充材料層609可形成在功函數材料層607上，並填滿第一溝槽805與第二溝槽807。填充材料層609可包括任何適合的導體，包括鎢、鋁、銅、鈦、銀、釕、鉬或其合金。舉例來說，填充材料層609的製作技術可包含原子層沉積、化學氣相沉積或噴濺。
請參考圖11，可執行一平坦化製程，例如化學機械研磨，直到基底101的上表面暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟。在該平坦化製程之後，隔離材料層605可轉變成在第一溝槽8052中的一第一閘極介電層401以及在第二溝槽807中的一第二閘極介電層501。功函數材料層607可轉變成在第一溝槽805中的一第一閘極電極層403以及在第二溝槽807中的一第二閘極電極層503。填充材料層609可轉變成在第一溝槽中805中的一第一閘極填充層405以及在第二溝槽807中的一第二閘極填充層505。第一閘極介電層401、第一閘極電極層403以及第一閘極填充層405一起配置成第一閘極結構400。第二閘一介電層501、第二閘極電極層503以及第二閘極填充層505一起配置成第二閘極結構500。
請參考圖11，第一閘極結構400的輪廓可從第一溝槽805繼承而來，以及第二閘極結構500的輪廓可從第二溝槽807繼承而來。第一閘極介電層401與第一閘極電極層403可分別沿著第一溝槽805與第二溝槽807的各內表面延伸，以形成U形剖面輪廓。第一閘極電極層403與第二閘極電極層503可具有U形剖面輪廓。
請參考圖11，第一閘極介電層401的各上表面401TS、第一閘極電極層403的各上表面403TS以及第一閘極填充層405的上表面405TS可大致為共面，並可視為第一閘極結構400的上表面。第二閘極介電層501的各上表面501TS、第二閘極電極層503的各上表面503TS以及第二閘極填充層505的上表面505TS可大致為共面，並可視為第二閘極結構500的上表面。第一閘極結構400的上表面與第二閘極結構500的上表面可大致與基底101的上表面101TS為共面。第一閘極結構400可具有與第一溝槽805之深度D7相同的深度，以及第二閘極結構500可具有與第二溝槽807之深度D9相同的深度。由於第一閘極結構400與第二閘極結構500的不同深度，所以第一閘極結構400與第二閘極結構500可具有不同臨界電壓，而不同的臨界電壓可使用於不同的應用。
請參考圖1及圖12，在步驟S19，一第一罩蓋層407可形成在第一閘極結構400上，一第二罩蓋層507可形成在第二閘極結構500上，第一雜質區103、105可形成在第一閘極結構400的兩側上，以及第二雜質區107、109可形成在第二閘極結構500的兩側上。
請參考圖12，第一罩蓋層407可形成在基底101上，並可覆蓋第一閘極介電層401、第一閘極電極層403以及第一閘極填充層405。第二罩蓋層507可形成在基底101上，並可覆蓋第二閘極介電層501、第二閘極電極層503以及第二閘極填充層505。舉例來說，第一罩蓋層407與第二罩蓋層507可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽或其組合。
請參考圖12，第一雜質區103、105與第二雜質區107、109可藉由一植入製程而形成在基底101中。在該植入製程期間，第一罩蓋層407與第一閘極填充層405可當作遮罩，以大致地避免摻雜物被植入進入第一閘極結構400與第二閘極結構500中。該植入製程的該等摻雜物可包括p型雜質或n型雜質。該等p型雜質可添加到一本徵(intrinsic)半導體，以產生多個價電子(valence electrons)的缺陷(deficiencies)。在一含矽基底中，例如雜質之p型摻雜物的例子包括硼、鋁、鎵及銦，但並不以此為限。n型雜質可添加到一本徵半導體，以貢獻多個自由電子給該本徵半導體。在一含矽基底中，例如雜質之n型摻雜物的例子包括銻、砷及磷，但並不以此為限。
在一些實施例中，可執行一退火(anneal)製程以啟動第一雜質區103、105與第二雜質區107、109。該退火製程的溫度可介於大約800℃到大約1250℃之間。該退火製程可具有一製程持續時間(process duration)，介於大約1毫秒(millisecond)到大約500毫秒之間。舉例來說，該退火製程可為一快速熱退火、一雷射尖峰退火(laser spike anneal)或是一閃光退火(flash lamp anneal)。
在一些實施例中，第一雜質區103、105與第二雜質區107、109可具有相同的電類型，例如p型或n型。在一些實施例中，第一雜質區103、105與第二雜質區107、109可具有不同的電類型。在一些實施例中，第一雜質區103、105的各下表面103BS、105BS可具有相同於第二雜質區107、109的各下表面107BS、109BS的垂直位面。在一些實施例中，第一雜質區103、105與第二雜質區107、109的摻雜濃度可介於大約1E19 atoms/cm 3到大約1E21 atoms/cm 3之間。
圖13到20例示本揭露一些實施例之半導體元件1B、1C、1D、1E、1F、1G、1H、1I的各階段剖視示意圖。
請參考圖13，半導體元件1B可具有類似於在圖12所描述的一結構。在圖13中與圖12中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。第二絕緣結構300的深度D3可相同於第一絕緣結構200的深度D1。
請參考圖14，半導體元件1C可具有類似於在圖13所描述的一結構。在圖14中與圖13中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。半導體元件1C可僅包括一個第一絕緣結構200以及一個絕緣結構300。第一絕緣結構200可相對第二閘極500設置，並以第一閘極結構400插置在第一絕緣結構200與第二閘極500之間，並可設置在基底101中。第二絕緣結構300可相對第一閘極結構400設置，並以第二閘極結構500插置在第二絕緣結構300與第一閘極結構400之間，並可設置在基底101中。
請參考圖14，第三雜質區111、113、115可設置在基底101中。第三雜質區111可設置在第一絕緣結構200與第一閘極結構400之間。第三雜質區113可設置在第一閘極結構400與第二閘極結構500之間。第三雜質區115可設置在第二閘極結構500與第二絕緣結構300之間。在一些實施例中，第三雜質區111、115可視為第一閘極結構400與第二閘極結構500的各汲極區。第三雜質區113可視為第一閘極結構400與第二閘極結構500的一共源極區。
請參考圖15，半導體元件1D可具有類似於在圖12所描述的一結構。在圖15中與圖12中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。半導體元件1D可包括一第一濕潤層409、一第一阻障層411、一第二濕潤層509以及一第二阻障層511。
請參考圖15，第一濕潤層409可設置在第一閘極電極層403與第一閘極填充層405之間。第二濕潤層509可設置在第二閘極電極層503與第二閘極填充層505之間。第一濕潤層409與第二濕潤層509可具有U形剖面輪廓。舉例來說，第一濕潤層409與第二濕潤層509可包含鈦、鉭、鎳或鈷。可從一相同層形成第一濕潤層409與第二濕潤層509，並可同時形成。舉例來說，第一濕潤層409與第二濕潤層509的製作技術可包含原子層沉積、化學氣相沉積或噴濺。第一濕潤層409與第二濕潤層509可有助於該等層之間的鍵結，並可有助於接下來各層的均勻沉積。
請參考圖15，第一阻障層411可設置在第一濕潤層409與第一閘極填充層405之間。第二阻障層511可設置在第二濕潤層509與第二閘極填充層505之間。第一阻障層411與第二阻障層511可具有U形剖面輪廓。舉例來說，第一阻障層411與第二阻障層511可包含氮化鈦、氮化鉭或其組合。舉例來說，第一阻障層411與第二阻障層511的製作技術可包含原子層沉積、化學氣相沉積或噴濺。第一阻障層411與第二阻障層511可避免接下來的沉積製程降解半導體元件1D的其他層。
請參考圖16，半導體元件1E可具有類似於在圖12所描述的一結構。在圖16中與圖12中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。第一閘極介電層401可為一多層結構，包括一第一下介電層401-1以及一第一上介電層401-3，第一下介電層401-1朝內位在基底101的第一主動區AA1中，第一上介電層401-3共形地設置在第一下介電層401-1上。第一上介電層401-3可設置在第一閘極電極層403與第一下介電層401-1之間。第一下介電層401-1與第一上介電層401-3可具有U形剖面輪廓。
請參考圖16，第二閘極介電層501可為一多層結構，包括一第二下介電層501-1以及一第二上介電層501-3，第二下介電層501-1朝內位在基底101的第二主動區AA3中，第二上介電層501-3共形地設置在第二下介電層501-1上。第二上介電層501-3可設置在第二閘極電極層503與第二下介電層501-1之間。第二下介電層501-1與第二上介電層501-3可具有U形剖面輪廓。
第一下介電層401-1與第二下介電層501-1可包含一相同材料。第二下介電層501-1與第二上介電層501-3可包含一相同材料。在一些實施例中，舉例來說，第一下介電層401-1與第二下介電層501-1可包含高介電常數的介電材料，舉例來說，第一上介電層401-3與第二上介電層501-3可包含氧化矽。在一些實施例中，舉例來說，第一下介電層401-1與第二下介電層501-1可包含氧化矽，舉例來說，第一上介電層401-3與第二上介電層501-3可包含高介電常數的介電材料。
請參考圖17，半導體元件1F可具有類似於在圖12所描述的一結構。在圖17中與圖12中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。
請參考圖17，可凹陷第一閘極介電層401、第一閘極電極層403、第一閘極填充層405、第二閘極介電層501、第二閘極電極層503以及第二閘極填充層505。換言之，第一閘極介電層401的上表面401TS、第一閘極電極層403的上表面403TS、第一閘極填充層405的上表面405TS、第二閘極介電層501的上表面501TS、第二閘極電極層503的上表面503TS以及第二閘極填充層505的上表面505TS可位在一垂直位面，該垂直位面低於基底101之上表面101TS的一垂直位面。第一罩蓋層407可設置在第一閘極介電層401、第一閘極電極層403與第一閘極填充層405上，並設置在基底101中。第二罩蓋層507可設置在第二閘極介電層501、第二閘極電極層503與第二閘極填充層505上，並設置在基底101中。第一罩蓋層407的上表面407TS與第二罩蓋層507的上表面507TS可大致與基底101的上表面101TS為共面。
請參考圖18，半導體元件1G可具有類似於在圖17所描述的一結構。在圖18中與圖17中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。第一罩蓋層407可包括一第一下罩蓋層407-1以及一第一上罩蓋層407-3。第二罩蓋層507可包括一第二下罩蓋層507-1以及一第二上罩蓋層507-3。
請參考圖18，第一下罩蓋層407-1可設置在第一閘極介電層401、第一閘極電極層403以及第一閘極填充層405上。第一上罩蓋層407-3可設置在第一下罩蓋層407-1上。第二下罩蓋層507-1可設置在第二閘極介電層501、第二閘極電極層503以及第二閘極填充層505上。第二上罩蓋層507-3可設置在第二下罩蓋層507-1上。第一下罩蓋層407-1的上表面與第二下罩蓋層507-1的上表面可大致與基底101的上表面101TS為共面。第一下罩蓋層407-1與第二下罩蓋層507-1可包含高介電常數的介電材料。第一上罩蓋層407-3與第二上罩蓋層507-3可包含一低介電常數材料，例如氧化矽。包含低介電常數材料的第一上罩蓋層407-3與第二上罩蓋層507-3可降低在基底101之上表面101TS處的電場；因此，可減少漏電流。
請參考圖19，半導體元件1H可具有類似於在圖12所描述的一結構。在圖19中與圖12中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。
請參考圖19，可凹陷第一閘極電極層403、第一閘極填充層405、第二閘極電極層503以及第二閘極填充層505。換言之，第一閘極電極層403的上表面403TS、第一閘極填充層405的上表面405TS、第二閘極電極層503的上表面503TS以及第二閘極填充層505的上表面505TS可位在一垂直位面，該垂直位面低於基底101之上表面101TS、第一閘極介電層401之各上表面401TS以及第二閘極介電層501之各上表面501TS的一垂直位面。第一罩蓋層407可設置在第一閘極電極層403與第一閘極填充層405上，並設置在第一閘極介電層401的各內表面之間。第二罩蓋層507可設置在第二閘極電極層503與第二閘極填充層505上，並設置在第二閘極介電層501的各內表面之間。第一罩蓋層407的上表面407TS與第二罩蓋層507的上表面507TS可大致與基底101的上表面101TS、第一閘極介電層401的上表面401TS以及第二閘極介電層501的上表面501TS為共面。
請參考圖20，半導體元件1I可具有類似於在圖12所描述的一結構。在圖20中與圖12中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。第一雜質區103、105的下表面103BS、105BS可位在一垂直位面，該垂直位面低於第二雜質區107、109之下表面107BS、109BS的一垂直位面。在一些實施例中，第一雜質區103、105的下表面103BS、105BS可位在一垂直位面，該垂直位面低於第二絕緣結構300之下表面的一垂直位面。在一些實施例中，第一雜質區103、105的下表面103BS、105BS可位在一垂直位面，該垂直位面高於第二絕緣結構300之下表面的一垂直位面。
圖21到圖28例示本揭露另一實施例之半導體元件1J之製備流程的各階段剖視示意圖。
請參考圖21，一中間半導體元件可以類似於如圖2到圖5所描述的一程序所製造。一第一摻雜區611以及一第二摻雜區613可分別形成在第一主動區AA1與第二主動區AA3中。第一摻雜區611與第二摻雜區613可摻雜有一摻雜物，例如磷、砷、銻或硼。第一摻雜區611的下表面611BS可位在一垂直位面，該垂直位面低於第二摻雜區613之下表面613BS的一垂直位面。
請參考圖22，第一溝槽805、第二溝槽807可以類似於如圖6及圖7所描述的一程序所形成。
請參考圖23，可形成多個覆蓋層615以覆蓋第一溝槽805與第二溝槽807之各內表面的上部。該等覆蓋層615亦可覆蓋基底101的上表面101TS。該等覆蓋層615的製作技術可包含一沉積製程，例如一原子層沉積方法，以精確地控制該原子層沉積方法之一第一前驅物的數量。舉例來說，該等覆蓋層615可包含氧化鋁、氧化鉿、氧化鋯、氧化鈦、氮化鈦、氮化鎢、氮化矽或氧化矽。
請參考圖24，多個下遮罩層617可分別對應形成在第一溝槽805與第二溝槽807的各底部上。舉例來說，該等下遮罩層617可包含氧化矽或類似物。該等下遮罩層617的製作技術可包含一沉積製程以及接續的一蝕刻製程，在該蝕刻製程中，該等下遮罩層617相對於該等覆蓋層615具有選擇性。
請參考圖25，多個第一側間隙子809可從第一溝槽805之內表面的各下部朝外延伸，以及多個第二側間隙子811可從第二溝槽807之內表面的各下部朝外延伸。該等第一側間隙子809與第二溝槽807的製作技術可包含一蝕刻製程，例如濕蝕刻。該等下遮罩層617可當作一保護層以避免在該等下遮罩層617下方的該等區域在該蝕刻製程期間被蝕刻；換言之，在該等下遮罩層617下方的該區域可保持完整。此外，該等覆蓋層615亦可在該蝕刻製程期間當作用於第一雜質區103、105與第二雜質區107、109之各上部的多個保護層。
請參考圖26，多個第一應力區413可形成在該等第一側間隙子809中，以及多個第二應力區513可形成在該等第二側間隙子811中。該等第一應力區413與該等第二應力區513的製作技術可包含一磊晶生長(epitaxial growth)製程，例如快速熱化學氣相沉積、低能量電漿沉積、超高真空(ultra-high vacuum)化學氣相沉積、常壓(atmospheric pressure)化學氣相沉積或是分子束磊晶(molecular beam epitaxy)。在一些實施例中，該等第一應力區413與該等第二應力區513具有一相同晶格常數(lattice constant)。
在一些實施例中，用於一n型元件的磊晶材料可包括Si、SiC、SiCP、SiGeP、SiP、SiGeSnP或類似物，以及用於一p型元件的磊晶材料可包括SiGe、SiGeB、Ge、GeB、GeSn、GeSnB、一摻雜硼III-V族化合物材料或類似物。
在一些實施例中，可使用適合的多個前驅物原位摻入多個摻雜物。該等第一應力區413與該等第二應力區513的摻雜濃度可介於大約1E19 atoms/cm 3到大約1E21 atoms/cm 3之間。應當理解，術語「原位(in-situ)」意指在形成一摻雜層的處理步驟期間，引入決定該摻雜層之導電類型的摻雜物，該處理步驟則例如磊晶沉積。術語「導電類型(conductivity type)」表示為p型或n型的一摻雜區。
在一些實施例中，可使用一磊晶預清洗製程以移除氧化物材料的多個薄層，而氧化物材料的該等薄層則位在該等第一側間隙子809與該等第二側間隙子811之各內側壁處。該磊晶預清洗製程可為電漿輔助的乾蝕刻製程，該製程包括將一基底同時暴露於氫、NF 3和NH 3電漿副產物或使用含有氫氟酸之一溶液的濕蝕刻。
請參考圖27，可藉由多個蝕刻製程移除該等覆蓋層615以及該等下遮罩層617，該等蝕刻製程例如濕蝕刻或乾蝕刻。
請參考圖28，第一閘極結構400、第二閘極結構500、第一罩蓋層407以及第二罩蓋層507可以類似於如圖8到圖12所描述的一程序所形成。該等第一應力區413與該等第二應力區513可具有不同於基底101的晶格常數。因此，可提升半導體元件1J的載子移動率(carrier mobility)，並可改善半導體元件1J的效能。
圖29例示本揭露另一實施例之半導體元件1K的頂視示意圖。請參考圖29，半導體元件1K可具有類似於在圖28所描述的一結構。在圖29中與圖28中相同或類似的元件則已經標示為類似的元件編號，且已經省略其重複的描述。該等第一應力區413與該等第二應力區513可各自形成，並可具有不同晶格常數。舉例來說，該等第一應力區413可包含碳化矽，並可伸展地應變，以及該等第二應力區513可包含矽鍺，並可壓縮地應變。該等第一應力區413與該等第二應力區513的不同應變可適於不同導電類型的元件。
本揭露之一實施例提供一種半導體元件，具有一基底；一第一閘極結構，位在該基底中並具有一第一深度以及一第一臨界電壓；以及一第二閘極結構，位在該基底中並具有一第二深度以及一第二臨界電壓。該第一深度大於該第二深度，以及該第一臨界電壓不同於該第二臨界電壓。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一預溝槽在該基底中；同時加深該預溝槽成為一第一溝槽並形成一第二溝槽在該基底中；以及同時形成一第一閘極結構在該第一溝槽中以及一第二閘極結構在該第二溝槽中。該第一閘極結構具有一第一深度以及一第一臨界電壓，且該第二閘極結構具有一第二深度以及一第二臨界電壓；以及該第一深度大於該第二深度，以及該第一臨界電壓不同於該第二臨界電壓。
由於本揭露該半導體元件的設計，第一閘極結構400與第二閘極結構500可具有不同深度，以便具有不同臨界電壓。因此，第一閘極結構400與第二閘極結構500可提供不同功能。結果，可增加半導體元1A件的可應用性。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 1F:半導體元件 1G:半導體元件 1H:半導體元件 1I:半導體元件 1J:半導體元件 1K:半導體元件 10:製備方法 101:基底 101TS:上表面 103:第一雜質區 103BS:下表面 105:第一雜質區 105BS:下表面 107:第二雜質區 107BS:下表面 109:第二雜質區 109BS:下表面 111:第三雜質區 113:第三雜質區 115:第三雜質區 200:第一絕緣結構 201:第一絕緣層 203:第一黏著層 205:第一處理後流動層 300:第二絕緣結構 400:第一閘極結構 401:第一閘極介電層 401-1:第一下介電層 401-3:第一上介電層 401TS:上表面 403:第一閘極電極層 403TS:上表面 405:第一閘極填充層 405TS:上表面 407:第一罩蓋層 407-1:第一下罩蓋層 407-3:第一上罩蓋層 407TS:上表面 409:第一濕潤層 411:第一阻障層 413:第一應力區 500:第二閘極結構 501:第二閘極介電層 501-1:第二下介電層 501-3:第二上介電層 501TS:上表面 503:第二閘極電極層 503TS:上表面 505:第二閘極填充層 505TS:上表面 507:第二罩蓋層 507-1:第二下罩蓋層 507-3:第二上罩蓋層 507TS:上表面 509:第二濕潤層 511:第二阻障層 513:第二應力區 601:墊氧化物層 603:墊氮化物層 605:隔離材料層 607:功函數材料層 609:填充材料層 611:第一摻雜區 611BS:下表面 613:第二摻雜區 613BS:下表面 615:覆蓋層 617:下遮罩層 701:第一遮罩層 703:第二遮罩層 705:第三遮罩層 801:第一絕緣溝槽 803:預溝槽 805:第一溝槽 807:第二溝槽 809:第一側間隙子 811:第二側間隙子 AA1:第一主動區 AA3:第二主動區 D1:深度 D3:深度 D5:深度 D7:深度 D9:深度 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 W1:寬度 W3:寬度 W5:寬度 W7:寬度 Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1例示本揭露一實施例之一半導體元件之製備方法的流程示意圖。 圖2到圖12例示本揭露一實施例之半導體元件之製備流程的各階段剖視示意圖。 圖13到圖20例示本揭露一些實施例之半導體元件的剖視示意圖。 圖21到圖28例示本揭露另一實施例之半導體元件之製備流程的各階段剖視示意圖。 圖29例示本揭露另一實施例之一半導體元件的頂視示意圖。
1A:半導體元件
101:基底
101TS:上表面
103:第一雜質區
103BS:下表面
105:第一雜質區
105BS:下表面
107:第二雜質區
107BS:下表面
109:第二雜質區
109BS:下表面
200:第一絕緣結構
300:第二絕緣結構
400:第一閘極結構
401:第一閘極介電層
403:第一閘極電極層
405:第一閘極填充層
407:第一罩蓋層
500:第二閘極結構
501:第二閘極介電層
503:第二閘極電極層
505:第二閘極填充層
507:第二罩蓋層
AA1:第一主動區
AA3:第二主動區
Z:方向

Claims (20)

  1. 一種半導體元件，包括： 一基底； 一第一閘極結構，位在該基底中並具有一第一深度以及一第一臨界電壓；以及 一第二閘極結構，位在該基底中並具有一第二深度以及一第二臨界電壓； 其中該第一深度大於該第二深度，以及該第一臨界電壓不同於該第二臨界電壓。
  2. 如請求項1所述之半導體元件，其中該第一閘極結構包括一第一閘極介電層、一第一閘極電極層以及一第一閘極填充層；該第一閘極介電層朝內位在該基底中並具有該第一深度；該第一閘極電極層共形地位在該第一閘極介電層上；該第一閘極填充層位在該第一閘極電極層上；以及該第二閘極結構包括一第二閘極介電層、一第二閘極電極層以及 第二閘極填充層；該第二閘極介電層朝內位在該基底中並具有該第二深度；該第二閘極電極層共形地位在該第二閘極介電層上；該第二閘極填充層位在該第二閘極電極層上。
  3. 如請求項2所述之半導體元件，其中該第一閘極介電層具有與該第二閘極介電層相同的一厚度。
  4. 如請求項3所述之半導體元件，其中該第一閘極結構的一上表面以及該第二閘極結構的一上表面大致與該基底的一上表面為共面。
  5. 如請求項4所述之半導體元件，還包括一第一罩蓋層，位在該第一閘極填充層上以及在該基底上。
  6. 如請求項5所述之半導體元件，還包括多個第一絕緣結構以及一第二絕緣結構，該等第一絕緣結構位在該基底中以界定出一第一主動區，該第二絕緣結構相對其中一個第一絕緣結構的設置以界定出一第二主動區，該第二主動區在該第一主動區旁邊，其中該第一閘極結構位在該第一主動區中，以及該第二閘極結構位在該第二主動區中。
  7. 如請求項6所述之半導體元件，其中該等第一絕緣結構與該第二絕緣結構具有不同深度。
  8. 如請求項6所述之半導體元件，其中該等第一絕緣結構具有相同於該第二絕緣結構的一深度。
  9. 如請求項7所述之半導體元件，還包括一第一濕潤層，位在該第一閘極填充層與該第一閘極電極層之間，其中該第一濕潤層包含鈦、鉭、鎳或鈷。
  10. 如請求項9所述之半導體元件，還包括一第一阻障層，位在該第一濕潤層與該第一閘極填充層之間，其中該第一阻障層包含氮化鈦、氮化鉭或其組合。
  11. 如請求項7所述之半導體元件，其中該第一閘極介電層包括一第一下介電層以及一第一上介電層，該第一下介電層朝內位在該基底中，該第一上介電層位在該第一下介電層與該第一閘極電極層之間，該第一下介電層包含高介電常數的介電材料，以及該第一上介電層包含氧化矽。
  12. 如請求項7所述之半導體元件，其中該基底包含複數個第一雜質區及複數個第二雜質區，該等第一雜質區的各下表面與該等第二雜質區的各下表面位在相同的一垂直位面。
  13. 如請求項7所述之半導體元件，其中該基底包含複數個第一雜質區及複數個第二雜質區，該等第一雜質區之各下表面的一垂直位面低於該等第二雜質區之各下表面的一垂直位面。
  14. 如請求項3所述之半導體元件，其中該第一閘極結構的一上表面與該第二閘極結構的一上表面位在一垂直位面，該垂直位面低於該基底的一上表面；一第一罩蓋層位在該第一閘極結構上，以及一第二罩蓋層位在該第二閘極結構上。
  15. 如請求項14所述之半導體元件，其中該第一罩蓋層包括一第一下罩蓋層以及一第一上罩蓋層，該第一下罩蓋層位在該第一閘極結構上，該第一上罩蓋層位在該第一下罩蓋層上，該第一下罩蓋層包含高介電常數的介電材料，以及該第一上罩蓋層包含氧化矽。
  16. 如請求項3所述之半導體元件，其中該第一閘極電極層的各上表面與該第一閘極填充層的一上表面位在一垂直位面，該垂直位面低於該第一閘極介電層之各上表面的一垂直位面，以及一第一罩蓋層位在該第一閘極電極層與該第一閘極填充層上，並接觸該第一閘極介電層的一內表面。
  17. 如請求項3所述之半導體元件，還包括一第一絕緣結構以及一第二絕緣結構，位在該基底中並界定出一第三主動區，其中該第一閘極結構與該第二閘極結構位在該第三主動區中。
  18. 如請求項17所述之半導體元件，還包括多個第三摻雜區，位在該第一絕緣結構與該第一閘極結構之間、位在該第一閘極結構與該第二閘極結構之間，以及位在該第二閘極結構與該第二絕緣結構之間。
  19. 一種半導體元件的製備方法，包括： 提供一基底； 形成一預溝槽在該基底中； 同時加深該預溝槽成為一第一溝槽並形成一第二溝槽在該基底中；以及 同時形成一第一閘極結構在該第一溝槽中以及一第二閘極結構在該第二溝槽中； 其中該第一閘極結構具有一第一深度以及一第一臨界電壓，且該第二閘極結構具有一第二深度以及一第二臨界電壓； 其中該第一深度大於該第二深度，以及該第一臨界電壓不同於該第二臨界電壓。
  20. 如請求項19所述之半導體元件的製備方法，其中同時形成該第一閘極結構在該第一溝槽中以及該第二閘極結構在該第二溝槽中的該步驟，包括： 共形地形成一隔離材料層在該第一溝槽與該第二溝槽中，其中該隔離材料層包含高介電常數的介電材料； 共形地形成一功函數材料層在該隔離材料層上，其中該功函數材料層包含多晶矽、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁化鈦、氮化鈦鋁、氮化碳鉭、碳化鉭、氮化矽鉭、金屬合金或其組合； 形成一填充材料層在該功函數材料層上以填滿該第一溝槽與該第二溝槽，其中該填充材料層包含鎢、鋁、銅、鈦、銀、釕、鉬或其合金；以及 執行一平坦化製程直到該基底的一上表面為止，以將該隔離材料層轉換成一第一閘極介電層在該第一溝槽中以及一第二閘極介電層在該第二溝槽中、以將該功函數材料層轉換成一第一閘極電極層在該第一溝槽中以及一第二閘極電極層在該第二溝槽中，以及將該填充材料層轉換成一第一閘極填充層在該第一溝槽中以及一第二閘極填充層在該第二溝槽中； 其中該第一閘極介電層、該第一閘極電極層以及該第一閘極填充層一起配置成該第一閘極結構，且該第二閘極介電層、該第二閘極電極層以及該第二閘極填充層一起配置成該第二閘極結構。
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