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TWI844225B - 半導體元件形成的方法 - Google Patents

半導體元件形成的方法 Download PDF

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TWI844225B
TWI844225B TW112100672A TW112100672A TWI844225B TW I844225 B TWI844225 B TW I844225B TW 112100672 A TW112100672 A TW 112100672A TW 112100672 A TW112100672 A TW 112100672A TW I844225 B TWI844225 B TW I844225B
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蕭宇正
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台灣積體電路製造股份有限公司
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Abstract

揭示了用於在半導體元件中形成改進的隔離特徵的方法及藉由其形成的半導體元件。在一實施例中，一種方法包括：在基板中蝕刻第一溝槽；利用第一可流動化學氣相沉積製程在第一溝槽中沉積第一絕緣層；利用第二可流動化學氣相沉積製程在第一絕緣層上沉積第二絕緣層，第二可流動化學氣相沉積製程具有與第一可流動化學氣相沉積製程不同的製程參數，並且第一溝槽的一部分保持未由第一絕緣層及第二絕緣層填充；以及在未由第一絕緣層及第二絕緣層填充的第一溝槽的部分中形成絕緣鰭。

Description

半導體元件及方法
無
半導體元件在各種電子應用中使用，諸如，例如，個人電腦、蜂巢電話、數位攝影機、及其他電子設備。半導體元件通常藉由以下操作製造：在半導體基板上方相繼沉積材料的絕緣或介電層、導電層、及半導體層，並且使用微影術圖案化各種材料層以在其上形成電路部件及元件。
半導體工業藉由持續減小最小特徵大小來持續改進各種電子部件（例如，電晶體、二極體、電阻器、電容器等）的整合密度，此允許將更多部件整合到給定區域中。
無
以下揭示內容提供許多不同實施例或實例，以便實施本揭露的不同特徵。下文描述部件及佈置的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語（諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者）來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中設備的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向）且由此可同樣地解讀本文所使用的空間相對性描述詞。
各個實施例提供了一種用於在半導體元件中形成改進的隔離特徵的方法及藉由所述方法形成的半導體元件。方法包括在半導體基板上形成半導體鰭及在半導體鰭上形成隔離結構。隔離結構可藉由在半導體基板上沉積第一隔離層及在第一隔離層上沉積第二隔離層來形成。第一隔離層及第二隔離層可藉由可流動化學氣相沉積(FCVD)製程沉積。第一隔離層及第二隔離層可使用不同製程參數沉積。具體地，第一隔離層或第二隔離層的一者使用產生更保形層的製程參數來沉積，並且第一隔離層或第二隔離層的另一者使用產生具有較佳間隙填充的層的製程參數沉積。使用此兩步沉積製程形成隔離結構產生填充鄰近一些半導體鰭的第一溝槽的隔離結構，而鄰近另一些半導體鰭的第二溝槽未填充並且具有減小的隔離結構的厚度。此舉減少藉由第一溝槽的間隙填充不足導致的元件缺陷，同時允許在第二溝槽中形成較大絕緣鰭（亦稱為混合鰭或介電鰭），此改進了元件效能。
第1圖示出了根據一些實施例的FinFET的實例。FinFET包含基板50（例如，半導體基板）上的鰭55。淺溝槽隔離(STI)區域69在基板50中設置並且鰭55在相鄰淺溝槽隔離區域69之上且從相鄰淺溝槽隔離區域69之間突起。儘管將淺溝槽隔離區域69描述/示出為與基板50分離，如本文所使用，術語「基板」可用於單獨指代半導體基板，或包括淺溝槽隔離區域的半導體基板。此外，儘管將鰭55示出為單種的與基板50連續的材料，鰭55及/或基板50可包含單種材料或複數種材料。在此上下文中，鰭55指代在相鄰淺溝槽隔離區域69之間延伸的多個部分。
閘極介電層100沿著鰭55的側壁且在鰭55的頂表面上延伸，並且閘電極102在閘極介電層100上延伸(同時參閱第21A圖與第21B圖)。磊晶源極/汲極區域92（例如，源極區域及/或汲極區域）在鰭55、閘極介電層100、及閘電極102的相對側面上設置。第1圖進一步示出了在稍後圖式中使用的參考橫截面。橫截面A-A’係沿著閘電極102的縱軸，並且在例如垂直於FinFET的磊晶源極/汲極區域92之間的電流流動方向的方向上。橫截面B-B’垂直於橫截面A-A’並且沿著鰭55的縱軸，且在例如FinFET的磊晶源極/汲極區域92之間的電流流動的方向上。橫截面C-C’平行於橫截面A-A’並且穿過FinFET的磊晶源極/汲極區域92延伸。為了清楚起見，後續圖式指代此等參考橫截面。
本文論述的一些實施例在使用閘極在後製程形成的鰭式場效電晶體(FinFET)的上下文中論述。在一些實施例中，可使用閘極在先製程。一些實施例預期在平面元件（例如，平面場效電晶體）、奈米結構（例如，奈米片、奈米線、閘極全包圍、或類似者）場效電晶體（奈米FET）、或類似者中使用的態樣。
第2圖至第23B圖係根據一些實施例的在製造FinFET時的中間階段的橫截面圖。第2圖直至第5圖、第6A圖、第7至第10圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22圖、及第23A圖沿著第1圖中示出的參考橫截面A-A’示出。第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、及第23B圖沿著第1圖中示出的類似橫截面B-B’示出。第12C圖、第13C圖、第14C圖、第15C圖、及第15D圖沿著第1圖中示出參考橫截面C-C’示出。第6B圖係自頂向下視圖。
在第2圖中，提供了基板50。基板50可係半導體基板，諸如主體半導體、絕緣體上半導體(SOI)基板、或類似者，此半導體基板可係摻雜（例如，用p型或n型摻雜劑）或未摻雜的。基板50可係晶圓，諸如矽晶圓。大體上，SOI基板係在絕緣體層上形成的一層半導體材料。絕緣體層可係例如埋入的氧化物(BOX)層、氧化矽層、或類似者。絕緣體層在基板（通常為矽或玻璃基板）上提供。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括鍺矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
基板50包括n型區域50N及p型區域50P。n型區域50N可以用於形成n型元件，諸如NMOS電晶體，例如，n型FinFET。p型區域50P可以用於形成p型元件，諸如PMOS電晶體，例如，p型FinFET。n型區域50N可與p型區域50P實體分離，並且任何數量的元件特徵（例如，其他主動元件、摻雜區域、隔離結構等）可在n型區域50N與p型區域50P之間設置。第3圖直至第23B圖示出了在n型區域50N或p型區域50P的任一者中的特徵。例如，在第3圖直至第23B圖中示出的結構可應用於n型區域50N及p型區域50P兩者。在伴隨每個附圖的文檔中描述在n型區域50N及p型區域50P的結構中的差異（若有）。
在第3圖中，第一遮罩層52及第二遮罩層54在基板50上形成並且鰭55在基板50中形成。第一遮罩層52及第二遮罩層54可包含氧化物、氮化物、氮氧化物、或類似者。在一些實施例中，第一遮罩層52包含氧化物材料，諸如二氧化矽或類似者，並且可使用原子層沉積(ALD)、化學氣相沉積(CVD)、其組合、或類似者形成。在一些實施例中，第二遮罩層54包含氮化物材料，諸如氮化矽或類似者，並且可使用ALD、CVD、其組合、或類似者形成。第一遮罩層52及第二遮罩層54可用於輔助圖案化基板50以形成鰭55。在一些實施例中，可省去第一遮罩層52及/或第二遮罩層54。
第一遮罩層52、第二遮罩層54、及基板50藉由圖案化製程圖案化以形成鰭55及鄰近鰭55的溝槽。鰭55係半導體條帶。在一些實施例中，第一遮罩層52及第二遮罩層54可經圖案化並且隨後用作遮罩以圖案化基板50中的鰭55。圖案化製程可包含第一圖案化製程接著第二圖案化製程。在一些實施例中，第一圖案化製程在第一遮罩層52及第二遮罩層54上執行以在第一遮罩層52及第二遮罩層54中形成期望圖案。第一圖案化製程可包含適宜的光微影及蝕刻製程。蝕刻製程可係任何可接受的蝕刻製程，諸如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、其組合、或類似者。蝕刻製程可係各向異性的。
隨後，第二圖案化製程在基板50上執行以將第一遮罩層52及第二遮罩層54的圖案轉移到基板50中。第二圖案化製程可包含適宜的蝕刻製程，同時使用第一遮罩層52及第二遮罩層54作為蝕刻遮罩。蝕刻製程可係任何可接受的蝕刻製程，諸如RIE、NBE、其組合、或類似者。蝕刻製程可係各向異性的。
在鰭55的每一者之間的間隔（例如，鄰近鰭55形成的溝槽的寬度）可變化。例如，在鰭55的底部側表面之間的間隔S 1（例如，在鰭55與基板50的主體材料相遇的點處）可在從約3.5 nm至約4.5 nm的範圍中，在鰭55的底部側表面之間的間隔S 2可在從約3 nm至約4 nm的範圍中，並且在鰭55的底部側表面之間的間隔S 3可在從約2 nm至約3 nm的範圍中。在一些實施例中，鰭55可分組為鰭組（諸如第3圖中示出的鰭組G1及G2），其中鰭組藉由在鰭55的底部側表面之間的間隔S 4分離，間隔S 4可在從約40 nm至約120 nm的範圍中。在鰭55的頂部側表面之間的間隔S 5（例如，在與鰭55的頂表面水準處）可在從約7.5 nm至約9.5 nm的範圍中，在鰭55的頂部側表面之間的間隔S 6可在從約5.5 nm至約7.5 nm的範圍中，並且在鰭55的頂部側表面之間的間隔S 7可在從約3.5 nm至約5.5 nm的範圍中。鰭55可具有在從約80 nm至約140 nm的範圍中的高度H 1。
鰭55的高度H 1與在鰭組之間的間隔S 4的比率可在從約1至約3的範圍中。鰭55的高度H 1與間隔S 1的比率可在從約18至約35的範圍中。鰭55的高度H 1與間隔S 2及S 3的比率可在從約20至約70的範圍中。如將在下文詳細論述，提供改進的方法以在鰭55及基板50上沉積絕緣層（諸如第一絕緣層56及第二絕緣層58，下文關於第4圖論述）。絕緣層可經沉積以填充在鰭組G1/G2內的鰭55之間的溝槽，同時提供在鰭組G1及G2之間的絕緣層的最小厚度。此舉防止在鰭組G1/G2內的鰭55之間沉積不期望的材料，同時最大化在鰭組G1及G2之間形成的絕緣鰭（諸如絕緣鰭67，下文關於第8圖論述）的大小，此兩者均減少元件缺陷並且改進元件效能。
用於形成鰭55的以上方法僅僅係用於形成鰭55的示例方法。鰭55可藉由任何適宜方法形成。例如，鰭55可使用一或多個光微影製程（包括雙圖案化或多圖案化製程）形成。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可原本使用單個、直接光微影製程獲得的節距相比較小的節距的圖案。例如，在一個實施例中，犧牲層在基板上形成並且使用光微影製程圖案化。間隔件使用自對準製程在圖案化的犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔件作為遮罩來形成鰭55。在一些實施例中，遮罩（或其他層）可餘留在鰭55上。
在第4圖中，第一絕緣層56在鰭55、第一遮罩層52、第二遮罩層54、及基板50上沉積，並且第二絕緣層58沉積在第一絕緣層56上。第一絕緣層56及第二絕緣層58可以是氧化物、氮化物、氮氧化物、其組合、或類似者。在一些實施例中，第一絕緣層56及第二絕緣層58的任一者可包括二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、或類似者。第一絕緣層56及第二絕緣層58可藉由可流動CVD(FCVD)製程（例如，輪廓FCVD製程）或類似者沉積。FCVD製程係在遠端電漿系統中基於CVD的材料沉積，接著執行後沉積固化以將沉積的材料轉化為另一種材料，諸如氧化物。第一絕緣層56及第二絕緣層58可沉積為氮化矽或氮氧化矽並且藉由後沉積固化轉化為氧化矽。
用於沉積第一絕緣層56及第二絕緣層58的製程參數可彼此不同。例如，第一絕緣層56可藉由FCVD製程沉積，此FCVD製程沉積具有相對較高黏度、較高流動性、及較佳間隙填充的材料。第一絕緣層56可以自底向上方式沉積。此舉幫助第一絕緣層56填充在鰭組G1及G2內的鰭55之間的溝槽，但亦增加在鰭組G1及G2之間的基板50上的第一絕緣層56的厚度。第二絕緣層58可藉由FCVD製程沉積，此FCVD製程沉積具有相對較低黏度並且作為更保形層的材料。此舉幫助填充在鰭組G1及G2內的鰭55之間的溝槽的剩餘部分，同時將在鰭組G1及G2之間的基板50上的第一絕緣層56及第二絕緣層58的組合厚度保持為最小。藉由使用FCVD來沉積第一絕緣層56及第二絕緣層58兩者，沉積第一絕緣層56及第二絕緣層58而不具有空隙或縫隙。此舉防止不期望的材料填充第一絕緣層56及第二絕緣層58中的任何空隙或縫隙，此舉減少元件缺陷並且改進元件效能。使用不同製程參數來沉積第一絕緣層56及第二絕緣層58進一步確保在鰭組G1及G2之間的基板50上的第一絕緣層56及第二絕緣層58的小厚度，此允許在鰭組G1及G2之間形成較大絕緣鰭。此舉進一步改進元件效能。
用於沉積第一絕緣層56及第二絕緣層58的FCVD製程可包括將鰭55、第一遮罩層52、第二遮罩層54、及基板50暴露於含矽前驅物及含氮前驅物。在一些實施例中，含矽前驅物係聚矽氮烷，其可包括具有化學式[R 1R 2Si—NR 3] n的以交替序列的矽及氮原子。在一些實施例中，含矽前驅物係聚矽基胺，諸如三矽基胺(TSA)、二矽基胺(DSA)、其組合、或類似者。一或多種載體氣體亦可包括在含矽前驅物內。載體氣體可包含氦氣(He)、氬氣(Ar)、氮氣(N 2)、其組合、或類似者。
含氮前驅物可包括氨氣(NH 3)、氮氣(N 2)、其組合、或類似者。在一些實施例中，在用於沉積第一絕緣層56及第二絕緣層58的沉積腔室外部的遠端電漿系統(RPS)中將含氮前驅物活化為電漿（例如，含有NH*、NH 2*、其組合、或類似者）。氧源氣體（諸如O 2或類似者）可包含在含氮前驅物內，並且在RPS中活化為電漿。在RPS中生成的電漿由載體氣體攜帶到沉積腔室中，此載體氣體可包括氦氣(He)、氬氣(Ar)、氮氣(N 2)、其組合、或類似者。
第一絕緣層56在鰭55、第一遮罩層52、第二遮罩層54、及基板50上沉積。含矽前驅物及含氮前驅物混合且反應以在鰭55、第一遮罩層52、第二遮罩層54、及基板50上沉積第一絕緣層56。在一些實施例中，含矽前驅物以從約800 sccm至約1000 sccm的範圍中的流動速率分配，並且含氮前驅物以從約40 sccm至約80 sccm的範圍中的流動速率分配。含氮前驅物的流動速率與含矽前驅物的流動速率的比率可在從約0.04與約0.10的範圍中。FCVD製程可在低壓下執行。例如，沉積腔室可維持在從約0.4 Torr至約0.9 Torr變化的壓力下。在一些實施例中，將沉積腔室維持在從約55°C至約85°C的範圍中的溫度下，將其上沉積第一絕緣層56的基板50維持在從約55°C至約85°C的範圍中的溫度下，並且第一絕緣層56的沉積速率可在從約2 Å/s至約10 Å/s的範圍中。執行具有指定製程條件（例如，前驅物流動速率、壓力、溫度等）的FCVD製程允許沉積具有高黏度的可流動材料（先前描述）。此舉幫助以自底向上方式填充在鰭組G1及G2內的鰭55之間的溝槽並且具有改進的間隙填充。第一絕緣層56可以從約5 nm至約10 nm的範圍中的厚度T 1在基板上沉積，以從約2 nm至約4 nm的範圍中的厚度T 2在鰭55的側表面上沉積，並且以約2至約4 nm的範圍中的厚度T 3在第二遮罩層54的頂表面上沉積。
如第4圖中示出，第一絕緣層56可填充在鰭組G1及G2內的鰭55之間的一些溝槽，而在鰭組G1及G2內的鰭55之間的其他溝槽保持未填充。第一絕緣層56可填充具有鰭55的高度H 1與間隔S 2及S 3（參見第3圖）的比率從約20至約70範圍的溝槽，而具有鰭55的高度H 1與間隔S 1（參見第3圖）的比率從約18至約35範圍的溝槽保持至少部分未填充。
第二絕緣層58在第一絕緣層56上沉積。含矽前驅物及含氮前驅物混合且反應以在第一絕緣層56上沉積第二絕緣層58。在一些實施例中，含矽前驅物以從約800 sccm至約1000 sccm的範圍中的流動速率分配，並且含氮前驅物以在約20 sccm至約30 sccm的範圍中的流動速率分配。含氮前驅物的流動速率與含矽前驅物的流動速率的比率可在從約0.02至約0.04的範圍中。FCVD製程可在低壓下執行。例如，沉積腔室可維持在從約0.4 Torr至約0.9 Torr變化的壓力下。在一些實施例中，將沉積腔室維持在從約55°C至約85°C的範圍中的溫度下，將其上沉積第二絕緣層58的基板50維持在從約55°C至約85°C的範圍中的溫度下，並且第二絕緣層58的沉積速率可在從約2 Å/s至約10 Å/s的範圍中。執行具有指定製程條件（例如，前驅物流動速率、壓力、溫度等）的FCVD製程允許將可流動材料沉積為保形層。此舉幫助填充在鰭組G1及G2內的鰭55之間的溝槽，同時維持在鰭組G1及G2之間的基板50上的第二絕緣層58的最小厚度。第二絕緣層58可以從約5 nm至約8 nm的範圍中的厚度T 4在基板上沉積，以從約2 nm至約4 nm的範圍中的厚度T 5在鰭55的側表面上沉積，並且以從約2至約4 nm的範圍中的厚度T 6在第二遮罩層54的頂表面上沉積。在鰭組G1及G2之間的基板50上的第一絕緣層56及第二絕緣層58的厚度T 7可在從約10 nm至約18 nm的範圍中。如第4圖中示出，第一絕緣層56及第二絕緣層58填充在鰭組G1及G2內的鰭55之間的溝槽。
第一絕緣層56及第二絕緣層58可沉積為可流動材料，隨後固化此等可流動材料以形成固體介電材料。第一絕緣層56及第二絕緣層58可在沉積第二絕緣層58之後同時固化，或第一絕緣層56可在沉積第二絕緣層58之前固化。第一絕緣層56及第二絕緣層58可藉由退火製程固化，此退火製程可係氧化製程。氧化製程可包括在含氧氛圍（例如，蒸氣）中退火。轉化製程可將第一絕緣層56及第二絕緣層58轉轉化為氧化物，諸如氧化矽(SiOx)。在一些實施例中，退火製程可係在從約300°C至約700°C的範圍中的溫度下執行並且持續時間為若干小時的濕式熱退火製程。在一些實施例中，濕式熱退火製程可在從約400 Torr至約760 Torr的範圍中的壓力下執行。在一些實施例中，濕式退火包括濕蒸氣，此濕蒸氣可藉由使用水蒸氣產生器、水蒸發器、或在火炬單元中組合氫氣及氧氣產生。
將瞭解，取決於材料及組成（元素及元素的百分比），第二絕緣層58可能或可能不與第一絕緣層56進行區分。例如，除了矽及氧之外，第一絕緣層56及第二絕緣層58的任一者可能或可能不包括元素，諸如碳、氫、氮、或類似者。此外，第二絕緣層58的密度可能低於、等於、或高於第一絕緣層56的密度。在第二絕緣層58與第一絕緣層56之間進行區分可藉由決定此等層/材料中的元素及元素的對應原子百分比來實現，例如，藉由使用X射線光電子能譜(XPS)。
在第5圖中，第三絕緣層60及第四絕緣層62在第二絕緣層58上形成。第三絕緣層60及第四絕緣層62可藉由保形沉積製程(conformal deposition processes)沉積，諸如ALD、CVD、物理氣相沉積(PVD)、或類似者。第三絕緣層60可由氧化物（諸如二氧化矽）形成，並且可經提供以調整第一絕緣層56及第二絕緣層58的側壁厚度及輪廓。第三絕緣層60可具有在從約2 nm至約5 nm的範圍中的厚度。第三絕緣層60係可選的並且可在一些實施例中省去。
第四絕緣層62可由一或多種介電材料形成，此（等）介電材料具有來自鰭55、第一絕緣層56、第二絕緣層58、及第三絕緣層60的蝕刻的高蝕刻選擇性。例如，第四絕緣層62可包括氮化矽、氮碳化矽、氮碳氧化矽、或類似者。第四絕緣層62可用於保護後續形成的絕緣鰭免受第一絕緣層56、第二絕緣層58、及第三絕緣層60的蝕刻。
在第6A圖及第6B圖中，切割製程在鰭55上執行並且執行清潔製程。切割製程可對第6B圖中示出的切割區域63執行。切割製程可係各向異性蝕刻製程，諸如乾式蝕刻製程。切割製程可用於將鰭55切割為期望長度。在基板50中，切割製程可穿過鰭55切割並且在鰭55的底部範圍及基板50的主表面之下切割到基板50中達約30 nm至約40 nm變化的深度D 1。切割製程可暴露鰭55、基板50、第一遮罩層52、第二遮罩層54、第一絕緣層56、第二絕緣層58、第三絕緣層60、及第四絕緣層62的側表面。可隨後執行清潔製程以移除從切割製程剩餘的任何殘留物。例如，可使用例如使用稀釋的氫氟(dHF)酸的氧化物移除。在一些實施例中，清潔製程可使用dHF（包括約1:100的HF:DI水的比率）達在約5秒至約15秒的範圍中的持續時間。
第四絕緣層62可用於保護下層的第一絕緣層56、第二絕緣層58、及第三絕緣層60免受清潔製程。若有縫隙地形成第一絕緣層56及第二絕緣層58，則在清潔製程中使用的dHF可從側面滲透到第一絕緣層56及第二絕緣層58中，從而擴展縫隙以在第一絕緣層56及第二絕緣層58中產生空隙。此等空隙可隨後用不期望的材料填充，此可導致元件缺陷並且降低元件效能。使用上文描述的FCVD製程形成第一絕緣層56及第二絕緣層58防止在第一絕緣層56及第二絕緣層58中形成縫隙，此減少元件缺陷並且改進元件效能。
在第7圖中，第五絕緣層64、第一絕緣材料66、及第二絕緣材料68在第四絕緣層62上形成。第五絕緣層64可藉由保形沉積製程沉積，諸如ALD、CVD、物理氣相沉積(PVD)、或類似者。第五絕緣層64可由一或多種介電材料形成，此（等）介電材料具有來自鰭55、第一絕緣層56、第二絕緣層58、及第三絕緣層60的蝕刻的高蝕刻選擇性。例如，第五絕緣層64可包括氮化矽、氮碳化矽、氮碳氧化矽、或類似者。在一些實施例中，第五絕緣層64可包括與第四絕緣層62相同的材料。第五絕緣層64可用於保護後續形成的絕緣鰭免受第一絕緣層56、第二絕緣層58、及第三絕緣層60的蝕刻。
在第一絕緣層56及第二絕緣層58中存在縫隙或空隙的元件中，第五絕緣層64可穿過在上文關於第6A圖及第6B圖論述的切割製程期間暴露的側表面在縫隙或空隙中沉積。然而，藉由根據上文論述的FCVD製程形成第一絕緣層56及第二絕緣層58，不具有縫隙或空隙地形成第一絕緣層56及第二絕緣層58。因此，第五絕緣層64不延伸到第一絕緣層56及第二絕緣層58中，此減少元件缺陷並且改進元件效能。
第一絕緣材料66在第五絕緣層64上形成。第一絕緣材料66可填充在鰭組G1及G2之間並且鄰近鰭組G1及G2的溝槽的剩餘部分。第一絕緣材料66可形成絕緣鰭67的下部的主體（參見第8圖）以使後續形成的源極/汲極區域（參見第15A圖至第15D圖）彼此絕緣。第一絕緣材料66可藉由可接受的沉積製程形成，諸如ALD、CVD、FCVD、PVD、或類似者。第一絕緣材料66可由一或多種介電材料形成，此（等）介電材料具有來自第四絕緣層62及第五絕緣層64的蝕刻的高蝕刻選擇性。第一絕緣材料66可由低介電常數介電材料（例如，具有小於約3.5的介電常數值的介電材料）形成。在一些實施例中，第一絕緣材料66可係氧化物，諸如氧化矽、氮氧化矽、氮碳氧化矽、碳氧化矽、類似者、或其組合。
第一絕緣材料66的上部可使用一或多個可接受的平坦化及/或蝕刻製程移除。蝕刻製程可對第一絕緣材料66具有選擇性（例如，蝕刻製程可以與第五絕緣層64相比較快的速率選擇性蝕刻第一絕緣材料66）。在蝕刻之後，第一絕緣材料66的頂表面可在鰭55的頂表面之下。在一些實施例中，第一絕緣材料66、第五絕緣層64、及/或第四絕緣層62可在鰭55的頂表面之下凹陷。
第二絕緣材料68在第一絕緣材料66上形成。第二絕緣材料68可填充在鰭組G1及G2之間並且鄰近鰭組G1及G2的溝槽的部分，此等部分未藉由移除第一絕緣材料66的上部而填充。第二絕緣材料68可藉由可接受的沉積製程形成，諸如ALD、CVD、PVD、或類似者。第二絕緣材料68可由一或多種介電材料形成，此（等）介電材料具有來自鰭55、第一絕緣層56、第二絕緣層58、及第三絕緣層60的蝕刻的高蝕刻選擇性。例如，第二絕緣材料68可包含高介電常數材料，諸如氧化鉿、氧化鋯、氧化鋯鋁、氧化鉿鋁、氧化鉿矽、氧化鋁、類似者、或其組合。在一些實施例中，第二絕緣材料68可包括作為氮化矽、氮碳化矽、氮碳氧化矽、或類似者。第二絕緣材料68可用作保護下層的第一絕緣材料66免受後續蝕刻製程的硬遮罩。
第二絕緣材料68可沉積為覆蓋第五絕緣層64。隨後，應用移除製程以移除第二絕緣材料68的過量材料。在一些實施例中，可利用平坦化製程，諸如CMP、回蝕製程、其組合、或類似者。平坦化製程暴露第五絕緣層64，使得第二絕緣材料68及第五絕緣層64的頂表面係共面的（在製程變化內）。
在第8圖中，將移除製程應用於第二絕緣材料68、第五絕緣層64、第四絕緣層62、第三絕緣層60、第二絕緣層58、第一絕緣層56、第二遮罩層54、第一遮罩層52、及鰭55。移除製程可用於移除鰭55上方的過量絕緣材料。在一些實施例中，可利用平坦化製程，諸如化學機械拋光(CMP)、回蝕製程、其組合、或類似者。平坦化製程可平坦化第二絕緣材料68、第五絕緣層64、第四絕緣層62、第三絕緣層60、第二絕緣層58、第一絕緣層56、及鰭55並且移除第二遮罩層54及第一遮罩層52。平坦化製程暴露鰭55，使得在平坦化製程完成之後，鰭55、第二絕緣材料68、第五絕緣層64、第四絕緣層62、第三絕緣層60、第二絕緣層58、及第一絕緣層56的頂表面齊平。
移除製程在鰭組G1及G2之間並且鄰近鰭組G1及G2形成絕緣鰭67（亦稱為混合鰭或介電鰭）。絕緣鰭67包含第二絕緣材料68、第一絕緣材料66、第五絕緣層64、及第四絕緣層62。根據上文描述的方法形成第一絕緣層56及第二絕緣層58確保在絕緣鰭67之下的第一絕緣層56及第二絕緣層58的厚度最小化，此允許形成具有較大體積的絕緣鰭67。此舉改進在鰭組G1及G2之間的絕緣。
在第9圖中，第三絕緣層60、第二絕緣層58、及第一絕緣層56經凹陷以形成淺溝槽隔離區域69。第三絕緣層60、第二絕緣層58、及第一絕緣層56凹陷為使得鰭55及絕緣鰭67的上部從相鄰淺溝槽隔離區域69之間突起。淺溝槽隔離區域69的頂表面具有如所示出的平坦表面、凸出表面、凹入表面（諸如凹陷）、或其組合。淺溝槽隔離區域69的頂表面可藉由適當蝕刻形成為平坦、凸出、及/或凹入的。淺溝槽隔離區域69可使用可接受的蝕刻製程凹陷，諸如對第三絕緣層60、第二絕緣層58、及第一絕緣層56的材料具有選擇性（例如，以與鰭55、第二絕緣材料68、第五絕緣層64、及第四絕緣層62相比較快的速率蝕刻第三絕緣層60、第二絕緣層58、及第一絕緣層56的材料）的蝕刻製程。例如，可使用例如使用稀釋的氫氟(dHF)酸的氧化移除。根據上文描述的方法形成第一絕緣層56及第二絕緣層58確保不具有空隙或縫隙並且不具有不期望材料地形成淺溝槽隔離區域69，諸如其中形成的第五絕緣層64的部分。此舉改進藉由淺溝槽隔離區域69提供的絕緣、減少元件缺陷、並且改進元件效能。
關於第3圖直至第9圖描述的製程僅係可如何形成鰭55的一個實例。在一些實施例中，鰭55可藉由磊晶生長製程形成。例如，介電層可以在基板50的頂表面上方形成，並且溝槽可以蝕刻穿過介電層以暴露下層基板50。均質磊晶結構可以在溝槽中磊晶生長，並且介電層可以凹陷為使得均質磊晶結構從介電層突起以形成鰭。此外，在一些實施例中，異質磊晶結構可以用於鰭55。例如，第9圖中的鰭55可以凹陷，並且與鰭55不同的材料可在凹陷的鰭55上方磊晶生長。在此種實施例中，鰭55包含凹陷的材料以及在凹陷的材料上方設置的磊晶生長的材料。在一些實施例中，介電層可以在基板50的頂表面上方形成，並且溝槽可以穿過介電層蝕刻。異質磊晶結構可以隨後使用與基板50不同的材料在溝槽中磊晶生長，並且介電層可以凹陷為使得異質磊晶結構從介電層突起以形成鰭55。在一些實施例中，其中均質磊晶或異質磊晶結構磊晶生長，磊晶生長的材料可在生長期間原位摻雜，儘管可一起使用原位及佈植(implant)摻雜，此舉可避免先前及後續佈植。
再者，可有利地在n型區域（例如，NMOS區域）中磊晶生長與p型區域（例如，PMOS區域）中的材料不同的材料。在一些實施例中，鰭55的上部可由鍺矽（Si xGe 1-x，其中x可以在0至1的範圍中）、碳化矽、純或實質上純鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似者形成。例如，用於形成III-V族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵、及類似者。
另外，在第9圖中，適當的多個阱（wells，未單獨示出）可在鰭55及/或基板50中形成。在一些實施例中，P阱可在n型區域中形成，並且N阱可在p型區域中形成。在一些實施例中，P阱或N阱在n型區域及p型區域兩者中形成。
在具有不同阱類型的實施例中，用於n型區域及p型區域的不同佈植步驟可使用光阻劑或其他遮罩（未單獨示出）實現。例如，光阻劑可在n型區域中的鰭55及淺溝槽隔離區域69上方形成。光阻劑經圖案化以暴露基板50的p型區域，諸如PMOS區域。光阻劑可以藉由使用旋塗技術形成並且可以使用可接受的光微影技術圖案化。一旦圖案化光阻劑，n型雜質佈植在p型區域中執行，並且光阻劑可用作遮罩以防止將n型雜質佈植到n型區域中，諸如NMOS區域。n型雜質可係在區域中佈植到等於或小於1x10 18原子/cm 3（諸如在約1x10 16原子/cm 3與約1x10 18原子/cm 3之間）的濃度的磷、砷、銻、或類似者。在佈植之後，移除光阻劑，諸如藉由可接受的灰化製程。
在佈植p型區域之後，光阻劑在p型區域中的鰭55及淺溝槽隔離區域69上方形成。光阻劑經圖案化以暴露基板50的n型區域，諸如NMOS區域。光阻劑可以藉由使用旋塗技術形成並且可以使用可接受的光微影技術圖案化。一旦圖案化光阻劑，p型雜質佈植可在n型區域中執行，並且光阻劑可用作遮罩以防止將p型雜質佈植到p型區域中，諸如PMOS區域。p型雜質可係在區域中佈植到等於或小於1x10 18原子/cm 3（諸如在約1x10 16原子/cm 3與1x10 18原子/cm 3約之間）的濃度的硼、氟化硼、銦、或類似者。在佈植之後，可移除光阻劑，諸如藉由可接受的灰化製程。
在佈植n型區域及p型區域之後，可執行退火以修復佈植損壞並且活化已經佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭的生長材料可在生長期間原位摻雜，儘管可一起使用原位及佈植摻雜，此舉可避免佈植。
在第10圖中，虛設介電層70可在鰭55及基板50上形成。虛設介電層70可例如係氧化矽、氮化矽、其組合、或類似者，並且可根據可接受的技術沉積或熱生長。虛設閘極層72在虛設介電層70上方形成，並且遮罩層74在虛設閘極層72上方形成。虛設閘極層72可在虛設介電層70上方沉積並且隨後藉由諸如CMP的製程平坦化。遮罩層74可在虛設閘極層72上方沉積。虛設閘極層72可係導電或不導電材料並且可選自包括下列的群組：非晶矽、多晶矽（聚矽）、多晶鍺矽（聚SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。虛設閘極層72可藉由物理氣相沉積(PVD)、CVD、濺射沉積、或已知並且在本領域中用於沉積選擇材料的其他技術沉積。虛設閘極層72可由其他材料製成，此等材料具有來自淺溝槽隔離區域69的材料的高蝕刻選擇性。遮罩層74可包括例如氮化矽、氮氧化矽、或類似者。在此實例中，形成單個虛設閘極層72及單個遮罩層74。注意到，僅出於說明目的，將虛設介電層70圖示為僅覆蓋鰭55及基板50。在一些實施例中，虛設介電層70可沉積為使得虛設介電層70覆蓋淺溝槽隔離區域69，從而在虛設閘極層72與淺溝槽隔離區域69之間延伸。
在第11A圖及第11B圖中，遮罩層74（參見第10圖）可使用可接受的光微影及蝕刻技術圖案化以形成遮罩78。可接受的蝕刻技術可用於將遮罩78的圖案轉移到虛設閘極層72以形成虛設閘極76。在一些實施例中，遮罩78的圖案亦可轉移到虛設介電層70。虛設閘極76覆蓋鰭55的相應通道區域71。遮罩78的圖案可用於使虛設閘極76的每一者與相鄰虛設閘極76實體分離。虛設閘極76亦可具有縱向方向，此縱向方向實質上垂直於相應鰭55的縱向方向。虛設介電層70、虛設閘極76、及遮罩78可統稱為「虛設閘極堆疊」。
在第12A圖直至第12C圖中，第一間隔層80及第二間隔層82在第11A圖及第11B圖中示出的結構上方形成。在第12A圖直至第12C圖中，第一間隔層80在淺溝槽隔離區域69的頂表面、鰭55及遮罩78的頂表面及側壁、以及虛設閘極76及虛設介電層70的側壁上形成。第二間隔層82在第一間隔層80上方沉積。第一間隔層80可藉由熱氧化形成或藉由CVD、ALD、或類似者沉積。第一間隔層80可由氧化矽、氮化矽、氮氧化矽、或類似者形成。第二間隔層82可藉由CVD、ALD、或類似者沉積。第二間隔層82可由氧化矽、氮化矽、氮氧化矽、或類似者形成。
在第13A圖直至第13C圖中，蝕刻第一間隔層80及第二間隔層82以形成第一間隔件81及第二間隔件83。第一間隔層80及第二間隔層82可使用適宜的蝕刻製程蝕刻，諸如各向異性蝕刻製程（例如，乾式蝕刻製程）或類似者。第一間隔件81及第二間隔件83可在鰭55、虛設介電層70、虛設閘極76、及遮罩78的側壁上設置。歸因於用於蝕刻第一間隔層80及第二間隔層82的蝕刻製程，以及在鰭55與虛設閘極堆疊之間的不同高度，第一間隔件81及第二間隔件83可具有鄰近鰭55及虛設閘極堆疊的不同高度。具體地，如第13B圖及第13C圖中示出，在一些實施例中，第一間隔件81及第二間隔件83可從鰭55及虛設閘極堆疊的側壁向上部分延伸。在一些實施例中，第一間隔件81及第二間隔件83可延伸到虛設閘極堆疊的頂表面。
在形成第一間隔件81及第二間隔件83之後，可執行用於輕微摻雜的源極/汲極(LDD)區域（未單獨示出）的佈植物。在具有不同元件類型的實施例中，類似於上文在第9圖中論述的佈植，遮罩（諸如光阻劑）可在n型區域上方形成，同時暴露p型區域，並且適當類型（例如，p型）雜質可佈植到p型區域中的暴露的鰭55及基板50中。可隨後移除遮罩。隨後，遮罩（諸如光阻劑）可在p型區域上方形成，同時暴露n型區域，並且適當類型的雜質（例如，n型）可佈植到n型區域中的暴露的鰭55及基板50中。可隨後移除遮罩。n型雜質可係先前論述的n型雜質的任一者，並且p型雜質可係先前論述的p型雜質的任一者。輕微摻雜的源極/汲極區域可具有從約1x10 15原子/cm 3至約1x10 19原子/cm 3的雜質濃度。退火可用於修復佈植損壞並且活化佈植的雜質。
注意到，上文揭示內容大體描述了形成間隔件及輕微摻雜的源極/汲極區域的製程。可使用其他製程及序列。例如，可利用較少或額外間隔件，可利用不同的步驟序列（例如，第一間隔件81可在形成第二間隔件83之前形成，可形成及移除額外間隔件，及/或類似者）。此外，n型及p型元件可使用不同結構及步驟形成。
在第14A圖直至第14C圖中，蝕刻基板50及鰭55以形成凹陷86。如第14C圖中示出，淺溝槽隔離區域69的頂表面可與鰭55的頂表面齊平。在一些實施例中，凹陷86的底表面在淺溝槽隔離區域69的頂表面之上或之下設置。鰭55及基板50使用各向異性蝕刻製程蝕刻，諸如RIE、NBE、或類似者。在用於形成凹陷86的蝕刻製程期間第一間隔件81、第二間隔件83、及遮罩78遮蔽鰭55及基板50的多個部分。單個蝕刻製程或多個蝕刻製程可用於形成凹陷86。在凹陷86達到期望深度之後，定時的蝕刻製程可用於停止凹陷86的蝕刻。
在第15A圖直至第15D圖中，磊晶源極/汲極區域92（例如，源極區域及/或汲極區域）在凹陷86（參見第14A圖直至第14C圖）中形成以在鰭55的通道區域71上施加應力，藉此改進效能。如第15B圖中示出，磊晶源極/汲極區域92在凹陷86中形成，使得每個虛設閘極76在磊晶源極/汲極區域92的相應相鄰對之間設置。在一些實施例中，第一間隔件81用於使磊晶源極/汲極區域92與虛設閘極76分離達適當的橫向距離，使得磊晶源極/汲極區域92不短路後續形成的所得FinFET的閘極。
在n型區域（例如，NMOS區域）中的磊晶源極/汲極區域92可藉由遮蔽p型區域（例如，PMOS區域）形成。隨後，磊晶源極/汲極區域92在凹陷86中磊晶生長。磊晶源極/汲極區域92可包括任何可接受的材料，諸如針對n型FinFET為適當的。例如，若鰭55係矽，則磊晶源極/汲極區域92可包括在鰭55上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜的碳化矽、磷化矽、或類似者。磊晶源極/汲極區域92可具有從鰭55的相應表面提升的表面並且可具有刻面。
在p型區域（例如，PMOS區域）中的磊晶源極/汲極區域92可藉由遮蔽n型區域（例如，,NMOS區域）形成。隨後，磊晶源極/汲極區域92在凹陷86中磊晶生長。磊晶源極/汲極區域92可包括任何可接受的材料，諸如針對p型NSFET為適當的。例如，若鰭55係矽，則磊晶源極/汲極區域92可包含在鰭55上施加壓縮應變的材料，諸如鍺矽、硼摻雜的鍺矽、鍺、鍺錫、或類似者。磊晶源極/汲極區域92亦可具有從鰭55的相應表面提升的表面並且可具有刻面。
類似於先前論述的用於形成輕微摻雜的源極/汲極區域的製程，磊晶源極/汲極區域92、鰭55、及/或基板50可用摻雜劑佈植以形成源極/汲極區域，接著退火。源極/汲極區域可具有在約1x10 19原子/cm 3與約1x10 21原子/cm 3之間的雜質濃度。源極/汲極區域的n型及/或p型雜質可係先前論述的雜質的任一者。在一些實施例中，磊晶源極/汲極區域92可在生長期間原位摻雜。
用於在n型區域及p型區域中形成磊晶源極/汲極區域92的磊晶製程形成具有上表面的磊晶源極/汲極區域92，此等上表面具有橫向向外擴展到鰭55的側壁之外的刻面。在一些實施例中，此等刻面導致合併相同FinFET的相鄰磊晶源極/汲極區域92（例如，在相同的鰭組G1/G2中），如第15C圖示出。在一些實施例中，相鄰的磊晶源極/汲極區域92在磊晶製程完成之後保持分離，如第15D圖示出。在第15C圖及第15D圖中示出的實施例中，第一間隔件81可形成為覆蓋在淺溝槽隔離區域69之上延伸的鰭55的側壁的部分，藉此阻擋磊晶生長。在一些實施例中，用於形成第一間隔件81的間隔件蝕刻可經調節以移除間隔件材料，從而允許磊晶生長的區域延伸到淺溝槽隔離區域69的表面。此外，絕緣鰭67分離並且在鰭組G1及G2的每一者上方形成的磊晶源極/汲極區域92之間提供絕緣。
磊晶源極/汲極區域92可包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。任何數量的半導體材料層可用於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C的每一者可由不同半導體材料形成及/或可摻雜到不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B並且大於第三半導體材料層92C的摻雜劑濃度。在實施例中，其中磊晶源極/汲極區域92包含三個半導體材料層，第一半導體材料層92A可沉積，第二半導體材料層92B可在第一半導體材料層92A上方沉積，並且第三半導體材料層92C可在第二半導體材料層92B上方沉積。
在第16A圖及第16B圖中，第一層間介電質96分別在第15A圖及第15B圖中示出的結構上方沉積。第一層間介電質96可由介電材料形成，並且可藉由任何適宜方法沉積，諸如CVD、電漿增強CVD(PECVD)、或FCVD。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、或類似者。在一些實施例中，第一層間介電質96的介電材料可包括氧化矽、氮化矽、氮氧化矽、或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層94(CESL)在第一層間介電質96與磊晶源極/汲極區域92、遮罩78、及第一間隔件81之間設置。接觸蝕刻終止層94可包含具有與上層第一層間介電質96的材料不同的蝕刻速率的介電材料，諸如氮化矽、氧化矽、氮氧化矽、或類似者。在一些實施例中，第一層間介電質96可由氧化矽或氮化矽形成並且接觸蝕刻終止層94可由氧化矽或氮化矽形成。
在第17A圖及第17B圖中，平坦化製程（諸如CMP）可執行以使得第一層間介電質96及接觸蝕刻終止層94的頂表面與虛設閘極76、第一間隔件81、及第二間隔件83的頂表面齊平。平坦化製程亦可移除虛設閘極76上的遮罩78、及沿著遮罩78的側壁的第一間隔件81的部分。在平坦化製程之後，虛設閘極76、第一間隔件81、第二間隔件83、接觸蝕刻終止層94、及第一層間介電質96的頂表面齊平。由此，虛設閘極76的頂表面穿過第一層間介電質96暴露出。在一些實施例中，可餘留遮罩78，在此情況下平坦化製程使第一層間介電質96及接觸蝕刻終止層94的頂表面與遮罩78、第一間隔件81、及第二間隔件83的頂表面齊平。
在第18A圖及第18B圖中，虛設閘極76、及遮罩78（若存在）在蝕刻步驟中移除，從而形成凹陷98。虛設介電層70在虛設閘極76之下的部分亦可移除。在一些實施例中，僅移除虛設閘極76，餘留虛設介電層70，並且虛設介電層70藉由凹陷98暴露出。在一些實施例中，虛設介電層70在晶粒的第一區域（例如，核心邏輯區域）中從虛設閘極76之下移除，並且在晶粒的第二區域（例如，輸入/輸出區域）中在虛設閘極76之下餘留。在一些實施例中，虛設閘極76藉由各向異性乾式蝕刻製程移除。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此（等）反應氣體以與第一層間介電質96、接觸蝕刻終止層94、第一間隔件81、及第二間隔件83相比較快的速率選擇性蝕刻虛設閘極76。凹陷98的每一者暴露及/或覆蓋相應鰭55的通道區域71。每個通道區域71在磊晶源極/汲極區域92的相鄰對之間設置。在移除期間，當蝕刻虛設閘極76時，虛設介電層70可用作蝕刻終止層。虛設介電層70可在移除虛設閘極76之後視情況移除。
在第19A圖及第19B圖中，形成用於替代閘極的閘極介電層100及閘電極102。閘極介電層100可藉由在凹陷98中沉積一或多個層形成，諸如在鰭55、第一間隔件81、及絕緣鰭67的頂表面及側表面上；以及在淺溝槽隔離區域69、第一層間介電質96、接觸蝕刻終止層94、及第二間隔件83的頂表面上。閘極介電層100可包含一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽、或類似者。例如，在一些實施例中，閘極介電層100包括藉由熱或化學氧化形成的氧化矽的介面層及上層高介電常數介電材料，諸如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、其組合、或類似者的矽酸鹽。閘極介電層100可包括介電常數值大於約7.0的介電層。閘極介電層100可藉由分子束沉積(MBD)、ALD、PECVD、或類似者沉積。在實施例中，其中虛設介電層70的部分餘留在鰭55上，閘極介電層100可包括虛設介電層70的材料（例如，SiO 2）。
閘電極102在閘極介電層100上沉積並且填充凹陷98的剩餘部分。閘電極102可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多層。例如，儘管單層閘電極102在第19B圖中示出，閘電極102可包含任何數量的襯墊層、任何數量的工作函數調諧層、及填充材料。在填充凹陷98之後，執行平坦化製程（諸如CMP）以移除閘極介電層100及閘電極102的過量部分，此等過量部分係在第一層間介電質96、接觸蝕刻終止層94、第一間隔件81、及第二間隔件83的頂表面上方。閘電極102及閘極介電層100的剩餘部分形成所得FinFET的替代閘極。閘電極102及閘極介電層100可統稱為「閘極堆疊」。閘極堆疊可沿著鰭55的通道區域71的頂表面及側表面延伸。
在n型區域及p型區域中形成閘極介電層100可同時發生，使得在每個區域中的閘極介電層100由相同材料形成。形成閘電極102可同時發生，使得在每個區域中的閘電極102由相同材料形成。在一些實施例中，在每個區域中的閘極介電層100可藉由相異製程形成，使得閘極介電層100可係不同材料。在每個區域中的閘電極102可藉由相異製程形成，使得閘電極102可係不同材料。當使用相異製程時，各種遮蔽步驟可用於遮蔽及暴露適當區域。
在第20A圖及第20B圖中，第二層間介電質106在第一層間介電質96、接觸蝕刻終止層94、第一間隔件81、第二間隔件83、閘極介電層100、及閘電極102上方沉積。在一些實施例中，第二層間介電質106係藉由FCVD形成的可流動膜。在一些實施例中，第二層間介電質106由介電材料形成，諸如PSG、BSG、BPSG、USG、或類似者，並且可藉由任何適宜方法沉積，諸如CVD、PECVD、或類似者。在一些實施例中，用於第二層間介電質106的介電材料可包括氧化矽、氮化矽、氮氧化矽、或類似者。在一些實施例中，在形成第二層間介電質106之前，閘極堆疊（包括閘極介電層100及對應的上層閘電極102）凹陷，使得凹陷直接在相應閘極堆疊的每一者上方並且在第一間隔件81的相對部分之間形成。包含一或多層介電材料（諸如氮化矽、氮氧化矽、或類似者）的閘極蓋104在凹陷中填充，接著平坦化製程以移除在第一層間介電質96、接觸蝕刻終止層94、第一間隔件81、及第二間隔件83上方延伸的介電材料的過量部分。隨後形成的閘極觸點（諸如閘極觸點110，下文關於第21A圖及第21B圖論述）穿透閘極蓋104以接觸凹陷的閘電極102的頂表面。
在第21A圖及第21B圖中，閘極觸點110穿過第二層間介電質106及閘極蓋104形成，並且源極/汲極觸點112穿過第二層間介電質106、第一層間介電質96、及接觸蝕刻終止層94形成。源極/汲極觸點112的開口穿過第二層間介電質106、第一層間介電質96、及接觸蝕刻終止層94形成，並且閘極觸點110的開口穿過第二層間介電質106及閘極蓋104形成。開口可使用可接受的光微影及蝕刻技術形成。在一些實施例中，在源極/汲極觸點112的開口穿過第二層間介電質106、第一層間介電質96、及接觸蝕刻終止層94形成之後，矽化物區域108在磊晶源極/汲極區域92上方形成。矽化物區域108可藉由以下操作形成：首先在磊晶源極/汲極區域92的暴露部分上方沉積能夠與下層磊晶源極/汲極區域92的半導體材料（例如，矽、鍺矽、鍺）反應的金屬（未單獨示出）以形成矽化物或鍺化物區域，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金，隨後執行熱退火製程以形成矽化物區域108。
襯墊（諸如擴散阻障層、黏著層、或類似者）及導電材料在源極/汲極觸點112及閘極觸點110的開口中形成。襯墊可包括鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材料可係銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可執行平坦化製程（諸如CMP）以從第二層間介電質106的表面移除過量材料。剩餘襯墊及導電材料在開口中形成源極/汲極觸點112及閘極觸點110。源極/汲極觸點112穿過矽化物區域108電氣耦接到磊晶源極/汲極區域92，並且閘極觸點110電氣耦接到閘電極102。源極/汲極觸點112及閘極觸點110可在不同製程中形成，或可在相同製程中形成。儘管圖示為在相同橫截面中形成，應當瞭解，源極/汲極觸點112及閘極觸點110的每一者可在不同橫截面中形成，此可避免觸點短路。
使用上文論述的製程參數藉由FCVD形成第一絕緣層56及第二絕緣層58確保第一絕緣層56及第二絕緣層58填充在鰭組G1及G2內的鰭55之間的間隙，而沒有縫隙或空隙，並且第一絕緣層56及第二絕緣層58具有在鰭組G1及G2之間並且鄰近鰭組G1及G2的最小厚度。此舉防止將不期望的材料沉積在第一絕緣層56及第二絕緣層58內，此改進了在鰭組G1及G2內的鰭55之間的隔離。此外，可形成具有較大體積的絕緣鰭67，此舉改進了在鰭組G1及G2之間的隔離。此舉幫助減少元件缺陷並且改進元件效能。
第22圖直至第23B圖示出了其中第一絕緣層56及第二絕緣層58的沉積次序相反的實施例。在第22圖中，第二絕緣層58在鰭55、第一遮罩層52、第二遮罩層54、及基板50上沉積，並且第一絕緣層56在第二絕緣層58上沉積。第二絕緣層58及第一絕緣層56可係氧化物、氮化物、氮氧化物、其組合、或類似者。在一些實施例中，第二絕緣層58及第一絕緣層56的任一者包括二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、或類似者。第二絕緣層58及第一絕緣層56可藉由FCVD製程（例如，輪廓FCVD製程）或類似者沉積。FCVD製程係，在遠端電漿系統中基於CVD的材料沉積，接著後沉積固化以將沉積的材料轉化為另一材料，諸如氧化物。第二絕緣層58及第一絕緣層56可沉積為氮化矽或氮氧化矽並且藉由後沉積固化轉化為氧化矽。
用於沉積第二絕緣層58及第一絕緣層56的製程參數可彼此不同。例如，第二絕緣層58可藉由FCVD製程沉積，此FCVD製程沉積具有相對較低的黏度並且作為更保形層的材料。此幫助在鰭組G1及G2內的鰭55、第一遮罩層52、第二遮罩層54、及基板50上沉積第二絕緣層58，同時將在鰭組G1及G2之間的基板50上的第二絕緣層58及第一絕緣層56的組合厚度保持為最小。第一絕緣層56可藉由FCVD製程沉積，此FCVD製程沉積具有相對較高黏度、較高可流動性、及較佳間隙填充的材料。第一絕緣層56可以自底向上方式沉積。此舉幫助第一絕緣層56填充在鰭組G1及G2內的鰭55之間的溝槽，但亦增加在鰭組G1及G2之間的基板50上的第一絕緣層56的厚度。藉由使用FCVD來沉積第二絕緣層58及第一絕緣層56，不具有空隙或縫隙地沉積第二絕緣層58及第一絕緣層56。此舉防止不期望的材料填充第二絕緣層58及第一絕緣層56中的任何空隙或縫隙，此減少元件缺陷並且改進元件效能。使用不同製程參數來沉積第二絕緣層58及第一絕緣層56進一步確保在鰭組G1及G2之間的基板50上的第二絕緣層58及第一絕緣層56的小厚度，此允許在鰭組G1及G2之間形成較大絕緣鰭。此舉進一步改進元件效能。
除了沉積次序相反之外，第二絕緣層58及第一絕緣層56可以與上文關於第4圖論述的彼等類似或相同的製程參數沉積。例如，第二絕緣層58在鰭55、第一遮罩層52、第二遮罩層54、及基板50上沉積。含矽前驅物及含氮前驅物混合且反應以在鰭55、第一遮罩層52、第二遮罩層54、及基板50上沉積第二絕緣層58。在一些實施例中，含矽前驅物以從約800 sccm至約1000 sccm的範圍中的流動速率分配，並且含氮前驅物以從約20 sccm至約30 sccm的範圍中的流動速率分配。含氮前驅物的流動速率與含矽前驅物的流動速率的比率可在從約0.02與約0.04的範圍中。FCVD製程可在低壓下執行。例如，沉積腔室可維持在從約0.4 Torr至約0.9 Torr變化的壓力下。在一些實施例中，將沉積腔室維持在從約55°C至約85°C的範圍中的溫度下，將其上沉積第二絕緣層58的基板50維持在從約55°C至約85°C的範圍中的溫度下，並且第二絕緣層58的沉積速率可在從約2 Å/s至約10 Å/s的範圍中。執行具有指定製程條件（例如，前驅物流動速率、壓力、溫度等）的FCVD製程允許將可流動材料沉積為保形層。此舉幫助填充在鰭組G1及G2內的鰭55之間的溝槽，同時維持在鰭組G1及G2之間的基板50上的第二絕緣層58的最小厚度。第二絕緣層58可以從約5 nm至約8 nm的範圍中的厚度T 8在基板上沉積，以從約2 nm至約4 nm的範圍中的厚度T 9在鰭55的側表面上沉積，並且以從約2至約4 nm的範圍中的厚度T 10在第二遮罩層54的頂表面上沉積。
第一絕緣層56在第二絕緣層58上沉積。含矽前驅物及含氮前驅物混合且反應以在第二絕緣層58上沉積第一絕緣層56。在一些實施例中，含矽前驅物以從約800 sccm至約1000 sccm的範圍中的流動速率分配，並且含氮前驅物以從約40 sccm至約80 sccm的範圍中的流動速率分配。含氮前驅物的流動速率與含矽前驅物的流動速率的比率可在從約0.04與約0.10的範圍中。FCVD製程可在低壓下執行。例如，沉積腔室可維持在從約0.4 Torr至約0.9 Torr變化的壓力下。在一些實施例中，將沉積腔室維持在從約55°C至約85°C的範圍中的溫度下，將其上沉積第一絕緣層56的基板50維持在從約55°C至約85°C的範圍中的溫度下，並且第一絕緣層56的沉積速率可在從約2 Å/s至約10 Å/s的範圍中。執行具有指定製程條件（例如，前驅物流動速率、壓力、溫度等）的FCVD製程允許沉積具有高黏度的可流動材料（先前描述）。此舉幫助以自底向上方式填充在鰭組G1及G2內的鰭55之間的溝槽並且具有改進的間隙填充。第一絕緣層56可以從約5 nm至約10 nm的範圍中的厚度T 11在基板上沉積，以從約2 nm至約4 nm的範圍中的厚度T 12在鰭55的側表面上沉積，並且以約2 nm至約4 nm的範圍中的厚度T 13在第二遮罩層54的頂表面上沉積。在鰭組G1及G2之間的基板50上的第二絕緣層58及第一絕緣層56的厚度T 14可在從約10 nm至約18 nm的範圍中。如第22圖中示出，第二絕緣層58及第一絕緣層56填充在鰭組G1及G2內的鰭55之間的溝槽。
第二絕緣層58及第一絕緣層56可沉積為可流動材料，隨後固化此等可流動材料以形成固體介電材料，如上文關於第4圖描述。將瞭解，取決於材料及組成（元素及元素百分比），第二絕緣層58可能或可能不與第一絕緣層56進行區分。例如，除了矽及氧之外，第一絕緣層56及第二絕緣層58的任一者可能或可能不包括元素，諸如碳、氫、氮、或類似者。此外，第二絕緣層58的密度可能低於、等於、或高於第一絕緣層56的密度。在第二絕緣層58與第一絕緣層56之間的差異可藉由決定此等層/材料中的元素及元素的對應原子百分比實現，例如，藉由使用X射線光電子能譜(XPS)。
第23A圖及第23B圖示出了與第21A圖及第21B圖中示出的結構類似或相同的結構，除了第二絕緣層58及第一絕緣層56以相反次序沉積之外。與關於第5圖直至第21B圖論述的彼等類似或相同的製程可在第22圖的結構上執行以形成第23A圖及第23B圖的結構。
實施例可實現各種優點。例如，使用上文論述的製程參數藉由FCVD形成第一絕緣層56及第二絕緣層58確保第一絕緣層56及第二絕緣層58填充在鰭組G1及G2內的鰭55之間的間隙，而無縫隙或空隙，並且第一絕緣層56及第二絕緣層58具有在鰭組G1及G2之間並且鄰近鰭組G1及G2的最小厚度。此舉防止將不期望的材料沉積在第一絕緣層56及第二絕緣層58內，此改進在鰭組G1及G2內的鰭55之間的隔離。此外，可形成具有較大體積的絕緣鰭67，此改進在鰭組G1及G2之間的隔離。此舉幫助減少元件缺陷並且改進元件效能。
所揭示的FinFET實施例亦可以應用於奈米結構元件，諸如奈米結構（例如，奈米片、奈米線、奈米條帶、多橋通道、閘極全包圍、或類似者）場效電晶體(NSFET)。在NSFET實施例中，鰭藉由奈米結構替代，此等奈米結構藉由圖案化通道層及犧牲層的交替層的堆疊來形成。虛設閘極堆疊及源極/汲極區域以與上文描述的實施例類似的方式形成。在移除虛設閘極堆疊之後，犧牲層在通道區域中部分或完全移除。替代閘極結構以與上文描述的實施例類似的方式形成。替代閘極結構可部分或完全填充藉由移除犧牲層餘留的開口，並且替代閘極結構可部分或完全圍繞在NSFET元件的通道區域中的通道層。到替代閘極結構及源極/汲極區域的層間介電質及觸點可以與上文描述的實施例類似的方式形成。
根據一實施例，一種方法包括：在基板中蝕刻第一溝槽；利用第一可流動化學氣相沉積製程在第一溝槽中沉積第一絕緣層；利用第二可流動化學氣相沉積製程在第一絕緣層上沉積第二絕緣層，第二可流動化學氣相沉積製程具有與第一可流動化學氣相沉積製程不同的製程參數，並且第一溝槽的一部分保持未由第一絕緣層及第二絕緣層填充；以及在未由第一絕緣層及第二絕緣層填充的第一溝槽的部分中形成絕緣鰭。在一實施例中，第一絕緣層及第二絕緣層包括二氧化矽。在一實施例中，第一可流動化學氣相沉積製程及第二可流動化學氣相沉積製程包括將基板暴露於三矽基胺及氨。在一實施例中，第一可流動化學氣相沉積製程包括在沉積腔室中以從800 sccm至1000 sccm的範圍中的第一流動速率分配三矽基胺且在沉積腔室中以從40 sccm至80 sccm的範圍中的第二流動速率分配氨，並且第二可流動化學氣相沉積製程包括在沉積腔室中以從800 sccm至1000 sccm的範圍中的第三流動速率分配三矽基胺且在沉積腔室中以從20 sccm至30 sccm的範圍中的第四流動速率分配氨。在一實施例中，第一可流動化學氣相沉積製程包括在沉積腔室中以從800 sccm至1000 sccm的範圍中的第一流動速率分配三矽基胺且在沉積腔室中以從20 sccm至30 sccm的範圍中的第二流動速率分配氨，並且第二可流動化學氣相沉積製程包括在沉積腔室中以從800 sccm至1000 sccm的範圍中的第三流動速率分配三矽基胺且在沉積腔室中以從40 sccm至80 sccm的範圍中的第四流動速率分配氨。在一實施例中，第一絕緣層以第一厚度在垂直於基板的主表面的第一方向上在第一溝槽的底表面上形成，第一絕緣層以第二厚度在平行於基板的主表面的第二方向上在第一溝槽的側表面上形成，第二絕緣層以第三厚度在第一方向上在第一溝槽的底表面上形成，第二絕緣層以第四厚度在第二方向上在第一溝槽的側表面上形成，並且第二厚度與第一厚度的比率小於第四厚度與第三厚度的比率。在一實施例中，第一絕緣層以第一厚度在垂直於基板的主表面的第一方向上在第一溝槽的底表面上形成，第一絕緣層以第二厚度在平行於基板的主表面的第二方向上在第一溝槽的側表面上形成，第二絕緣層以第三厚度在第一方向上在第一溝槽的底表面上形成，第二絕緣層以第四厚度在第二方向上在第一溝槽的側表面上形成，並且第二厚度與第一厚度的比率大於第四厚度與第三厚度的比率。在一實施例中，方法進一步包括在基板中蝕刻第二溝槽及第三溝槽，沉積第一絕緣層以填充第二溝槽，並且沉積第一絕緣層及第二絕緣層以填充第三溝槽。
根據另一實施例，一種方法包括：在基板上形成複數個鰭，第一溝槽及第二溝槽鄰近鰭形成；藉由第一可流動化學氣相沉積(FCVD)在基板上沉積第一氧化物層，第一氧化物層填充第一溝槽，第一氧化物層部分填充第二溝槽，並且第一溝槽的第一寬度小於第二溝槽的第二寬度；以及藉由第二FCVD在第一氧化物層上沉積第二氧化物層，第二氧化物層填充第二溝槽的剩餘部分。在一實施例中，第一氧化物層與鰭及基板接觸而沉積，並且第二氧化物層與第一氧化物層接觸而沉積。在一實施例中，方法進一步包括藉由原子層沉積(ALD)在第二氧化物層上方且與第二氧化物層接觸而沉積第三氧化物層。在一實施例中，用於沉積第一氧化物層及沉積第二氧化物層的複數前驅物包括三矽基胺及氨，並且第一氧化物層以與第二氧化物層不同的氨流動速率沉積。在一實施例中，第一氧化物層以從40 sccm至80 sccm的範圍中的第一氨流動速率沉積，並且第二氧化物層以從20 sccm至30 sccm的範圍中的第二氨流動速率沉積。在一實施例中，第一溝槽的第一高度與寬度的比率係從20至70，並且其中第二溝槽的第二高度與寬度的比率係從18至35。
根據又一實施例，一種方法包括：在基板中形成複數個溝槽，複數個鰭鄰近溝槽形成並且從基板延伸；藉由第一可流動化學氣相沉積(FCVD)在溝槽中沉積第一氧化物層；以及藉由第二FCVD在第一氧化物層上沉積第二氧化物層，第一氧化物層以與第二氧化物層相比較大的保形性沉積。在一實施例中，第一氧化物層與鰭及基板接觸而形成，並且第二氧化物層與第一氧化物層接觸而沉積。在一實施例中，用於沉積第一氧化物層及沉積第二氧化物層的複數前驅物包括三矽基胺及氨，並且第一氧化物層以與第二氧化物層不同的氨流動速率沉積。在一實施例中，第一氧化物層以從20 sccm至30 sccm的範圍中的第一氨流動速率沉積，並且第二氧化物層以從40 sccm至80 sccm的範圍中的第二氨流動速率沉積。在一實施例中，溝槽的第一溝槽的第一高度與寬度的比率係從18至35，其中溝槽的第二溝槽的第二高度與寬度的比率係從20至70，第一氧化物層部分填充第一溝槽及第二溝槽，並且第二氧化物層填充第一溝槽的第一剩餘部分及第二溝槽的第二剩餘部分。在一實施例中，方法進一步包括在第二氧化物層上方形成第一隔離鰭，在垂直於基板的主表面的方向上在第一隔離鰭下方的第一氧化物層及第二氧化物層的組合厚度小於18 nm。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、取代及更改。
50:基板 50N:n型區域 50P:p型區域 52:第一遮罩層 54:第二遮罩層 55:鰭 56:第一絕緣層 58:第二絕緣層 60:第三絕緣層 62:第四絕緣層 63:切割區域 64:第五絕緣層 66:第一絕緣材料 67:絕緣鰭 68:第二絕緣材料 69:淺溝槽隔離區域 70:虛設介電層 71:通道區域 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔層 81:第一間隔件 82:第二間隔層 83:第二間隔件 86:凹陷 92:磊晶源極/汲極區域 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻終止層 96:第一層間介電質 98:凹陷 100:閘極介電層 102:閘電極 104:閘極蓋 106:第二層間介電質 108:矽化物區域 110:閘極觸點 112:源極/汲極觸點 A-A’:橫截面 B-B’:橫截面 C-C’:橫截面 D 1:深度 G1:鰭組 G2:鰭組 H 1:高度 S 1:間隔 S 2:間隔 S 3:間隔 S 4:間隔 S 5:間隔 S 6:間隔 S 7:間隔 T 1:厚度 T 2:厚度 T 3:厚度 T 4:厚度 T 5:厚度 T 6:厚度 T 7:厚度 T 8:厚度 T 9:厚度 T 10:厚度 T 11:厚度 T 12:厚度 T 13:厚度 T 14:厚度
當結合隨附圖式閱讀時，自以下詳細描述將最好地理解本揭示的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。 第1圖示出了根據一些實施例的呈三維視圖的包括鰭式場效電晶體(FinFET)的半導體元件的實例。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7圖、第8圖、第9圖、第10圖、第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第15D圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22圖、第23A圖、及第23B圖係根據一些實施例的在製造半導體元件時的中間階段的橫截面圖。
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50:基板
55:鰭
69:淺溝槽隔離區域
92:磊晶源極/汲極區域
100:閘極介電層
102:閘電極
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面

Claims (10)

  1. 一種半導體元件形成的方法，包含：在一基板中蝕刻一第一溝槽；利用一第一可流動化學氣相沉積製程在該第一溝槽中沉積一第一絕緣層；利用一第二可流動化學氣相沉積製程在該第一絕緣層上沉積一第二絕緣層，其中該第二可流動化學氣相沉積製程具有與該第一可流動化學氣相沉積製程不同的製程參數，並且其中該第一溝槽的一部分保持未由該第一絕緣層及該第二絕緣層填充；以及在未由該第一絕緣層及該第二絕緣層填充的該第一溝槽的該部分中形成一絕緣鰭。
  2. 如請求項1所述的方法，其中該第一絕緣層及該第二絕緣層包含二氧化矽。
  3. 如請求項1所述的方法，其中該第一可流動化學氣相沉積製程及該第二可流動化學氣相沉積製程包含將該基板暴露於三矽基胺及氨。
  4. 如請求項3所述的方法，其中該第一可流動化學氣相沉積製程包含以從800sccm至1000sccm的一範圍中的一第一流動速率在一沉積腔室中分配三矽基胺且以從40sccm至80sccm的一範圍中的一第二流動速 率在該沉積腔室中分配氨，並且其中該第二可流動化學氣相沉積製程包含以從800sccm至1000sccm的一範圍中的一第三流動速率在該沉積腔室中分配三矽基胺且以從20sccm至30sccm的一範圍中的一第四流動速率在該沉積腔室中分配氨。
  5. 如請求項3所述的方法，其中該第一可流動化學氣相沉積製程包含以從800sccm至1000sccm的一範圍中的一第一流動速率在一沉積腔室中分配三矽基胺且以從20sccm至30sccm的一範圍中的一第二流動速率在該沉積腔室中分配氨，並且其中該第二可流動化學氣相沉積製程包含以從800sccm至1000sccm的一範圍中的一第三流動速率在該沉積腔室中分配三矽基胺且以從40sccm至80sccm的一範圍中的一第四流動速率在該沉積腔室中分配氨。
  6. 一種半導體元件形成的方法，包含：在一基板上形成複數個鰭，其中一第一溝槽及一第二溝槽鄰近該些鰭形成；藉由一第一可流動化學氣相沉積在該基板上沉積一第一氧化物層，其中該第一氧化物層填充該第一溝槽，其中該第一氧化物層部分填充該第二溝槽，並且其中該第一溝槽的一第一寬度小於該第二溝槽的一第二寬度；以及藉由一第二可流動化學氣相沉積在該第一氧化物層上沉 積一第二氧化物層，其中該第二氧化物層填充該第二溝槽的一剩餘部分。
  7. 如請求項6所述的方法，其中該第一氧化物層與該些鰭及該基板接觸而沉積，並且其中該第二氧化物層與該第一氧化物層接觸而沉積。
  8. 如請求項6所述的方法，其中該第一溝槽的一第一高度與寬度的比率係從20至70，並且其中該第二溝槽的一第二高度與寬度的比率係從18至35。
  9. 一種半導體元件形成的方法，包含：在一基板中形成複數個溝槽，其中複數個鰭鄰近該些溝槽形成並且從該基板延伸；藉由一第一可流動化學氣相沉積在該些溝槽中沉積一第一氧化物層；以及藉由一第二可流動化學氣相沉積在該第一氧化物層上沉積一第二氧化物層，其中該第一氧化物層以與該第二氧化物層相比較大的一保形性沉積。
  10. 如請求項9所述的方法，其中該第一氧化物層與該些鰭及該基板接觸而沉積，並且其中該第二氧化物層與該第一氧化物層接觸而沉積。
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