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TWI886892B - 快閃記憶體及其製造方法 - Google Patents

快閃記憶體及其製造方法 Download PDF

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TWI886892B
TWI886892B TW113113104A TW113113104A TWI886892B TW I886892 B TWI886892 B TW I886892B TW 113113104 A TW113113104 A TW 113113104A TW 113113104 A TW113113104 A TW 113113104A TW I886892 B TWI886892 B TW I886892B
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劉重顯
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華邦電子股份有限公司
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Abstract

一種快閃記憶體包括具有多個主動區域的基底以及多個記憶單元。各記憶單元包括下閘極、形成於下閘極上的閘極間介電層以及形成於閘極間介電層上的上閘極。下閘極包括位於基底上方的第一部分以及嵌置於第一部分中的第二部分，第一部分環繞第二部分的下部，且第二部分的上部突出於第一部分的頂表面之上，閘極間介電層包覆上部的頂表面和側表面。第一部分和第二部分包含不同材料。

Description

快閃記憶體及其製造方法
本發明是關於快閃記憶體及其製造方法，特別是關於可提高閘極耦合率和改善電性表現的快閃記憶體及其製造方法。
隨著製造技術持續朝向元件尺寸的微縮化發展時，許多挑戰隨之而生。以快閃記憶體為例，元件尺寸的微縮使得記憶體字元線之間的距離越來越近，而使得閘極耦合率降低且干擾加劇，進而降低記憶體的電性表現及可靠度。因此，現存的記憶體裝置及其製造方法仍存在需克服的一些問題。
本發明提出的快閃記憶體及其製造方法，可以解決元件尺寸微縮下所造成的閘極耦合率降低的問題，進而改善記憶體的電性表現及提升其可靠度。
本發明的實施例提供一種快閃記憶體，包括具有多個主動區域的基底以及多個記憶單元。各記憶單元包括下閘極、形成於下閘極上的閘極間介電層以及形成於閘極間介電層上的上閘極。下閘極包括位於基底上方的第一部分，以及嵌置於第一部分中 的第二部分，第一部分環繞第二部分的下部，其中第一部分和第二部分包含不同材料，第二部分的上部突出於第一部分的頂表面之上，且閘極間介電層包覆上部的頂表面和側表面。
本發明的一些實施例提供一種快閃記憶體的製造方法，包括提供具有多個主動區域的基底以及形成多個記憶單元。其中各個記憶單元包括下閘極、形成於下閘極上的閘極間介電層以及形成於閘極間介電層上的上閘極。形成下閘極包括形成第一部分於基底上方，以及形成第二部分嵌置於第一部分中，其中第一部分環繞第二部分的下部，且第二部分具有上部突出於第一部分的頂表面之上，且閘極間介電層包覆上部的頂表面和側表面，其中第一部分和第二部分包含不同材料。
根據本發明所提供的快閃記憶體及其製造方法，通過形成雙結構且包含突出部分的下閘極，可以增加閘極間介電層與下閘極之間的接觸面積，提高閘極耦合率，進而增進元件可靠度，提升快閃記憶體的電性表現。
10:基底
A1:主動區域
11:穿隧介電層
120,120’:第一閘極材料層
12:第一部分
13:圖案化硬質遮罩
130:硬質遮罩
131:氧化物層
132:氮化矽層
132’:圖案化氮化矽層
14:隔離部件
140:隔離結構
16:凹槽
17:阻障層
180:第二閘極材料層
18:第二部分
181:下部
182:上部
182s:側表面
19,41:下閘極
42:晶界
210:閘極間介電材料層
21,43:閘極間介電層
22,45:上閘極
23:硬遮罩層
12a,13a,18a,140a,14a,17a:頂表面
16b,18b:底表面
90:圖案轉移層
910:多晶矽層
91:圖案化多晶矽層
920:含碳層
92:圖案化含碳層
930:抗反射層
94:圖案化遮罩層
941:開口
950:間隔物材料層
95:間隔物
WL:字元線
CU,C1,C2:記憶單元
MS:記憶串列
W1,W2,W4,W5,W6,WVt1,WVt2:寬度
H1,H2,H3:高度
T2:厚度
1B-1B,2B-2B,5B-5B,9B-9B,L1-L1,L2-L2:線
D1:第一方向
D2:第二方向
D3:第三方向
第1A、1B、2A、2B、3A~3D、4、5A、5B、6、7、8、9A、9B圖是根據本發明的一些實施例之形成一種快閃記憶體在各個中間製造階段的示意圖。
其中，第1A、2A、5A、9A圖為一些實施例的一種快閃記憶體在記憶胞區的不同中間製造階段的局部上視圖；第1B、2B、5B、9B圖分別示出了沿第1A、2A、5A、9A圖中所示的線 1B-1B、線2B-2B、線5B-5B、線9B-9B截取的結構的剖面示意圖。
第10圖是根據本發明的一些實施例之一種快閃記憶體的立體示意圖。
第11圖示出了根據本發明的一些實施例，沿著如第9A圖中所示的線L1-L1所截取的一快閃記憶體的剖面示意圖，其中線L1-L1是在下閘極的第二部分以外的位置做截取。
第12圖示出了根據本發明的一些實施例，沿著如第9A圖中所示的線L2-L2所截取的一快閃記憶體的剖面示意圖，其中線L2-L2是通過下閘極的第二部分的位置做截取。
第13圖示出了一種傳統快閃記憶體的剖面示意圖。
第14A圖為一種傳統快閃記憶體的臨界電壓的高斯分佈曲線。
第14B圖為根據本發明一些實施例的一種快閃記憶體的臨界電壓的高斯分佈曲線。
以下內容提供了不同的實施例，用於實現本發明實施例的不同部件。當然，這些僅僅是範例，並非用以限定本發明。此外，敘述中若提及第一元件形成於第二元件之上方或位於其上，除非特別排除的情況，否則其含義可以為第一元件和第二元件直接接觸，也可以為第一元件和第二元件不直接接觸的實施例。另外，為了簡化和清楚的目的，本發明實施例可能在許多範例中針對相同或相似的元件使用相同或相似的元件符號，且可能僅顯示有關於本發明之快閃記憶體的局部。以下將參照附圖更詳細地描述本發明。
如第1A、1B圖所示，在基底10的主動區域A1之間形成沿著第二方向D2延伸的隔離結構140，且在基底10上可依序地(即在第三方向D3上)形成沿著第二方向D2延伸的穿隧介電層11、第一閘極材料層120和硬質遮罩130。隔離結構140可將相鄰的第一閘極材料層120分隔開。主動區域A1例如沿著第一方向D1延伸。
在一些實施例中，基底10的材料可包含矽、砷化鎵、氮化鎵、矽化鍺、絕緣層上覆矽(SOI)、其他合適之半導體材料、或其組合。穿隧介電層11可包含矽氧化物或高介電常數材料。第一閘極材料層120例如包含多晶矽、其他合適的導電材料或其組合。硬質遮罩130可包括氧化物層131和氮化矽層132。氧化物層131例如是原生氧化物層或是氧化矽層(例如四乙基矽氧烷(TEOS)層)。
接著，參照第2A、2B圖，移除硬質遮罩130與第一閘極材料層120的一部分，以形成圖案化硬質遮罩13，且在第一閘極材料層120中形成多個凹槽16。具有凹槽16的第一閘極材料層120’可於後續形成下閘極19的第一部分12(第10圖)。其中，凹槽16的底表面16b位於第一閘極材料層120’的頂面與底面之間。
於本實施例中，凹槽16的尺寸小於主動區域A1的尺寸，且凹槽16的寬度不超出第一閘極材料層120的寬度。凹槽16在第一方向D1上的寬度W1小於第一閘極材料層120在第一方向D1上的寬度W2。
在一些實施例中，可使用化學性縮洞製程RELACS(resolution enhancement lithography assisted by chemical shrink process)在第一閘極材料層120上方形成細間隔圖型，之後再以此細間隔圖型對下方的硬質遮罩130和第一閘極材 料層120進行蝕刻，以形成圖案化硬質遮罩13及凹槽16。
此外，根據一些實施例，如第3A~3D圖所示，也可通過自對準製程來形成間隔物以形成前述的細間隔圖型。
參照第3A圖，根據一些實施例，在硬質遮罩130上方形成圖案轉移層90，且在圖案轉移層90上方形成圖案化遮罩層94。圖案轉移層90可包含依序形成的多晶矽層910、含碳層920及抗反射層930。含碳層920例如包括碳化物，例如類金剛石碳、非晶形碳膜、高選擇透明含碳層。抗反射層930例如包括有機聚合物、碳或氮氧化矽等。圖案化遮罩層94例如是圖案化光阻，其開口941對應於第一閘極材料層120的位置。可以採用任何已知製程形成多晶矽層910、含碳層920、抗反射層930和圖案化遮罩層94。
接著，參照第3B圖，以圖案化遮罩層94為蝕刻遮罩，並以多晶矽層910作為蝕刻停止層，對圖案轉移層90進行蝕刻(例如乾式蝕刻)，以形成圖案化含碳層92。之後，去除圖案化遮罩層94及抗反射層930。圖案化遮罩層94可藉由灰化製程去除。接著，在多晶矽層910和圖案化含碳層92上順應性地形成間隔物材料層950。間隔物材料層950例如包含氧化物，例如為TEOS層。
接著，參照第3C圖，去除部分的間隔物材料層950，以在圖案化含碳層92的側壁上形成間隔物95。之後，去除圖案化含碳層92。在此示例中，此些間隔物95位於多晶矽層910上，並且其位置對應於第一閘極材料層120的邊緣之上。之後，如第3D圖所示，以間隔物95作為細間隔圖型來圖案化下方的多晶矽層910，並以圖案化多晶矽層91作為蝕刻罩幕對下方的氮化矽層132進行蝕刻，以形成圖案化氮化矽層132’。其中，間隔物95與圖案化 多晶矽層91會在適當的步驟中被移除。
當然，本領域人員亦可使用其他已知的方法來形成上述細間隔圖型，本發明並不限於此。
參照第4圖，在形成凹槽16之後，於圖案化硬質遮罩13上形成第二閘極材料層180，並填入凹槽16。在一些示例中，第二閘極材料層180可包含多晶矽、或其他適合的導電材料、或其組合，並可通過已知製程形成。
接著，參照第5A、5B圖，以圖案化硬質遮罩13為停止層，去除第二閘極材料層180的過量部分，而留下填充於凹槽16的部分，以做為下閘極19的第二部分18。可以通過回蝕或平坦化製程(例如CMP)，以去除第二閘極材料層180的過量部分，而形成下閘極19的第二部分18。如第5B圖所示，第二部分18的頂表面18a、圖案化硬質遮罩13的頂表面13a和隔離結構140的頂表面140a大致上共平面。
值得注意的是，根據本發明，下閘極19的第一部分12和第二部分18包含不同材料。第一部分12和第二部分18的材料可以包含不同的導電類型的摻質，或是第一部分12和第二部分18的材料可具有不同的摻質濃度。
根據一些示例，下閘極19的第一部分12和第二部分18的其中一者包含P型導電類型的摻質，另一者包含N型導電類型的摻質，以使得高電壓可先集中在第二部分18。根據一些其他示例，下閘極19的第一部分12和第二部分18的材料可以包含相同導電類型的摻質，例如皆包含N型或皆包含P型導電類型的摻質，但是第一部分12和第二部分18具有不同的摻質濃度。根據一些示例，第一 部分12的第一摻質濃度小於第二部分18的第二摻質濃度。
根據一些實施例，下閘極19可做為浮置閘極。當浮置閘極具有摻質濃度較高的第二部分18時，可與後續形成的閘極間介電層形成較高的閘極耦合率，如此一來，在進行快閃記憶體的寫入操作時，高電壓可先集中在第二部分18再向外均勻分散至第一部分12，而使浮置閘極有較佳的電壓分佈，從而提高寫入效率可靠度。
根據一些實施例，可藉由高溫製程(例如爐管)沉積摻雜的第一閘極材料層120與第二閘極材料層180而分別形成具有均勻摻質濃度的第一閘極材料層120’和第二部分18。接著，在如第5B圖所示的步驟中，可選擇性地對第二部分18的頂表面18a進行離子佈植，以提高第二部分18的摻質濃度，而不受先前沉積機台能力的限制。藉此，第二部分18的摻質濃度為梯度分佈。例如，第二部分18的摻質濃度自頂表面18a至底表面18b呈現高至低的分佈。其中，由於圖案化硬質遮罩13覆蓋了第一閘極材料層120’的頂表面，因此可只對露出的第二部分18進行離子佈植，而可降低對第一閘極材料層120’的摻質濃度的影響。
再者，在一些實施例中，可藉由例如高溫製程使第二部分18的摻質擴散，而使得第一部分12的摻質濃度亦為梯度分佈。例如，在第一部分12中，隨著與第二部分18的距離越遠，摻質濃度越小。
再者，如第5B圖所示，可以選擇性地在第一部分12和第二部分18之間形成阻障層17，以分隔第一部分12與第二部分18，以阻擋第二部分18的摻質擴散至第一部分12，並使第二部分18的摻質濃度得以保持為大於第一部分12的摻質濃度。在一些示例 中，在形成凹槽16(第2A、2B圖)後，可在凹槽16的底表面和側壁上通過電漿處理或離子佈植形成阻障層17。如此一來，如第5B圖所示，第二部分18是形成在阻障層17上。阻障層17例如是含氮層。
接著，參照第6圖，下凹隔離結構140，以形成隔離部件14，使隔離部件14的頂表面14a例如低於第一部分12的頂表面和高於穿隧介電層11的頂表面，以分隔主動區域A1的下閘極19。
之後，參照第7圖，去除圖案化硬質遮罩13，以暴露出第一部分12和第二部分18。再者，在形成有阻障層17的一些實施例中，還暴露出阻障層17的頂表面17a。根據一些實施例，第二部分18嵌置於第一部分12中。第二部分18包括下部181和上部182。第一部分12環繞第二部分18的下部181。第二部分18的上部182則突出於第一部分12的頂表面12a之上。阻障層17可直接接觸和包覆第二部分18的下部181。
另外，雖然在圖式中第二部分18是圓形柱體，但本發明並不限制於此，配合凹槽16的形狀，第二部分18可以是橢圓柱體、矩形柱體、多邊形柱體或是任何其他形狀之柱體。
再者，根據一些實施例，第二部分18的下部181和上部182分別具有高度H1和高度H2，第二部分18的總高度為H3。在一示例中，下部181的高度H1不小於第二部分18總高度H3的50%，且不大於第二部分18總高度H3的90%。
再者，根據一些實施例，第二部分18的上部182的高度H2等於圖案化硬質遮罩13的厚度T2(示於第5B圖)。因此，可通過厚度T2來控制下閘極19的第二部分18的突出高度(H2)。
接著，參照第8圖，毯覆式地沉積閘極間介電材料 層210於下閘極19上。例如，閘極間介電材料層210順應性地沉積於第一部分12的頂表面和部分側壁、第二部分18的頂表面和突出的側表面182s以及凹陷的隔離部件14上。再者，在包含阻障層17的實施例中，閘極間介電材料層210還覆蓋阻障層17，例如直接接觸阻障層17的頂表面17a。在一些實施例中，閘極間介電材料層210可為多層介電結構，例如氧化矽/氮化矽/氧化矽(ONO)層，並通過已知製程而形成。
之後，參照第9A、9B圖，毯覆式且依序地沉積另一閘極材料層(未示出)、字元線材料層(未示出)及硬遮罩材料層(未示出)於閘極間介電材料層210上，並且對硬遮罩材料層、字元線材料層、另一閘極材料層和閘極間介電材料層210進行合適的圖案化製程，以分別形成覆蓋多個下閘極19的硬遮罩層23、字元線WL、上閘極22和閘極間介電層21。上閘極22可做為控制閘極。另一閘極材料層可包含多晶矽、金屬、金屬矽化物或其他合適的導體材料。金屬例如包括鈦、鉭、鎢、鋁或鋯。金屬矽化物例如包括矽化鎳、矽化鈦、矽化鎢或矽化鈷。再者，在一些示例中，閘極材料層可包括多晶矽以及位於多晶矽上的金屬矽化物，例如矽化鈷。字元線材料層可包含鎢或銅。硬遮罩材料層可包含氮化矽及氧化物。
之後，還可例如形成層間介電層(未示出)等等的已知結構，以完成快閃記憶體100的製作。此些已知的後續步驟在此係省略敘述。
根據一些實施例的快閃記憶體100，如第9A、10圖所示，各個字元線WL例如是在第一方向D1上延伸，在第二方向D2上彼此相距。主動區域A1和隔離部件14在第二方向D2上延伸， 且上閘極22、閘極間介電層21、字元線WL、硬遮罩層23是跨置於交替的主動區域A1和隔離部件14之上。各個記憶單元CU包括下閘極19、上閘極22、以及位於上閘極22和下閘極19之間的閘極間介電層21。根據本揭露之實施例，閘極間介電層21係包覆下閘極19的第二部分18的上部182。
請同時參照第9A和11圖。根據一些實施例，快閃記憶體100包括多個記憶串列MS位於基底10上，且此些記憶串列MS分別對應於主動區域A1處且沿著第二方向D2延伸。相鄰的記憶串列MS在第一方向D1上彼此相距，且以隔離部件14相隔絕。各條記憶串列MS包含多個記憶單元CU，且這些記憶單元CU在第二方向D2上串接。為簡化圖面，第11圖省略繪示出硬遮罩層23及字元線WL。
根據一些實施例，如第9A和12圖所示，下閘極19包括第一部分12和第二部分18，且第一部分12環繞第二部分18的下部181，第二部分18的上部182突出於第一部分12的頂表面之上。為簡化圖面，第12圖省略繪示出硬遮罩層23及字元線WL。
值得注意的是，根據一些實施例，下閘極19的第二部分18是內嵌於第一部分12中，其不超出主動區域A1之外，也不超出字元線WL之外。如第9A圖所示，第二部分18在第一方向D1上的寬度W5小於第一部分12在第一方向D1上的寬度W2。第二部分18在第二方向D2上的寬度W6小於字元線WL在第二方向D2上的寬度W4，其中寬度W4亦是上閘極22在第二方向D2上的寬度。
為了進一步降低記憶單元CU的臨界電壓的變異，使得快閃記憶體100具有較窄的臨界電壓的分佈寬度。根據一些示 例，第二部分18在第一方向D1上的寬度W5是在第一部分12在第一方向D1上的寬度W2的約30%~約70%的範圍。根據一些示例，第二部分18在第二方向D2上的寬度W6例如是(但不限於)字元線WL在第二方向D2上的寬度W4的約30%~約70%的範圍。
第13圖示出了一種傳統快閃記憶體的記憶單元沿著相同於第12圖的剖線位置的剖面示意圖。其中傳統的記憶單元C1和C2分別包含下閘極41、閘極間介電層43和上閘極45。在傳統的記憶單元C1和C2中，下閘極41是連續塊體，形成於其中的晶粒尺寸容易大小不一，因而容易存在隨機分布的晶界42。當進行記憶單元C1和C2的操作時，也會影響到操作電壓在下閘極41的分布。例如在下閘極41的一些晶粒的位置有較高的電壓(圖中標示”H”處)，在下閘極41的其他一些晶粒的位置則電壓較低(圖中標示”L”處)。因此各下閘極41容易有電壓分布不均勻的問題。
再者，在同一個傳統快閃記憶體中的不同記憶單元，其晶粒的尺寸大小分佈也會不同。例如記憶單元C1和C2中具有不同的晶界42分佈情況，晶粒數也不相同。當進行記憶單元C1和C2的操作時，記憶單元C1的下閘極41中，上方的晶粒具有較高的電壓(圖中標示”H”處)，下方的晶粒具有較低的電壓(圖中標示”L”處)；而記憶單元C2的下閘極41中，上方的晶粒具有較低的電壓(標示”L”處)，下方的晶粒具有較高的電壓(標示”H”處)。因此，即使是相鄰的記憶單元的下閘極41也會有不同的電壓分布情形，進而影響操作時臨界電壓的穩定性。
相對的，參照第12圖，根據本發明一些實施例的下閘極19，內嵌於第一部分12中的第二部分18可視為插塞件。而如第 2A、2B圖所示的凹槽16是提供第二部分18的材料沉積和晶粒形成的空間。根據本發明，用以形成第二部分18的第二閘極材料層180的晶粒是被限制在如凹槽16所示的範圍內，在經過熱處理製程後，第二閘極材料層180的晶粒尺寸均勻，而可降低隨機分布的晶界42發生的機率。
如此一來，當進行實施例之記憶單元CU的操作時，操作電壓會先集中至下閘極19的第二部分18(具有不同導電態或更高的摻質濃度)處。如上述，相較於第二部分18，第一部分12因為具有較大的塊體體積，因此，第二部分18的晶界數量小於第一部分12的晶界數量。因此，落在下閘極19之第二部分18的操作電壓可以均勻分佈，沒有如第13圖中下閘極41的內部有電壓分布不均的問題。根據一些實施例，集中於第二部分18的操作電壓再四面八方地均勻分散至第一部分12，如第12圖中右邊的記憶單元CU的多個箭號所示。因此，以操作實施例的單一個記憶單元CU而言，第二部分18的內部電壓均勻分布。
再者，根據一些實施例，對於同一個快閃記憶體中不同的記憶單元CU，其具有相同雙結構的下閘極19，各個下閘極19的第二部分18也會有相同或極為相似的晶粒/晶界的分佈情況。因此，當進行實施例的記憶單元CU的操作時，不同的記憶單元CU亦可具有相同或相似的電壓分布情形。因此，實施例提出的快閃記憶體100具有較穩定的操作臨界電壓。
根據如第13圖所示的傳統快閃記憶體，無論是寫入狀態或是抹除狀態，都具有較大的臨界電壓的差異。因此如第14A圖所示，臨界電壓的分佈寬度WVt1(即，最大臨界電壓與最小臨界 電壓的差)較大。相對地，根據本實施例的快閃記憶體100，無論是寫入狀態或是抹除狀態，都具有較小的臨界電壓的差異。因此如第14B圖所示，臨界電壓的分佈寬度WVt2較窄。
綜合上述，根據本發明一些實施例提出的快閃記憶體及其製造方法具有許多益處。根據本實施例的快閃記憶體的下閘極的嵌置於第一部分中的第二部分，可降低臨界電壓的分佈寬度，進而可增進其可靠度。例如，實施例的快閃記憶體具有更良好的記憶單元的資料保存和操作循環(耐受度提高)，可增進其電性表現。
再者，根據本發明一些實施例，下閘極的第二部分的上部突出於第一部分之上，使閘極間介電層除了覆蓋第一部分的頂表面，更包覆上部的頂表面和所有側面。相較於傳統的下閘極，實施例的快閃記憶體增加了閘極間介電層與下閘極的接觸面積，進而提高了閘極耦合率，降低快閃記憶體的操作電壓與減少功率損耗。再者，根據本發明一些實施例的快閃記憶體，由於各個記憶單元的下閘極皆具有相同突出的上部，因此各個記憶單元具有相似的高閘極耦合率，進而提高元件的可靠度。另外，根據實施例所提出的製造方法，其製法簡易並可與現有製程相容，適合量產。
不僅如此，本發明適用於製作微型化的快閃記憶體，以增加晶圓上晶粒的總數。因此，本發明可降低製造單個IC的生產成本和能耗，及降低後續封裝的生產能耗，從而減少了快閃記憶體生產過程中的碳排放。此外，由於本發明的快閃記憶體的可靠性和耐久性得到改善，操作電壓與功率損耗減少，因此本發明提供了一種綠色的半導體技術。
10:基底
11:穿隧介電層
12:第一部分
17:阻障層
18:第二部分
181:下部
182:上部
19:下閘極
21:閘極間介電層
22:上閘極
CU:記憶單元
D1:第一方向
D2:第二方向
D3:第三方向

Claims (15)

  1. 一種快閃記憶體，包括： 一基底，具有複數主動區域；以及 複數記憶單元，其中各該記憶單元包括一下閘極、形成於該下閘極上的一閘極間介電層及形成於該閘極間介電層上的一上閘極，其中該下閘極包括： 一第一部分，位於該基底上方；以及 一第二部分，嵌置於該第一部分中，其中該第一部分環繞該第二部分的一下部，且該第二部分的一上部突出於該第一部分的頂表面之上，且該閘極間介電層包覆該上部的頂表面和側表面， 其中該第一部分和該第二部分包含不同材料。
  2. 如請求項1之快閃記憶體，其中該第一部分具有第一摻質濃度，該第二部分具有第二摻質濃度，該第二摻質濃度大於該第一摻質濃度。
  3. 如請求項1之快閃記憶體，其中該第一部分和該第二部分的材料具有不同的導電類型的摻質。
  4. 如請求項1之快閃記憶體，其中各該記憶單元更包括位於該第一部分與該第二部分之間的一阻障層，以分隔該第一部分與該第二部分的該下部。
  5. 如請求項4之快閃記憶體，其中該閘極間介電層直接接觸該阻障層之頂表面。
  6. 如請求項1之快閃記憶體，其中該第二部分的該下部的高度在該第二部分的總高度的50%至90%之間。
  7. 如請求項1之快閃記憶體，其中該上閘極沿著一第一方向延伸，各該主動區域沿著一第二方向延伸，且該第二方向不同於該第一方向，該下閘極的該第二部分為一柱體嵌置於該第一部分中，且該柱體在該第一方向上的寬度小於該第一部分在該第一方向上的寬度。
  8. 如請求項7之快閃記憶體，其中該柱體在該第二方向上的寬度小於該上閘極在該第二方向上的寬度。
  9. 如請求項1之快閃記憶體，其中 該上閘極沿著一第一方向延伸，各該主動區域沿著一第二方向延伸，且該第二方向不同於該第一方向， 位於各該主動區域上的該些記憶單元串接為一記憶串列。
  10. 一種快閃記憶體的製造方法，包括： 提供一基底，具有複數主動區域；以及 形成複數記憶單元，其中各該記憶單元各包括： 一下閘極、形成於該下閘極上的一閘極間介電層及形成於該閘極間介電層上的一上閘極， 其中形成該下閘極包括： 形成一第一部分於該基底上方；以及 形成一第二部分嵌置於該第一部分中，其中該第一部分環繞該第二部分的一下部，且該第二部分具有一上部突出於該第一部分的頂表面之上，該閘極間介電層包覆該上部的頂表面和側表面， 其中該第一部分和該第二部分包含不同材料。
  11. 如請求項10之快閃記憶體的製造方法，其中該第二部分的摻質濃度大於該第一部分的摻質濃度。
  12. 如請求項10之快閃記憶體的製造方法，其中該第一部分和該第二部分的材料具有不同的導電類型的摻質。
  13. 如請求項10之快閃記憶體的製造方法，其中形成該下閘極更包括： 形成一阻障層於該第二部分與該第一部分之間，以分隔該第一部分與該第二部分的該下部。
  14. 如請求項13之快閃記憶體的製造方法，其中該第一部分具有一凹槽，且通過進行一電漿氮化處理或一氮離子佈植，以在該凹槽的底表面和側壁上形成一含氮層以做為該阻障層。
  15. 如請求項10之快閃記憶體的製造方法，其中形成該下閘極更包括： 通過該上部進行一離子佈植，以將摻質植入該第二部分中；以及 擴散該些摻質。
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