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TW202115889A - 半導體元件、結構及其形成方法 - Google Patents

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Abstract

本公開的各種實施例涉及一種半導體結構，所述半導體結構包括設置在半導體基底內的裂紋阻止結構。所述半導體基底具有背側表面及與背側表面相對的前側表面。光電檢測器設置在半導體基底內且在元件區內橫向間隔開。內連結構沿著前側表面設置。內連結構包括密封環結構。裂紋阻止結構設置在所述半導體基底內且上覆在密封環結構上。裂紋阻止結構圍繞元件區連續延伸。

Description

防止因切割裂紋造成的損壞的元件裂紋阻止結構
具有影像感測器的積體電路（integrated circuit，IC）廣泛用於現代電子元件（例如（舉例來說）照相機及手機）。互補金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）元件已成為流行的積體電路影像感測器。與電荷耦合元件（charge-coupled device，CCD）相比，CMOS影像感測器由於功耗低、尺寸小、資料處理快、資料的直接輸出以及製造成本低而越來越受到青睞。一些類型的CMOS影像感測器包括前側照明（front-side illuminated，FSI）影像感測器及背側照明（back-side illuminated，BSI）影像感測器。
包含影像感測器的積體電路一般來說由半導體晶圓形成。半導體晶圓具有佈置成行及列的多個積體電路。半導體晶圓沿著位於半導體晶圓的行及列中的每一者之間的兩組相互垂直的平行線或“街道（street）”被鋸切或“切割”成分立的積體電路。
本公開提供用於實施本公開的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
包含積體電路的多個互補金屬氧化物半導體（CMOS）元件可一起製作在半導體晶圓上。半導體晶圓包括具有用於積體晶片的特定區域的多個晶粒。此外，半導體晶圓可包括沿著半導體基底的表面設置的內連結構。每一積體晶片包括被週邊區環繞的元件區，其中元件區包括一個或多個半導體元件（例如，電晶體、光電檢測器等）。在每一積體晶片的週邊區之間存在切割道（scribe line）或切割街道。在沿著切割道進行的半導體晶圓的劃切製程（cutting process）期間，晶粒鋸切引起的損壞可造成半導體晶圓中的裂紋。這種晶粒鋸切引起的損壞可傳播到晶粒的元件區，從而使得半導體元件損壞和/或不可工作並降低製作製程的良率。
可實施多種解決方案來減少由晶粒鋸切引起的損壞。舉例來說，可增大相鄰晶粒之間的橫向距離，從而減少晶粒鋸切引起的損壞通過半導體晶圓傳播到元件區的可能性。這繼而會減少可設置在半導體晶圓上的積體晶片的數目。此外，在沿著半導體基底的上表面和/或下表面延伸的內連結構內可設置有密封環。密封環可橫向環繞每一晶粒的元件區。密封環可防止對設置在內連結構內的結構和/或層的損壞，然而晶粒鋸切引起的損壞仍可通過內連結構傳播到半導體基底且對設置在每一積體晶片的元件區內的半導體元件造成損壞。
因此，在一些實施例中，本公開涉及一種裂紋阻止結構，所述裂紋阻止結構設置在半導體基底內並橫向環繞積體晶片的元件區。舉例來說，在半導體晶圓內形成有多個積體晶片。半導體晶圓包括沿著半導體基底的表面設置的內連結構。每一積體晶片具有元件區，所述元件區包括一個或多個半導體元件，被週邊區橫向環繞。裂紋阻止結構設置在半導體基底內且分別連續地包繞在對應的積體晶片的元件區周圍。在每一裂紋阻止結構之間設置有切割道。在沿著切割道進行的半導體晶圓的劃切製程期間，晶粒鋸切引起的損壞可造成半導體晶圓中的裂紋。晶粒鋸切引起的損壞可傳播到半導體基底。然而，通過在半導體基底內以及在橫向上圍繞元件區設置裂紋阻止結構，能夠防止和/或阻止晶粒鋸切引起的損壞到達所述一個或多個半導體元件。這繼而會防止所述一個或多個半導體元件被損壞，且提高用於將積體晶片從半導體晶圓單體化的製作製程的製程良率。
圖1A示出半導體晶圓100的俯視圖的一些實施例，半導體晶圓100具有彼此橫向相鄰的多個單獨的晶粒101。圖1A示出沿著圖1B所示線A-A’截取的半導體晶圓100的俯視圖的一些實施例。
在一些實施例中，每一單獨的晶粒101具有元件區109。元件區109可包括設置在半導體基底內和/或設置在半導體基底上的一個或多個半導體元件（例如，電晶體、光電檢測器等）。裂紋阻止結構107連續地包繞在元件區109的外周周圍，其中元件區109在裂紋阻止結構107的內周之間橫向間隔開。在一些實施例中，在製作期間，通過使用單體化製程沿著正交切割道（或鋸切“街道”）103、105“切割”半導體晶圓來使單獨的晶粒101彼此分離。在一些實施例中，單體化製程包括使用刀片鋸和/或劃切雷射來完全切穿切割道。在這種實施例中，劃切引起的損壞（例如裂紋）可能發生在半導體晶圓100中。裂紋阻止結構107佈置在切割道103、105與對應的元件區109之間，使得裂紋阻止結構107可抑制和/或阻止劃切引起的損壞到達元件區109。這繼而會防止所述一個或多個半導體元件被損壞且提高用於將單獨的晶粒101單體化的製作製程的製程良率。
圖1B示出沿線A-A’截取的圖1A所示半導體晶圓100的一些實施例的剖視圖。
如圖1B所示，半導體晶圓100包括上覆在半導體結構102上的內連結構104以及上覆在內連結構104上的半導體基底114。在一些實施例中，半導體結構102可例如被配置成支撐結構（例如，載體基底），或者可被配置成具有電耦合到內連結構104的應用專用積體電路（application specific integrated circuit，ASIC）元件（未示出）的ASIC結構。內連結構104包括內連介電結構106、多條導電配線108以及多個導通孔110。內連結構104被配置成將設置在半導體基底114上和/或設置在半導體基底114內的一個或多個半導體元件126（例如，電晶體）電耦合到其他半導體元件（未示出）（例如，半導體結構102內的ASIC元件）。此外，在半導體基底114內可設置有多個光電檢測器128。光電檢測器128被配置成吸收入射輻射（例如，光子）並產生與入射輻射對應的電信號。電信號可例如通過所述一個或多個半導體元件126傳輸。
第一隔離結構120從半導體基底114的前側114f延伸到位於前側114f上方的點。第二隔離結構122從位於半導體基底114的前側114f上方的點延伸到半導體基底114的背側114b，其中背側114b與前側114f相對。在一些實施例中，第一隔離結構120及第二隔離結構122圍繞每一光電檢測器128而橫向延伸。在一些實施例中，第一隔離結構120及第二隔離結構122被配置成將光電檢測器128彼此電性隔離。此外，第一隔離結構120及第二隔離結構122可將所述一個或多個半導體元件126彼此電性隔離。另外，上部畫素結構130上覆在半導體基底114的背側114b上。在一些實施例中，上部畫素結構130可例如包括抗反射層、彩色濾光片、畫素柵格結構（pixel grid structure）、微透鏡、和/或類似元件。
此外，半導體晶圓100包括與第二晶粒101b橫向相鄰的第一晶粒101a。第一晶粒101a與第二晶粒101b通過切割道105彼此橫向分離且各自包括被週邊區111橫向環繞的元件區109。所述一個或多個半導體元件126和/或光電檢測器128橫向佈置在元件區109內。週邊區111包繞在元件區109的外周周圍且連續地環繞所述一個或多個半導體元件126和/或光電檢測器128。密封環結構112橫向設置在週邊區111內且橫向環繞元件區109。密封環結構112包括一個或多個彼此同心對齊的環形結構。在一些實施例中，密封環結構112包括導電配線108及導通孔110。當從上方觀察時，作為密封環結構112的一部分的導電配線108及導通孔110可具有環形，使得它們連續包繞在元件區109周圍。在一些實施例中，密封環結構112可從內連結構104的底表面連續延伸到半導體基底114的前側114f。
第一晶粒101a及第二晶粒101b各自包括設置在週邊區111內的裂紋阻止結構107。在一些實施例中，裂紋阻止結構107從半導體基底114的前側114f連續延伸到半導體基底114的背側114b。裂紋阻止結構107橫向包圍元件區109，且被配置成防止對設置在半導體基底114內的所述一個或多個半導體元件126和/或光電檢測器128的損壞。因此，裂紋阻止結構107界定分別保護第一晶粒101a及第二晶粒101b的元件區109的壁或障壁。舉例來說，裂紋阻止結構107可保護元件區109免受對半導體晶圓100執行的單體化製程的影響。在一些實施例中，單體化製程可包括利用切割鋸和/或切割雷射沿著切割道105劃切和/或使半導體晶圓100斷裂。切割鋸和/或切割雷射可切穿半導體晶圓100的整個厚度。在又一些實施例中，在單體化製程期間，在半導體晶圓100內可形成裂紋131。舉例來說，裂紋131可從半導體基底114的背側114b延伸到位於背側114b下方的點。在一些實施例中，裂紋131可能歸因於單體化製程期間在半導體基底114的晶格上引起的機械應變（mechanical strain）。裂紋131可從切割道105橫向延伸且連續延伸到裂紋阻止結構107的側壁。在一些實施例中（如圖1B所示），裂紋131可延伸到裂紋阻止結構107中。然而，由於裂紋阻止結構107的寬度、材料和/或結構，可阻止或抑制裂紋131到達元件區109。這繼而會防止對設置在半導體基底114內/設置在半導體基底114上的所述一個或多個半導體元件126、光電檢測器128、其他元件（未示出）和/或其他摻雜區（未示出）的損壞。因此，裂紋阻止結構107可提高半導體晶圓100的結構完整性且可提高用於將第一積體電路晶粒101a及第二積體電路晶粒101b單體化的製作製程的製程良率。
圖1C示出沿著線A-A’截取的圖1B所示半導體晶圓100的一些實施例的俯視圖。在又一些實施例中，圖1B示出沿著線B-B’截取的圖1C所示半導體晶圓100的剖視圖。
如圖1C所示，半導體晶圓100上設置有多個晶粒101a到101d，且所述多個晶粒101a到101d彼此橫向相鄰。晶粒101a到101d通過切割道105、103彼此橫向分離。在一些實施例中，第一切割道103在第一方向上連續延伸且第二切割道105在與第一方向正交的第二方向上連續延伸。每一晶粒101a到101d包括橫向包圍元件區109的裂紋阻止結構107。裂紋阻止結構107在垂直方向上設置在密封環結構112上方。在裂紋阻止結構107的內側壁與設置在元件區109內的光電檢測器128之間，橫向設置有導電罩幕結構132。在一些實施例中，導電罩幕結構132被配置成防止光電檢測器128之間的串擾。第二隔離結構122圍繞每一光電檢測器128連續延伸。此外，如圖1C所示，當從上方觀察時，裂紋阻止結構107和/或密封環結構112可為環形。在這種實施例中，環形可例如為矩形、三角形、圓形、橢圓形或另一種合適的形狀。在一些實施例中，密封環結構112及裂紋阻止結構107被配置成在沿著第一切割道103和/或第二切割道105執行單體化製程的同時防止對設置在元件區109內的半導體元件（未示出）和/或光電檢測器的損壞。這繼而可防止和/或阻止半導體基底114的晶格結構（lattice structure）的破裂或斷裂，從而提高對晶粒101a到101d執行的單體化製程的製程良率。
圖2A示出積體晶片200的一些實施例的剖視圖。在又一些實施例中，積體晶片200可為在對圖1A到圖1C所示半導體晶圓100執行單體化製程之後的切割晶粒。在這種實施例中，積體晶片200可與執行單體化製程之後的圖1B到圖1C所示的第一晶粒101a對應。
積體晶片200包括上覆在半導體結構102上的內連結構104以及上覆在內連結構104上的半導體基底114。在一些實施例中，半導體結構102可例如被配置成支撐結構（例如，載體基底），或者可被配置成具有電耦合到內連結構104的應用專用積體電路（ASIC）元件（未示出）的ASIC結構。內連結構104包括內連介電結構106、多條導電配線108以及多個導通孔110。內連介電結構106可例如為或包括一個或多個層間介電（inter-level dielectric，ILD）層。所述一個或多個ILD層可例如分別為或包含氧化物（例如二氧化矽）、低介電常數介電材料、或另一種合適的介電材料。在又一些實施例中，導電配線108和/或導通孔110可例如分別為或包含銅、鋁、鎢、鈦、前述材料的組合等。
半導體基底114可例如為或包括塊狀基底（例如，塊狀矽基底）、絕緣體上覆矽（silicon-on-insulator，SOI）基底、矽鍺（SiGe）基底、或包括第一摻雜類型（例如，p型摻雜）的一些其他合適的基底。在一些實施例中，在半導體基底114內設置有多個光電檢測器128，且所述多個光電檢測器128可分別包括與第一摻雜類型相反的第二摻雜類型（例如，n型摻雜）。在半導體基底114上和/或半導體基底114內設置有一個或多個半導體元件126。所述一個或多個半導體元件126可例如為或包括被配置成將捕獲的電荷從光電檢測器128傳輸到內連結構104的畫素元件（例如，傳輸電晶體、重置電晶體、源極隨耦電晶體（source-follower transistor）等）。第一隔離結構120及第二隔離結構122橫向環繞每一光電檢測器128。在一些實施例中，第一隔離結構120可例如被配置成淺溝渠隔離（shallow trench isolation，STI）結構。在又一些實施例中，第二隔離結構122可例如被配置成深溝渠隔離（deep trench isolation，DTI）結構。在一些實施例中，第一隔離結構120可例如為或包含氧化矽、氮化矽、另一種合適的介電材料等。在又一些實施例中，第二隔離結構122可例如為或包含氧化物（例如，二氧化矽）、氮化矽、碳化矽、氧化鉿、氧化鋁、導電材料等。在再一些實施例中，第一隔離結構120可包含第一材料且第二隔離結構122可包含與第一材料不同的第二材料。
上部畫素結構130上覆在半導體基底114上且包括上部介電結構205、導電罩幕結構132、柵格結構204、多個彩色濾光片206和/或多個微透鏡208。導電罩幕結構132可被配置成防止光電檢測器128之間的串擾。在一些實施例中，柵格結構204可例如為或包括介電柵格結構、金屬柵格結構、前述結構的組合等。舉例來說，柵格結構204可為或包括介電柵格結構，所述介電柵格結構被配置成利用相鄰的彩色濾光片206實現全內反射（total internal reflection，TIR）。此外，彩色濾光片206上覆在半導體基底114的背側114b上且分別被配置成使第一範圍的波長通過而同時阻擋與第一範圍不同的第二範圍的波長。在彩色濾光片206之上設置有多個微透鏡。微透鏡被配置成將入射輻射朝光電檢測器128聚焦。
裂紋阻止結構107在橫向上連續地環繞元件區109。裂紋阻止結構107可包括各自橫向環繞元件區109的一個或多個結構。舉例來說，裂紋阻止結構107可包括外側裂紋阻止結構107a及內側裂紋阻止結構107b。內側裂紋阻止結構107b在外側裂紋阻止結構107a的內側壁之間橫向間隔開，其中外側裂紋阻止結構107a橫向包圍內側裂紋阻止結構107b。在一些實施例中，外側裂紋阻止結構107a與內側裂紋阻止結構107b同心。此外，內側裂紋阻止結構107b及外側裂紋阻止結構107a可分別包括第一裂紋阻止段201及第二裂紋阻止段203。在一些實施例中，第一裂紋阻止段201和/或第二裂紋阻止段203可例如分別為或包含空氣、氧化物（例如，二氧化矽）、氮化矽、碳化矽、氧化鉿、氧化鋁、金屬材料（例如，銅、鋁）、前述材料的組合等。在一些實施例中，第一裂紋阻止段201可包含第三材料且第二裂紋阻止段203可包含與第三材料不同的第四材料。舉例來說，第三材料可包括介電材料且第四材料包括金屬材料。此外，第一裂紋阻止段201和/或第二裂紋阻止段203可為或包含空氣，使得在內側裂紋阻止結構107b及外側裂紋阻止結構107a（未示出）的位置存在開口。此外，裂紋阻止結構107包含與半導體基底114不同的材料，使得當由鋸或雷射引起的損壞導致半導體基底114的晶格中的斷裂或裂紋時，所述斷裂或裂紋可能不會穿過裂紋阻止結構107延伸到元件區109。
如圖2A所示，第一裂紋131可從半導體基底114的背側114b延伸到外側裂紋阻止結構107a的側壁。在一些實施例中，裂紋131延伸到外側裂紋阻止結構107a中。此外，由於對積體晶片200執行的單體化製程，第一裂紋131可為位於半導體基底114中的空隙和/或開口。單體化製程包括從圖1A到圖1C所示半導體晶圓100將積體晶片200單體化。裂紋131可能由在單體化製程期間使用的鋸刀片和/或雷射引起的損壞而產生。在又一些實施例中，第二裂紋202可從半導體基底114的背側114b延伸到外側裂紋阻止結構107a的另一側壁。在這種實施例中，第一裂紋131位於裂紋阻止結構107的第一側上，且第二裂紋202位於裂紋阻止結構107的與第一側相對的第二側上。在再一些實施例中，第一裂紋131或第二裂紋202可延伸穿過外側裂紋阻止結構107a的整個寬度、穿過設置在外側裂紋阻止結構107a與內側裂紋阻止結構107b之間的半導體基底114到達內側裂紋阻止結構107b的側壁（未示出）。在這種實施例中，第一裂紋131或第二裂紋202可在內側裂紋阻止結構107b處停止且可不延伸到元件區109中。因此，在一些實施例中，由於裂紋阻止結構107橫向包圍元件區109且包含與半導體基底114不同的材料，因此由鋸和/或雷射引起的損壞可能不會到達設置在元件區109中的有源元件。在再一些實施例中，省略第一裂紋131及第二裂紋202（未示出）。
圖2B示出沿著線C-C’截取的圖2A所示積體晶片200的一些實施例的俯視圖。在一些實施例中，圖2A示出沿著線C-C’截取的圖2B所示積體晶片200的剖視圖。
外側裂紋阻止結構107a橫向包繞在內側裂紋阻止結構107b周圍。在一些實施例中，當從上方觀察時，外側裂紋阻止結構107a和/或內側裂紋阻止結構107b可例如分別具有矩形環形、圓形環形、橢圓形環形或其他合適的形狀。因此，裂紋阻止結構107橫向包圍光電檢測器128，其中裂紋阻止結構107防止和/或減輕第一裂紋131和/或第二裂紋202到達光電檢測器128。這繼而會提高積體晶片200的性能、耐久性和/或可靠性。
圖3A示出根據圖1A到圖1C所示半導體晶圓100的一些替代實施例的半導體晶圓300a的剖視圖。
在一些實施例中，半導體結構102被配置成結合到內連結構104的應用專用積體電路（ASIC）結構。在又一些實施例中，半導體結構102包括上覆在ASIC基底302上的ASIC內連結構304。在一些實施例中，內連結構104與ASIC內連結構304在結合介面處彼此接觸。在一些實施例中，ASIC基底302可例如為或包括單晶矽基底、塊狀矽基底、矽鍺（SiGe）、絕緣體上矽（SOI）基底、另一種合適的基底等。在ASIC基底302內和/或在ASIC基底302上可設置有一個或多個邏輯元件305。所述一個或多個邏輯元件305可例如被配置成電晶體。在這種實施例中，邏輯元件305可包括源極/汲極區309、側壁間隙壁結構308及閘極結構306。此外，一個或多個邏輯元件305可通過ASIC內連結構304電耦合到內連結構104。在一些實施例中，ASIC內連結構304包括內連介電結構106、多條導電配線108和/或多個導通孔110。
在一些實施例中，半導體晶圓300a包括與第二晶粒101b橫向相鄰的第一晶粒101a，第一晶粒101a與第二晶粒101b通過切割道105彼此分離。第一晶粒101a及第二晶粒101b各自包括被週邊區111橫向包圍的元件區109。在一些實施例中，所述一個或多個邏輯元件305、所述一個或多個半導體元件126及光電檢測器128在元件區109內橫向間隔開。在一些實施例中，所述一個或多個半導體元件126可包括沿著半導體基底114的前側114f設置的閘極結構312以及圍繞閘極結構312的側壁設置的側壁間隙壁結構310。第一晶粒101a及第二晶粒101b各自包括從ASIC基底302的上表面延伸到半導體基底114的前側114f的密封環結構112。密封環結構112連續延伸穿過ASIC內連結構304及內連結構104。密封環結構112連續地包繞在元件區109周圍。此外，第一晶粒101a及第二晶粒101b各自包括第一隔離結構120及第二隔離結構122。第一隔離結構120及第二隔離結構122被配置成將所述一個或多個半導體元件126和/或光電檢測器128彼此電性隔離。在一些實施例中，第二隔離結構122從第一隔離結構120的上表面延伸到半導體基底114的背側114b。在又一些實施例中，第二隔離結構122可包括第一隔離層314及第二隔離層316。第一隔離層314可連續包繞在第二隔離層316周圍。在一些實施例中，第一隔離層314可例如為或包含氮化矽、碳化矽、金屬氧化物（例如，氧化鉿、氧化鋁）、前述材料的組合等。此外，第二隔離層316可例如為或包括二氧化矽、氮化矽、碳化矽、金屬氧化物、金屬（例如，鋁、銅、鎢、鈦）、前述材料的組合等。在一些實施例中，第一隔離層314可包含與第二隔離層316不同的材料。
在一些實施例中，裂紋阻止結構107連續包繞在對應的元件區109周圍且分別包括第一裂紋阻止段201以及上覆在第一裂紋阻止段201上的第二裂紋阻止段203。在又一些實施例中，第一裂紋阻止段201可例如為淺溝渠隔離（STI）結構和/或可包含與第一隔離結構120相同的材料和/或形狀。在再一些實施例中，第二裂紋阻止段203可例如為深溝渠隔離（DTI）結構和/或可包含與第二隔離結構122相同的材料和/或形狀。在一些實施例中，第二裂紋阻止段203可包括第一裂紋阻止層322及第二裂紋阻止層324。在一些實施例中，第一裂紋阻止層322可被配置成鈍化層和/或可例如為或包含氮化矽、碳化矽、金屬氧化物（例如，氧化鉿、氧化鋁）、前述材料的組合等。在又一些實施例中，第二裂紋阻止層324可例如為或包含氧化矽、空氣、金屬氧化物、金屬（例如，銅、鋁、鈦）、前述材料的組合等。在再一些實施例中，第一裂紋阻止層322可為或包含與第二裂紋阻止層324不同的材料。在一些實施例中，第一隔離層314可為或包含與第一裂紋阻止層322相同的材料，和/或第二隔離層316可為或包含與第二裂紋阻止層324相同的材料。在一些實施例中，第一裂紋阻止段201從半導體基底114的前側114f延伸到位於半導體基底114的前側114f上方的點且第二裂紋阻止段203從所述點延伸到半導體基底114的背側114b。
在一些實施例中，第一裂紋阻止段201具有處於約0.3微米到15微米的範圍內的第一寬度w1。在又一些實施例中，第二裂紋阻止段203具有處於約0.1微米到10微米的範圍內的第二寬度w2。在再一些實施例中，第二裂紋阻止段203具有處於約1微米到10微米的範圍內的高度h1。在一些實施例中，如果第一寬度w1小於0.3微米，則第二寬度w2小於0.1微米，和/或高度h1小於1微米，則裂紋阻止結構107可能不能防止和/或抑制由於例如單體化製程導致的裂紋到達元件區109。在又一些實施例中，如果第一寬度w1大於15微米，第二寬度w2大於10微米，和/或高度h1大於10微米，則可減少可設置在半導體基底114上和/或可設置在半導體基底114內的光電檢測器128和/或半導體元件126的數目。在一些實施例中，第一寬度w1比第二寬度w2大至少兩倍。密封環結構112具有第三寬度w3。在一些實施例中，第二寬度w2比第三寬度w3大（未示出），使得密封環結構112的外側壁在第一裂紋阻止段201的外側壁（未示出）之間橫向間隔開。在又一些實施例中，第一裂紋阻止段201、第二裂紋阻止段203和/或密封環結構112彼此同心。在再一些實施例中，第一裂紋阻止段201與第二裂紋阻止段203彼此同心，而密封環結構112的中心相對於裂紋阻止結構107的中心（未示出）橫向偏置開。
如圖3A所示，裂紋阻止結構107從半導體基底114的前側114f連續延伸到半導體基底114的背側114b。在一些實施例中，在沿著切割道105執行的單體化製程期間，裂紋阻止結構107可抑制和/或防止由於鋸和/或雷射引起的損壞（例如，由單體化製程）引起的裂紋到達元件區109。
圖3B示出根據圖3A所示半導體晶圓300a的一些替代實施例的半導體晶圓300b的剖視圖，其中省略第一隔離結構（圖3A所示120）及第一裂紋阻止段（圖3A所示201）。
在一些實施例中，裂紋阻止結構107各自包括從半導體基底114的背側114b延伸到位於背側114b下方的點的第二裂紋阻止段203。在又一些實施例中，第二裂紋阻止段203包括第一裂紋阻止層322及第二裂紋阻止層324。在再一些實施例中，裂紋阻止結構107的下表面可在垂直方向上設置在光電檢測器128下方。在一些實施例中，通過省略第一隔離結構（圖3A所示120）及第一裂紋阻止段（圖3A所示201），可減少與製作半導體晶圓300b相關聯的時間及成本。
圖3C示出根據圖3B所示半導體晶圓300b的一些替代實施例的半導體晶圓300c的剖視圖，其中裂紋阻止結構107包括外側裂紋阻止結構107a及內側裂紋阻止結構107b。
在一些實施例中，內側裂紋阻止結構107b及外側裂紋阻止結構107a分別包括第一裂紋阻止層322及第二裂紋阻止層324。在又一些實施例中，內側裂紋阻止結構107b及外側裂紋阻止結構107a分別從半導體基底114的前側114f延伸到半導體基底114的背側114b。在再一些實施例中，第二隔離結構122可分別從前側114f連續延伸到背側114b。
圖3D示出根據圖3A所示半導體晶圓300a的一些替代實施例的半導體晶圓300d的剖視圖。
在一些實施例中，裂紋阻止結構107分別包括第一裂紋阻止段201及第二裂紋阻止段203。第二裂紋阻止段203及第二隔離結構122各自包括第一裂紋阻止層322及第二裂紋阻止層324。在一些實施例中，第一裂紋阻止層322及第二裂紋阻止層324跨越半導體基底114的背側114b連續延伸。在再一些實施例中，可省略第一裂紋阻止段201和/或第一隔離結構120。
在一些實施例中，圖3A到圖3D所示半導體晶圓300a到300d示出在後段（BEOL）製程期間形成裂紋阻止結構107和/或第二隔離結構122的一些實施例。在這種實施例中，在形成裂紋阻止結構107和/或第二隔離結構122之前，在半導體基底114的前側114f之上形成內連結構104。此外，在一些實施例中，由於例如蝕刻過度蝕刻（over-etch），裂紋阻止結構107和/或第二隔離結構122可分別在前側114f下方在垂直方向上延伸到內連結構104中（未示出）。
圖4A示出根據圖1A到圖1C所示半導體晶圓100的一些替代實施例的半導體晶圓400a的剖視圖。
在一些實施例中，裂紋阻止結構107包括第一裂紋阻止段201及第二裂紋阻止段203。在又一些實施例中，第一裂紋阻止段201可從前側114f延伸到位於前側114f上方的點，且第二裂紋阻止段203可從前側114f延伸到背側114b。在這種實施例中，第二裂紋阻止段203可延伸穿過第一裂紋阻止段201的至少一部分。此外，在一些實施例中，第二隔離結構122可從前側114f延伸穿過第一隔離結構120到達背側114b。
圖4B示出根據圖1A到圖1C所示半導體晶圓100的一些替代實施例的半導體晶圓400b的剖視圖。
在一些實施例中，裂紋阻止結構107包括第二裂紋阻止段203，其中第二裂紋阻止段203從前側114f連續延伸到背側114b。此外，第二裂紋阻止段203包括第一裂紋阻止層322及第二裂紋阻止層324。在這種實施例中，第二裂紋阻止層324從前側114f延伸到在垂直方向上位於背側114b下方的點。
圖4C示出根據圖4A所示半導體晶圓400a的一些替代實施例的半導體晶圓400c的剖視圖，其中第二裂紋阻止段203和/或第二隔離結構122在垂直方向上從半導體基底114的前側114f延伸到位於背側114b下方的點。
圖4D示出根據圖4C所示半導體晶圓400c的一些替代實施例的半導體晶圓400d的剖視圖，其中第二裂紋阻止段203從第一裂紋阻止段201的上表面延伸到在垂直方向上位於半導體基底114的背側114b下方的點。在又一些實施例中，第二隔離結構122從第一隔離結構120的上表面延伸到在垂直方向上位於背側114b下方的點。
圖4E示出根據圖4A所示半導體晶圓400a的一些替代實施例的半導體晶圓400e的剖視圖，其中省略第一裂紋阻止段201（圖4A所示第一裂紋阻止段201）和/或第一隔離結構（圖4A所示120）。在一些實施例中，通過省略第一裂紋阻止段201（圖4A所示第一裂紋阻止段201）和/或第一隔離結構（圖4A所示120），可減少與形成半導體晶圓400e相關聯的成本及時間。
圖4F示出根據圖4A所示半導體晶圓400a的一些替代實施例的半導體晶圓400f的剖視圖，其中裂紋阻止結構107分別包括裂紋阻止開口401。在這種實施例中，裂紋阻止結構107可例如為或包含空氣。
圖4G示出根據圖4A所示半導體晶圓400a的一些替代實施例的半導體晶圓400g的剖視圖，其中ASIC裂紋阻止結構402設置在第一晶粒101a及第二晶粒101b的週邊區111內。可理解，ASIC裂紋阻止結構402可被配置成圖1A到圖1C、圖2A到圖2B、圖3A到圖3D或圖4A到圖4F所示裂紋阻止結構107（未示出）。因此，ASIC裂紋阻止結構402被配置成防止在沿著切割道105執行的單體化製程期間對設置在ASIC基底302內和/或設置在ASIC基底302上的所述一個或多個邏輯元件305的損壞。這繼而可進一步提高半導體晶圓400f的製程良率、性能、耐久性和/或結構完整性。在再一些實施例中，可理解，圖4F所示ASIC裂紋阻止結構402可設置在圖1A到圖1C、圖2A到圖2B、圖3A到圖3D或圖4A到圖4F所示的半導體結構102內（未示出）。
在一些實施例中，圖4A到圖4G所示半導體晶圓400a到400g示出在前段（FEOL）製程期間形成裂紋阻止結構107和/或第二隔離結構122的一些實施例。在這種實施例中，在形成裂紋阻止結構107和/或第二隔離結構122之後，在半導體基底114的前側114f之上形成內連結構104。
圖5到圖16示出根據本公開的形成積體晶片的第一方法的一些實施例的剖視圖500到剖視圖1600，所述積體晶片具有橫向環繞元件區的裂紋阻止結構。儘管參照第一方法闡述了圖5到圖16所示的剖視圖500到剖視圖1600，但是應理解，圖5到圖16所示結構並非僅限於第一方法，而是可單獨地獨立於第一方法。此外，儘管圖5到圖16被闡述為一系列動作，然而應理解，這些動作並不是限制性的，這是因為在其他實施例中可改變所述動作的次序，且所公開的方法也適用於其他結構。在其他實施例中，可全部或部分地省略所示出和/或所闡述的一些動作。
如圖5所示剖視圖500所示，提供半導體基底114且在半導體基底114內形成多個光電檢測器128。在一些實施例中，半導體基底114可例如為塊狀基底（例如，塊狀矽基底）、絕緣體上矽（SOI）基底或一些其他合適的基底，和/或可具有第一摻雜類型（例如，n型摻雜）。在一些實施例中，形成所述多個光電檢測器128的製程可包括：在半導體基底114的前側114f之上形成罩幕層（未示出）；根據罩幕層選擇性地將摻雜劑植入到前側114f中，從而在半導體基底114內形成光電檢測器128；以及執行移除製程以移除罩幕層。在又一些實施例中，光電檢測器128包括與第一摻雜類型相反的第二摻雜類型（例如，p型摻雜）。在再一些實施例中，半導體基底114包括彼此橫向相鄰的第一晶粒101a與第二晶粒101b。第一晶粒101a及第二晶粒101b分別包括被週邊區111橫向包圍的元件區109。光電檢測器128分別橫向形成在第一晶粒101a及第二晶粒101b的元件區109內。
如圖6所示剖視圖600所示，在半導體基底114的前側114f之上形成一個或多個半導體元件126（例如，電晶體）。在一些實施例中，所述一個或多個半導體元件126可例如為畫素元件（例如，傳輸電晶體、源極跟隨器電晶體、選擇電晶體、垂直電晶體、前述元件的組合等）。形成所述一個或多個半導體元件126的製程包括：在前側114f之上形成閘極結構312；在半導體基底114內形成一個或多個摻雜區（例如，源極/汲極區）；和/或圍繞閘極結構312的側壁形成側壁間隙壁結構310。在一些實施例中，可在半導體基底114的前側114f中形成第一隔離結構120和/或第一裂紋阻止段201。第一隔離結構120和/或第一裂紋阻止段201從前側114f延伸到位於前側114f下方的點。在一些實施例中，形成第一隔離結構120和/或第一裂紋阻止段201的製程包括：在前側114f之上形成罩幕層（未示出）；根據罩幕層選擇性地蝕刻半導體基底114以界定多個溝渠；在溝渠中沉積（例如，通過化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）等沉積）介電材料（例如，二氧化矽、氮化矽、碳化矽、前述材料的組合等），從而界定第一隔離結構120和/或第一裂紋阻止段201；以及執行移除製程以移除罩幕層。在再一些實施例中，第一隔離結構120和/或第一裂紋阻止段201可各自被配置成淺溝渠隔離（STI）結構。
如圖7所示剖視圖700所示，在半導體基底114的前側114f以及所述一個或多個半導體元件126之上形成內連結構104。在一些實施例中，內連結構104包括內連介電結構106、多個導通孔110及多條導電配線108。在又一些實施例中，內連介電結構106包括多個層間介電（ILD）層，所述多個層間介電層可例如分別為或包含氧化物（例如，二氧化矽）、低介電常數介電材料、極低介電常數介電材料、另一種合適的介電材料等。在又一些實施例中，導通孔110和/或導電配線108可例如通過單鑲嵌製程和/或雙鑲嵌製程形成。密封環結構112從半導體基底114的前側114f延伸到內連結構104的頂表面。密封環結構112分別設置在第一晶粒101a及第二晶粒101b的週邊區111內且橫向包圍元件區109。在一些實施例中，密封環結構112直接上覆在第一裂紋阻止段201上。
如圖8所示剖視圖800所示，將圖7所示結構旋轉並結合到半導體結構102。在一些實施例中，結合製程可包括執行熔合結合製程、共晶結合製程、前述結合製程的組合、或另一種合適的結合製程。在一些實施例中，半導體結構102可被配置成圖3A所示半導體結構102或者可被配置成載體基底。
如圖9所示剖視圖900所示，對半導體基底114執行薄化製程。在一些實施例中，薄化製程將半導體基底114的初始厚度Ti減小到厚度Ts。在一些實施例中，薄化製程暴露出光電檢測器128的上表面。在又一些實施例中，薄化製程可包括執行平坦化製程（例如，化學機械平坦化（CMP）製程）、研磨製程、和/或一種或多種蝕刻製程。
如圖10所示剖視圖1000所示，在半導體基底114的背側114b之上形成罩幕層1002。罩幕層1002可例如為或包括硬罩幕層、光阻等。在一些實施例中，罩幕層1002包括界定暴露出背側114b的多個開口的多個側壁。
如圖11所示剖視圖1100所示，根據罩幕層（圖10所示1002）對半導體基底114執行蝕刻製程，從而界定多個隔離開口1102及多個裂紋阻止開口1104。在一些實施例中，蝕刻製程包括對半導體基底114執行幹式蝕刻製程。在又一些實施例中，所述多個隔離開口1102及所述多個裂紋阻止開口1104從背側114b延伸到位於背側114b下方的點。在再一些實施例中，所述點與第一裂紋阻止段201及第一隔離結構120的上表面對齊。
如圖12所示剖視圖1200所示，在半導體基底114的背側114b之上形成鈍化層1202。鈍化層1202至少局部地襯於隔離開口1102及裂紋阻止開口1104上。在一些實施例中，鈍化層1202可通過CVD、PVD、ALD或另一種合適的沉積製程沉積。在又一些實施例中，鈍化層1202可例如為或包含氮化矽、碳化矽、氧化鉿、氧化鋁等。
如圖13所示剖視圖1300所示，在半導體基底114及鈍化層1202之上形成上部隔離結構1302。在一些實施例中，上部隔離結構1302填充隔離開口（圖12所示1102）及裂紋阻止開口（圖12所示1104）的剩餘部分。在一些實施例中，上部隔離結構1302可例如為或包含氧化矽、氮化矽、碳化矽、金屬氧化物、金屬（例如，鋁、銅、鎢、鈦）、另一種合適的材料等。
如圖14所示剖視圖1400所示，對鈍化層（圖13所示1202）及上部隔離結構（圖13所示1302）執行平坦化製程（例如，CMP製程）直到暴露出半導體基底114的背側114b，從而界定第二隔離結構122及第二裂紋阻止結構203。在一些實施例中，第二隔離結構122及第二裂紋阻止結構203包括第一裂紋阻止層322及第二裂紋阻止層324。
如圖15所示剖視圖1500所示，在半導體基底114的背側114b之上形成上部畫素結構130。在一些實施例中，上部畫素結構130包括上部介電結構205、柵格結構204、多個彩色濾光片206及多個微透鏡208。在又一些實施例中，上部介電結構205、柵格結構204和/或所述多個彩色濾光片206可例如通過CVD、PVD、ALD、濺鍍、無電鍍覆、或另一種合適的生長或沉積製程來沉積或生長。在又一些實施例中，切割道105橫向設置在第一晶粒101a與第二晶粒101b之間。
如圖16所示剖視圖1600所示，沿著切割道（圖15所示105）執行單體化製程以將第一晶粒101a及第二晶粒101b單體化。在這種實施例中，第一晶粒101a被配置成第一積體晶片且第二晶粒101b被配置成第二積體晶片。在一些實施例中，單體化製程可包括利用刀片鋸（未示出）沿著切割道（圖15所示105）對圖15所示結構進行劃切。刀片鋸可附接到殼體（未示出），所述殼體固持驅動轉子的馬達（未示出），刀片鋸固定到所述轉子。在一些實施例中，刀片鋸被配置成沿著切割道（圖15所示105）進行劃切，並完全切穿圖15所示結構。在又一些實施例中，刀片鋸是具有鎳-金剛石劃切表面的圓形刀片。在再一些實施例中，由刀片鋸形成切口1602，且切口1602具有約等於刀片鋸的劃切直徑加上邊緣粗糙度的寬度。此外，單體化製程可包括在利用刀片鋸對圖15所示結構進行劃切之前、之後和/或同時利用雷射。
在又一些實施例中，在單體化製程期間，可能會由於由刀片鋸和/或雷射引起的損壞而出現裂紋131。裂紋131可沿著切口1602開始且橫向延伸到裂紋阻止結構107的側壁。在一些實施例中，裂紋131可能是由於半導體基底114的晶格中的裂紋引起的。裂紋131可例如橫向延伸到裂紋阻止結構107中。由於裂紋阻止結構107包含與半導體基底114不同的材料，因此裂紋131可被阻止和/或減輕到達元件區109。因此，裂紋阻止結構107被配置成防止在製作製程期間對半導體元件126和/或光電檢測器128的損壞。
圖17示出根據本公開的形成積體晶片的第一方法1700，所述積體晶片具有橫向環繞元件區的裂紋阻止結構。儘管第一方法1700示出和/或闡述為一系列動作或事件，然而應理解，第一方法1700並非僅限於所示次序或動作。因此，在一些實施例中，所述動作可以與所示不同的次序來施行，和/或可同時施行。此外，在一些實施例中，所示動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些示出的動作或事件，且還可包括其他未示出的動作或事件。
在動作1702，在半導體基底中形成多個光電檢測器。圖5示出與動作1702的一些實施例對應的剖視圖500。
在動作1704，在半導體基底中從半導體基底的前側到位於前側下方的點形成第一隔離結構及第一裂紋阻止段。圖6示出與動作1704的一些實施例對應的剖視圖600。
在動作1706，在半導體基底的前側上形成一個或多個半導體元件。半導體元件及光電檢測器橫向設置在元件區內。圖6示出與動作1706的一些實施例對應的剖視圖600。
在動作1708，沿著半導體基底的前側形成內連結構。內連結構包括連續地包繞在元件區周圍的密封環結構。圖7示出與動作1708的一些實施例對應的剖視圖700。
在動作1710，從半導體基底的背側到位於背側下方的點形成第二隔離結構及第二裂紋阻止段，從而界定裂紋阻止結構。裂紋阻止結構包括第一裂紋阻止段及第二裂紋阻止段。裂紋阻止結構橫向包圍元件區。圖10到圖14示出與動作1710的一些實施例對應的剖視圖1000到剖視圖1400。
在動作1712，在半導體基底的背側之上形成上部畫素結構。圖15示出與動作1712的一些實施例對應的剖視圖1500。
在動作1714，沿著與裂紋阻止結構橫向相鄰的切割道執行單體化製程。在一些實施例中，在半導體基底中會形成裂紋，所述裂紋在橫向上從切割道延伸到裂紋阻止結構的側壁，其中裂紋不延伸到元件區中。圖16示出與動作1714的一些實施例對應的剖視圖1600。
在一些實施例中，圖18示出與可代替圖10及圖11處的動作而執行的動作對應的剖視圖1800，使得圖5到圖16所示第一方法可作為另外一種選擇從圖5到圖9繼續進行，且接著從圖18到圖12到圖16（跳過圖10及11），以使得在圖19所示剖視圖1900中示出這種實施例的最終結構。在這種實施例中，可省略和/或跳過第一隔離結構（圖6所示120）及第一裂紋阻止段（圖6所示201）的形成。此外，可在圖18處執行蝕刻製程，使得所述多個隔離開口1102及所述多個裂紋阻止開口1104從半導體基底114的背側114b延伸到前側114f。因此，如圖19所示剖視圖1900所示，裂紋阻止結構107可包括被外側裂紋阻止結構107a橫向包圍的內側裂紋阻止結構107b。
圖20到圖25示出根據本公開的形成積體晶片的第二方法的一些實施例的剖視圖2000到剖視圖2500，所述積體晶片具有橫向環繞元件區的裂紋阻止結構。儘管圖20到圖25所示的剖視圖2000到剖視圖2500是參照第二方法闡述的，然而應理解，圖20到圖25所示結構並非僅限於所述第二方法，而是可單獨地獨立於所述第二方法。此外，儘管圖20到圖25被闡述為一系列動作，然而應理解，這些動作並不是限制性的，這是因為在其他實施例中可改變所述動作的次序，且所公開的方法也適用於其他結構。在其他實施例中，可全部或部分地省略所示出和/或所闡述的一些動作。
如圖20所示剖視圖2000所示，提供半導體基底114，且在第一晶粒101a及第二晶粒101b的元件區109中分別形成多個光電檢測器128。此外，在半導體基底114的前側114f上形成第一隔離結構120且在半導體基底114中形成第一裂紋阻止段201。在一些實施例中，如圖5及圖6所示剖視圖500及剖視圖600所示和/或所述形成光電檢測器128、第一隔離結構120及第一裂紋阻止段201。
如圖21所示剖視圖2100所示，在半導體基底114的前側114f之上形成罩幕層2106。根據罩幕層2106將半導體基底114圖案化以界定多個隔離開口2102及多個裂紋阻止開口2104。在一些實施例中，圖案化製程包括將半導體基底114的未被罩幕的區暴露到一種或多種蝕刻劑。所述多個隔離開口2102及所述多個裂紋阻止開口2104從前側114f延伸到在垂直方向上位於前側114f下方的點。在一些實施例中，所述點在垂直方向上位於光電檢測器128下方。在一些實施例中，在執行圖案化製程之後，執行移除製程以移除罩幕層2106（未示出）。
如圖22所示剖視圖2200所示，在裂紋阻止開口（圖21所示2104）中形成第二裂紋阻止段203，且在隔離開口（圖21所示2102）中形成第二隔離結構122。這繼而會界定裂紋阻止結構107。裂紋阻止結構107各自包括第一裂紋阻止段201及第二裂紋阻止段203。在一些實施例中，如圖12到圖14所示和/或所述，形成第二裂紋阻止段203及第二隔離結構122。此外，在形成裂紋阻止結構107之後，沿著半導體基底114的前側114f形成一個或多個半導體元件126。在一些實施例中，如圖6所示和/或所述，形成所述一個或多個半導體元件126。此外，在半導體基底114的前側114f之上形成內連結構104。在一些實施例中，內連結構104如圖7所示和/或所述形成。
如圖23所示剖視圖2300所示，將圖22所示結構旋轉並對半導體基底114執行薄化製程。在一些實施例中，薄化製程將半導體基底114的初始厚度Ti減小到厚度Ts。此外，薄化製程暴露出裂紋阻止結構107的上表面。在一些實施例中，薄化製程可例如為或包括平坦化製程（例如，CMP製程）、一種或多種蝕刻製程、機械研磨製程、前述製程的組合、或另一種合適的薄化製程。
如圖24所示剖視圖2400所示，在半導體基底114的前側114f之上形成上部畫素結構130。在一些實施例中，上部畫素結構130可如圖15所示和/或所述形成。
如圖25所示剖視圖2500所示，對圖24所示結構執行單體化製程。在一些實施例中，如圖16所示和/或所述來執行單體化製程。單體化製程在第一晶粒101a與第二晶粒101b之間橫向界定切口2502。在又一些實施例中，在單體化製程期間，由於刀片鋸和/或雷射引起的損壞，在半導體基底114中可能會形成裂紋131。裂紋131可從切口2502橫向延伸到裂紋阻止結構107的側壁。
圖26示出根據本公開的形成積體晶片的第二方法2600，所述積體晶片具有橫向環繞元件區的裂紋阻止結構。儘管第二方法2600示出和/或闡述為一系列動作或事件，然而應理解，第二方法2600並非僅限於所示次序或動作。因此，在一些實施例中，所述動作可以與所示不同的次序來施行，和/或可同時施行。此外，在一些實施例中，所示動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些示出的動作或事件，且還可包括其他未示出的動作或事件。
在動作2602，在半導體基底中形成多個光電檢測器。光電檢測器橫向設置在元件區內。圖20示出與動作2602的一些實施例對應的剖視圖2000。
在動作2604，在半導體基底中從半導體基底的前側到位於前側下方的第一點形成第一隔離結構及第一裂紋阻止段。圖20示出與動作2604的一些實施例對應的剖視圖2000。
在動作2606，從半導體基底的前側到位於第一點下方的第二點形成第二隔離結構及第二裂紋阻止段，從而界定裂紋阻止結構。裂紋阻止結構包括第一裂紋阻止段及第二裂紋阻止段。裂紋阻止結構橫向包圍元件區。圖21到圖22示出與動作2606的一些實施例對應的剖視圖2100到剖視圖2200。
在動作2608，在半導體基底的前側上形成一個或多個半導體元件。所述一個或多個半導體元件橫向設置在元件區內。圖22示出與動作2608的一些實施例對應的剖視圖2200。
在動作2610，沿著半導體基底的前側形成內連結構。內連結構包括連續地包繞在元件區周圍的密封環結構。圖22示出與動作2610的一些實施例對應的剖視圖2200。
在動作2612，在半導體基底的背側之上形成上部畫素結構。圖24示出與動作2612的一些實施例對應的剖視圖2400。
在動作2614，沿著與裂紋阻止結構橫向相鄰的切割道執行單體化製程。在一些實施例中，在半導體基底中會形成裂紋，且裂紋在從切割道橫向延伸到裂紋阻止結構的側壁。裂紋不會延伸到元件區中。圖25示出與動作2614的一些實施例對應的剖視圖2500。
因此，在一些實施例中，本公開涉及一種包括半導體基底的半導體晶圓。一個或多個半導體元件設置在半導體基底的元件區內且裂紋阻止結構設置在半導體基底內，其中裂紋阻止結構橫向包圍元件區。
在一些實施例中，本申請提供一種半導體結構，所述半導體結構包括：半導體基底，具有背側表面及與所述背側表面相對的前側表面；多個光電檢測器，設置在所述半導體基底內且在元件區內橫向間隔開；內連結構，沿著所述前側表面設置，其中所述內連結構包括密封環結構；以及裂紋阻止結構，設置在所述半導體基底內且上覆在所述密封環結構上，其中所述裂紋阻止結構圍繞所述元件區連續延伸。
在一些實施例中，本申請提供一種半導體元件，所述半導體元件包括：第一半導體結構，包括第一基底及上覆在所述第一基底上的第一內連結構，其中所述第一基底包含第一材料；多個光電檢測器，設置在所述第一基底內且在元件區內橫向間隔開；第二半導體結構，位於所述第一半導體結構之下，其中所述第二半導體結構包括第二基底及上覆在所述第二基底上的第二內連結構，且其中所述第一內連結構與所述第二內連結構在結合介面處接觸；多個邏輯元件，設置在所述第二基底上且在所述元件區內橫向間隔開；密封環結構，橫向包圍所述元件區，其中所述密封環結構從所述第二基底的上表面連續延伸到所述第一基底的下表面；以及第一裂紋阻止結構，設置在所述第一基底內，其中所述第一裂紋阻止結構橫向包圍所述元件區，且其中所述第一裂紋阻止結構包含與所述第一材料不同的第二材料。
在一些實施例中，本申請提供一種形成半導體元件的方法，所述方法包括：在半導體基底中形成多個光電檢測器，其中所述光電檢測器在元件區內橫向間隔開，其中所述半導體基底包含第一材料；在所述半導體基底內形成隔離結構，使得所述隔離結構橫向環繞所述光電檢測器；在所述半導體基底內形成裂紋阻止結構，使得所述裂紋阻止結構橫向包圍所述元件區，其中所述裂紋阻止結構包含與所述第一材料不同的第二材料；以及在所述半導體基底之上形成內連結構，使得所述內連結構包含從所述內連結構的頂表面延伸到所述內連結構的底表面的密封環結構，其中所述密封環結構橫向包圍所述元件區。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100、300a、300b、300c、300d、400a、400b、400c、400d、400e、400f、400g:半導體晶圓 101、101c、101d:晶粒 101a:晶粒/第一晶粒/第一積體電路晶粒 101b:晶粒/第二晶粒/第二積體電路晶粒 102:半導體結構 103:正交切割道/切割道/第一切割道 104:內連結構 105:正交切割道/切割道/第二切割道 106:內連介電結構 107:裂紋阻止結構 107a:外側裂紋阻止結構 107b:內側裂紋阻止結構 108:導電配線 109:元件區 110:導通孔 111:週邊區 112:密封環結構 114:半導體基底 114b:背側 114f:前側 120:第一隔離結構 122:第二隔離結構 126:半導體元件 128:光電檢測器 130:上部畫素結構 131:裂紋/第一裂紋 132:導電罩幕結構 200:積體晶片 201:第一裂紋阻止段 202:第二裂紋 203:第二裂紋阻止段/第二裂紋阻止結構 204:柵格結構 205:上部介電結構 206:彩色濾光片 208:微透鏡 302:ASIC基底 304:ASIC內連結構 305:邏輯元件 306、312:閘極結構 308、310:側壁間隙壁結構 309:源極/汲極區 314:第一隔離層 316:第二隔離層 322:第一裂紋阻止層 324:第二裂紋阻止層 401、1104、2104:裂紋阻止開口 402:ASIC裂紋阻止結構 500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1800、1900、2000、2100、2200、2300、2400、2500:剖視圖 1002、2106:罩幕層 1102、2102:隔離開口 1202:鈍化層 1302:上部隔離結構 1602、2502:切口 1700:第一方法 1702、1704、1706、1708、1710、1712、1714、2602、2604、2606、2608、2610、2612、2614:動作 2600:第二方法 A-A’、B-B’、C-C’:線 h1:高度 Ti:初始厚度 Ts:厚度 w1:第一寬度 w2:第二寬度 w3:第三寬度
結合圖式閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本技術領域中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A到圖1C示出具有多個晶粒的半導體晶圓的一些實施例的各種視圖。 圖2A到圖2B示出切割基底的一些實施例的各種視圖。 圖3A到圖3D示出半導體晶圓的替代實施例的各種剖視圖，所述半導體晶圓具有從半導體基底的背側延伸到位於半導體基底的背側下方的點的裂紋阻止結構（crack-stop structure）。 圖4A到圖4G示出半導體晶圓的替代實施例的各種剖視圖，所述半導體晶圓具有從半導體基底的前側延伸到位於半導體基底的前側上方的點的裂紋阻止結構。 圖5到圖16示出在半導體基底中圍繞元件區形成裂紋阻止結構的第一方法的一些實施例的一系列剖視圖。 圖17示出圖5到圖16所示第一方法的一些實施例的方塊圖。 圖18及圖19示出在半導體基底中圍繞元件區形成裂紋阻止結構的方法的一些實施例的剖視圖，其中裂紋阻止結構包括內側裂紋阻止結構及外側裂紋阻止結構。 圖20到圖25示出在半導體基底中圍繞元件區形成裂紋阻止結構的第二方法的一些實施例的一系列剖視圖。 圖26示出圖20到圖25所示第二方法的一些實施例的方塊圖。
100:半導體晶圓
101:晶粒
103:正交切割道/切割道/第一切割道
105:正交切割道/切割道/第二切割道
107:裂紋阻止結構
109:元件區
A-A’:線

Claims (20)

  1. 一種半導體結構，包括： 半導體基底，具有背側表面及與所述背側表面相對的前側表面； 多個光電檢測器，設置在所述半導體基底內且在元件區內橫向間隔開； 內連結構，沿著所述前側表面設置，其中所述內連結構包括密封環結構；以及 裂紋阻止結構，設置在所述半導體基底內且上覆在所述密封環結構上，其中所述裂紋阻止結構圍繞所述元件區連續延伸。
  2. 如申請專利範圍第1項所述的半導體結構，其中所述裂紋阻止結構在所述密封環結構的側壁之間橫向間隔開。
  3. 如申請專利範圍第1項所述的半導體結構，其中所述裂紋阻止結構包含第一材料且所述半導體基底包含與所述第一材料不同的第二材料。
  4. 如申請專利範圍第1項所述的半導體結構，更包括： 隔離結構，設置在所述半導體基底內且在所述元件區內橫向間隔開，其中所述隔離結構橫向環繞所述光電檢測器，且其中所述隔離結構具有與所述裂紋阻止結構相同的高度。
  5. 如申請專利範圍第4項所述的半導體結構，其中所述隔離結構包括淺溝渠隔離結構及深溝渠隔離結構，其中所述淺溝渠隔離結構從所述前側表面延伸到位於所述前側表面上方的點，其中所述深溝渠隔離結構從所述點延伸到所述背側表面，其中所述裂紋阻止結構包括第一裂紋阻止段及第二裂紋阻止段，其中所述第一裂紋阻止段從所述前側表面延伸到所述點，且其中所述第二裂紋阻止段從所述點延伸到所述背側表面。
  6. 如申請專利範圍第4項所述的半導體結構，其中所述隔離結構及所述裂紋阻止結構從所述背側表面延伸到在垂直方向上位於所述背側表面下方的點。
  7. 如申請專利範圍第6項所述的半導體結構，其中所述點與所述前側表面對齊。
  8. 如申請專利範圍第4項所述的半導體結構，其中所述隔離結構及所述裂紋阻止結構從所述前側表面延伸到在垂直方向上位於所述前側表面上方的點。
  9. 如申請專利範圍第4項所述的半導體結構，其中所述隔離結構包括淺溝渠隔離（STI）結構及深溝渠隔離（DTI）結構，其中所述淺溝渠隔離結構從所述前側表面延伸到位於所述前側表面上方的第一點，其中所述深溝渠隔離結構從所述第一點延伸到位於所述第一點上方的第二點，其中所述裂紋阻止結構包括第一裂紋阻止段及第二裂紋阻止段，其中所述第一裂紋阻止段從所述前側表面延伸到所述第一點且所述第二裂紋阻止段從所述第一點延伸到所述第二點。
  10. 如申請專利範圍第9項所述的半導體結構，其中所述深溝渠隔離結構從所述前側表面穿過所述淺溝渠隔離結構延伸到所述第二點，其中所述第一裂紋阻止段穿過所述第一裂紋阻止段延伸到所述第二點。
  11. 如申請專利範圍第1項所述的半導體結構，更包括： 從所述半導體基底的外側壁延伸的裂紋，其中所述半導體基底的所述外側壁在橫向上相對於所述裂紋阻止結構在遠離所述元件區的方向上偏置開，且其中所述裂紋從所述半導體基底的所述外側壁橫向延伸到所述裂紋阻止結構的外側壁。
  12. 一種半導體元件，包括： 第一半導體結構，包括第一基底及上覆在所述第一基底上的第一內連結構，其中所述第一基底包含第一材料； 多個光電檢測器，設置在所述第一基底內且在元件區內橫向間隔開； 第二半導體結構，位於所述第一半導體結構之下，其中所述第二半導體結構包括第二基底及上覆在所述第二基底上的第二內連結構，且其中所述第一內連結構與所述第二內連結構在結合介面處接觸； 多個邏輯元件，設置在所述第二基底上且在所述元件區內橫向間隔開； 密封環結構，橫向包圍所述元件區，其中所述密封環結構從所述第二基底的上表面連續延伸到所述第一基底的下表面；以及 第一裂紋阻止結構，設置在所述第一基底內，其中所述第一裂紋阻止結構橫向包圍所述元件區，且其中所述第一裂紋阻止結構包含與所述第一材料不同的第二材料。
  13. 如申請專利範圍第12項所述的半導體元件，更包括： 隔離結構，設置在所述第一基底內且橫向環繞所述光電檢測器，其中所述隔離結構的上表面與所述第一裂紋阻止結構的上表面在垂直方向上對齊，且所述隔離結構的下表面與所述第一裂紋阻止結構的下表面在垂直方向上對齊。
  14. 如申請專利範圍第13項所述的半導體元件，其中所述第一裂紋阻止結構的寬度大於所述隔離結構的寬度。
  15. 如申請專利範圍第13項所述的半導體元件，其中所述隔離結構包含所述第二材料。
  16. 如申請專利範圍第12項所述的半導體元件，其中所述第一裂紋阻止結構包括外側裂紋阻止結構及內側裂紋阻止結構，其中所述外側裂紋阻止結構橫向包圍所述內側裂紋阻止結構，且其中所述外側裂紋阻止結構在橫向上相對於所述內側裂紋阻止結構在遠離所述元件區的方向上偏置開。
  17. 如申請專利範圍第12項所述的半導體元件，更包括： 第二裂紋阻止結構，設置在所述第二基底內，其中所述第二裂紋阻止結構包含與所述第二基底不同的材料，其中所述第二裂紋阻止結構橫向包圍所述多個邏輯元件。
  18. 一種形成半導體元件的方法，所述方法包括： 在半導體基底中形成多個光電檢測器，其中所述光電檢測器在元件區內橫向間隔開，其中所述半導體基底包含第一材料； 在所述半導體基底內形成隔離結構，使得所述隔離結構橫向環繞所述光電檢測器； 在所述半導體基底內形成裂紋阻止結構，使得所述裂紋阻止結構橫向包圍所述元件區，其中所述裂紋阻止結構包含與所述第一材料不同的第二材料；以及 在所述半導體基底之上形成內連結構，使得所述內連結構包含從所述內連結構的頂表面延伸到所述內連結構的底表面的密封環結構，其中所述密封環結構橫向包圍所述元件區。
  19. 如申請專利範圍第18項所述的形成半導體元件的方法，其中形成所述裂紋阻止結構包括： 對所述半導體基底的背側進行蝕刻，以界定裂紋阻止開口； 在所述裂紋阻止開口內及在所述半導體基底的所述背側之上沉積所述第二材料；及 對所述第二材料執行平坦化製程直到到達所述半導體基底的所述背側，從而界定所述裂紋阻止結構， 其中所述蝕刻是在形成所述內連結構之後執行。
  20. 如申請專利範圍第18項所述的形成半導體元件的方法，其中形成所述裂紋阻止結構包括： 對所述半導體基底的前側進行蝕刻，以界定裂紋阻止開口； 在所述裂紋阻止開口內及在所述半導體基底的所述前側之上沉積所述第二材料；及 對所述第二材料執行平坦化製程直到到達所述半導體基底的所述前側，從而界定所述裂紋阻止結構， 其中所述蝕刻是在形成所述內連結構之前執行。
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