TWI817161B

TWI817161B - 影像感測器、半導體裝置及其製造方法

Info

Publication number: TWI817161B
Application number: TW110125763A
Authority: TW
Inventors: 高敏峰; 楊敦年; 劉人誠; 郭文昌; 陳昇照; 洪豐基; 李昇展
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-01-15
Filing date: 2021-07-13
Publication date: 2023-10-01
Also published as: CN114464637A; KR20220103606A; TW202230765A; US11908878B2; KR102772837B1; DE102021113564A1; US20230395631A1; US20220231058A1; US20240395843A1; JP7350106B2; JP2022109893A

Abstract

一種影像感測器包括畫素及隔離結構。畫素包括感光區及在感光區旁邊的電路系統區。隔離結構位於畫素之上，其中隔離結構包括導電柵格及覆蓋導電柵格的側壁的介電結構，且隔離結構包括與感光區交疊的開口或凹陷。隔離結構環繞感光區的周邊區。

Description

影像感測器、半導體裝置及其製造方法

本揭露涉及一種影像感測器、半導體裝置及其製造方法。

半導體影像感測器(semiconductor image sensor)用於感測輻射(radiation)，例如光等。互補金屬氧化物半導體(Complementary metal-oxide-semiconductor，CMOS)影像感測器及電荷耦合裝置(charge-coupled device，CCD)感測器廣泛用於例如數位靜物照相機(digital still camera)或行動電話照相機應用等各種應用中。該些感測器在基底中利用畫素陣列，畫素陣列包括可吸收朝所述基底投射的輻射並將所感測到的輻射轉換成電性訊號的光二極體(photodiode)及電晶體。

隨著技術的演進，由於CMOS影像感測器(CMOS image sensor，CIS)中固有的某些優點，CMOS影像感測器相對於CCD而言逐漸受到歡迎。具體而言，CMOS影像感測器可具有高影像採集速率(high image acquisition)、較低操作電壓、較低功耗及較高雜訊抗擾性(noise immunity)，且容許隨機存取。另外，可在與邏輯裝置及記憶體裝置相同的高容量晶圓處理線上製作CMOS影像感測器。

本發明實施例涉及一種影像感測器包括畫素及隔離結構。所述畫素包括感光區及在所述感光區旁邊的電路系統區。所述隔離結構位於所述畫素之上，其中所述隔離結構包括導電柵格及覆蓋所述導電柵格的側壁的介電結構，且所述隔離結構環繞所述感光區的周邊區。

本發明實施例涉及一種半導體裝置包括基底、內連線、光二極體陣列、隔離結構及多個導電結構。所述基底具有第一側及與所述第一側相對的第二側。所述內連線位於所述第一側上。所述光二極體陣列在所述基底中設置於所述基底的主動區內且電性連接至所述內連線。所述隔離結構在所述主動區內自所述基底的所述第二側延伸至位於所述基底中的位置，其中所述光二極體陣列由所述隔離結構環繞且與所述隔離結構間隔開，且所述隔離結構包括導電柵格。所述多個導電結構在所述基底中設置於所述基底的周邊區內且電性連接至所述內連線，其中所述導電柵格透過所述多個導電結構電性連接至所述內連線且與所述光二極體陣列電性隔離。

本發明實施例涉及一種製造影像感測器的方法包括以下步驟：在基底中於所述基底的第一側處形成畫素，所述畫素包括感光區及在所述感光區旁邊的電路系統區；在與所述第一側相對的所述基底的第二側處使所述基底凹陷，以在所述電路系統區之上且環繞所述感光區形成柵格網孔空腔；在所述柵格網孔空腔中設置第一介電結構；在所述柵格網孔空腔中的所述第一介電結構上形成導電柵格，以形成包括所述第一介電結構及所述導電柵格的隔離結構；在所述基底的所述第二側處使所述基底凹陷，以形成靠近所述柵格網孔空腔的一側的多個開口；在所述多個開口中設置第二介電結構；在所述多個開口中的所述第二介電結構上形成多個導電結構，其中所述多個導電結構電性連接至所述隔離結構的所述導電柵格，且所述隔離結構與所述畫素電性隔離。

10:影像感測器

11:畫素

11A:感光區

11B:裝置區

11C:電路系統區

12:存取電路系統

13:內連線或金屬間線

20:積體電路

21:讀出電路系統組件

22:訊號處理電路系統組件

23:輸出電路系統組件

50:載體

52:剝離層

100、100A、100a、100B、100C:半導體基底

102a、102b:第一經摻雜區

104a、104b:第二經摻雜區

106:光二極體

110:第二隔離部

110A、110B、110C:第二隔離部/經摻雜隔離結構

112、112a、114、114a、116、116a:經摻雜區

120:內連線

122、150、152、154、156、156A、156B、156m、158:介電層

124:導線

126:通孔/接觸件

160、168:導電特徵/導電柵格

160m:導電材料層

162:導電特徵

166:區/開口

170、170A、172、176:導電特徵/導電結構

170a、172a、176a:第一部分

170b、170b’、172b、172b’、176b:第二部分

172A:導電結構

174、178:導電特徵/導電圖案

182:紅色濾色器/濾色器

184:綠色濾色器/濾色器

186:藍色濾色器/濾色器

190:微透鏡

1000a、1000b、1000c、1000d、2000a、2000b、2000c、2000d、3000a、3000b、3000c、3000d、4000a、4000b、4000c、4000d、5000a、5000b:影像感測器裝置/半導體影像感測器裝置

6000、7000、8000:方法

6002、6004、6006、6008、6010、6012、6014、6016、6018、6020、7002、7004、7006、7008、7010、7012、7014、7016、7018、7020、8002、8004、8006、8008、8010、8012、8014:動作

A-A、B-B:線

AR:主動區

BE1、BE2、PE1、PE2、PE3、PE4、PE5、PE6:圖案化製程

C、D、E、F、G、H、I:虛線區域

D1、D2、D3、D4、D5、D6、D7:寬度

D10:尺寸

DC:驅動電路

DI1、DI2:介電結構

FD:浮置擴散區

GS、GS’:隔離結構

HA:電洞積聚

ICS、ICS’、ICS”:初始積體電路結構

L:入射光

Nb:負偏壓

OP1、OP6、OP9:溝渠

OP2、OP3、OP4、OP5、OP7、OP8、OP10:開口

PD:感光裝置

Pixout:影像資料

PR:周邊區

RS:列選擇電晶體

RST:重置電晶體

S100b、S110b:底表面

S100t、S110t、S116a、S120t、S122t、S124t、S150、S152、S154、S156、S156B、S160:頂表面

S110、S114、S116、S124:表面

S150i、S152i、S154i、S156Bi、S156i、S170Ai、S170i:內側壁

S170Ao、S170o:外側壁

S172、S172A、S176:側壁

SD:儲存裝置

SF:源極跟隨器電晶體

SG:儲存閘極電極

SHG:快門閘極電晶體

T1、T6、T7:高度

T100、T100a、T110A、T110B、T110C、T150、T152、T154、T156、T156h、T156v、T158:厚度

TG1:第一轉移閘極電晶體

TG2:第二轉移閘極電晶體

V_aa、V_pix:電壓

X、Y、Z:方向

結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是根據本揭露一些實施例的(半導體)影像感測器晶粒中的半導體結構的方塊圖解，所述半導體結構具有包含與電路系統連接的多個畫素行(columns of pixels)的影像感測器。

圖2至圖3是示出根據本揭露一些實施例的(半導體)影像感測器晶粒中包含與電路系統連接的多個畫素行的影像感測器的示意性圖解。

圖4、圖6、圖7、圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23及圖24是示出根據本揭露一些實施例的製造(半導體)影像感測器晶粒中的影像感測器的方法的示意性垂直(或剖視)圖。

圖5、圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22是示出包括於圖4、圖7、圖9、圖11、圖13、圖15、圖17、圖19及圖21中所繪示的影像感測器中的多個組件的相對位置的示意性橫向(或平面)圖。

圖25是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)圖。

圖26及圖27是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)及橫向(或平面)圖。

圖28是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)圖。

圖29、圖31、圖33、圖35、圖37及圖38是示出根據本揭露一些實施例的製造(半導體)影像感測器晶粒中的影像感測器的方法的示意性垂直(或剖視)圖。

圖30、圖32、圖34及圖36是示出包括於圖29、圖31、圖33及圖35中所繪示的影像感測器中的多個組件的相對位置的示意性橫向(或平面)圖。

圖39是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)圖。

圖40及圖41是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)及橫向(或平面)圖。

圖42是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)圖。

圖43、圖45、圖47及圖49是示出根據本揭露一些實施例的製造(半導體)影像感測器晶粒中的影像感測器的方法的示意性垂直(或剖視)圖。

圖44、圖46、圖48及圖50是示出包括於圖43、圖45、圖47及圖49中所繪示的影像感測器中的多個組件的相對位置的示意性橫向(或平面)圖。

圖51是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)圖。

圖52及圖53是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)及橫向(或平面)圖。

圖54是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)圖。

圖55至圖58是示出根據本揭露一些實施例的(半導體)影像感測器晶粒中的影像感測器的各種實施例的示意性垂直(或剖視)圖。

圖59至圖62是示出在圖49、圖51、圖52、圖54及圖55至圖58中的虛線區域C、D、E及F中影像感測器的導電結構與摻雜區之間的接合的各種實施例的示意性放大及示意性垂直(或剖視)圖。

圖63、圖65、圖67、圖69、圖71、圖73及圖75是示出根據本揭露一些實施例的製造(半導體)影像感測器晶粒中的影像感測器的方法的示意性垂直(或剖視)圖。

圖64、圖66、圖68A、圖68B、圖70A、圖70B、圖72A、圖72B及圖74是示出包括於圖63、圖65、圖67、圖69、圖71及圖73中所繪示的影像感測器中的多個組件的相對位置的示意性橫向(或平面)圖。

圖76是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直(或剖視)圖。

圖77至圖79提供示出根據本揭露一些實施例的(半導體)影像感測器晶粒中的影像感測器的各種製造方法的流程圖。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同的實施例或實例。以下闡述組件、值、操作、材料、排列等的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。預期存在其他組件、值、操作、材料、排列等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵、從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號及/或字母。此種重複使用是為簡單及清晰起見，且自身並不表示所論述的各個實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「在...之下」、「在...下方」、「下部的」、「在...上方」、「上部的」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可被另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。

另外，為易於說明，本文中可使用例如「第一」、「第二」、「第三」等用語來闡述圖中所示出的相似或不同的元件或特徵，且可依據存在的次序或說明的上下文而互換地使用。

CMOS影像感測器包括由感光圖片元件(畫素)構成的陣列，所述感光圖片元件中的每一者可包括電晶體、電容器及感光元件。CMOS影像感測器利用感光CMOS電路系統將光子轉換成電子。感光CMOS電路系統包括形成於基底中的光二極體。當光二極體暴露於光時，光二極體中會引發出電荷。當光自主體場景(subject scene)入射於每一畫素上時，所述畫素可根據落於所述畫素上的光量來產生電子。此外，電子在畫素中被轉換成電壓訊號，且借助於類比/數位(analog/digital，A/D)轉換器被進一步轉變成數位訊號。多個周邊電路(periphery circuits)可接收數位訊號且對其進行處理以顯示主體場景的影像。因此，CMOS影像感測器裝置(例如，配備有CMOS影像感測器的半導體晶片或晶粒)可包括影像感測器與任何必要的邏輯器(例如放大器、A/D轉換器或類似物等)二者。

CMOS影像感測器可包括形成於基底頂上的多個附加層，例如多個介電層及多個內連線金屬層，其中內連線金屬層用於將光二極體與周邊電路系統耦合。CMOS影像感測器的具有附加層的一側通常被稱為前側，而CMOS影像感測器的具有基底的一側被稱為背側。依據光路徑差異，CMOS影像感測器可被進一步劃分成兩個主要類別，即前側照明(front side illuminated，FSI)影像感測器及背側照明(backside illuminated，BSI)影像感測器。

鑑於前述內容，根據各種示例性實施例提供一種影像感測器及一種製造影像感測器的方法。在具體說明所示實施例之前，將大體說明本公開所揭露實施例的某些有利特徵及態樣。所述影像感測器配備有隔離結構，所述隔離結構具有可用於提高量子效率(quantum efficiency，QE)及抑制串擾(cross-talk，Xtalk)以改善影像感測器的效能的導電柵格。以下闡述的是一種具有積體電路的影像感測器，所述積體電路具有半導體基底以及上覆於所述半導體基底之上的內連線、位於所述半導體基底中的光二極體及具有上覆於所述基底之上且環繞所述光二極體的導電柵格的隔離結構，其中導電柵格與內連線設置於半導體基底的兩個相對的側上且彼此電性連接。此外，導電柵格之上更設置有濾色器(color filter)及微透鏡(micro lens)，且濾色器及微透鏡與光二極體交疊。導電柵格能夠反射光以確保進入至一個畫素中的入射光不干擾相鄰的其他畫素，以使得提供相鄰畫素之間的隔離，此會抑制其間的潛在串擾。另外，由於導電柵格具有高反射率，因此當光入射於畫素上時，落於畫素上的光量可藉由將光反射(其撞擊導電柵格)回所述畫素而增強，此會增加畫素的量子效率。利用此種導電柵格，影像感測器的效能得到改善。根據一些實施例示出形成具有導電柵格的影像感測器的中間階段。論述一些實施例的一些變型。貫穿各種圖及例示性實施例，相同的參考編號用於表示相同的元件。

圖1是根據本揭露一些實施例的(半導體)影像感測器晶粒中的半導體結構(例如(半導體)影像感測器裝置、晶粒或晶片)的方塊圖解，所述半導體結構具有包含與電路系統連接的畫素行的影像感測器。

參照圖1，在一些實施例中，示出包括影像感測器10及積體電路20的影像感測器晶粒的示例性功能。在一些實施例中，影像感測器10包括由多個畫素11構成的柵格(grid)或陣列(array)。畫素11可以矩陣形式排列，例如NxN或NxM陣列(N、M>0，N可等於或可不等於M)。畫素11的陣列尺寸可基於需求來指定及選擇，且不限於本揭露。舉例而言，畫素11被排列成圖1中所繪示的5x5陣列。在本揭露中，畫素11可被稱為感測器元件。影像感測器10中的每一行畫素11可共享電性連接至積體電路20的內連線或金屬間線13，以使得將畫素輸出(pixel output)傳送至積體電路20。舉例而言，影像感測器10在每一畫素11中產生電壓訊號，所述電壓訊號被進一步轉變成數位訊號以由積體電路20處理。

在一些實施例中，積體電路20包括讀出電路系統組件(readout circuitry component)21、訊號處理電路系統組件(signal processing circuitry component)22及輸出電路系統組件(output circuitry component)23。自畫素11的陣列輸出的訊號將由讀出電路系統組件21讀取。來自讀出電路系統組件21的讀出訊號(readout signal)將由訊號處理電路系統組件22處理。來自訊號處理電路系統組件22的經處理訊號(processed signal)產生用於影像感測器應用的輸出(output)，此是透過輸出電路系統組件23完成。基於需求及佈局設計，積體電路20中可包括更多或更少的電路系統組件，本揭露不限於此。

在一些實施例中，影像感測器10上亦形成有例如存取電路系統(access circuitry)12等其他電路，以在操作期間對畫素進行賦能(enable)。舉例而言，存取電路系統12包括滾動快門電路系統(rolling shutter circuitry)或全域快門電路系統(global shutter circuitry)。在替代性實施例中，存取電路系統12可被整合至畫素11中的每一者中。

圖2至圖3是示出根據本揭露一些實施例的(半導體) 影像感測器晶粒中包含與電路系統連接的多個畫素行的影像感測器的示意性圖。在圖2及圖3中，為簡單起見，僅示出影像感測器10中所包括的畫素11中的一者以用於表示。參照圖2，在一些實施例中，畫素11包括感光裝置(photosensitive device)PD、第一轉移閘極電晶體(first transfer gate transistor)TG1、儲存裝置(storage device)SD及驅動電路(driving circuit)DC，且電性連接至包括於存取電路系統12中的快門閘極電晶體(shutter gate transistor)SHG。

在一些實施例中，感光裝置PD是由第一經摻雜區102a與第二經摻雜區104a所形成的P-N接面(P-N junction)構成。在一些實施例中，第一經摻雜區102a是利用n型摻雜劑來摻雜，而第二經摻雜區104a是利用p型摻雜劑來摻雜。然而，其在本揭露中不構成限制。依據用於構造影像感測器10的半導體基底的導電類型，第一經摻雜區102a中的摻雜劑與第二經摻雜區104a中的摻雜劑可互換。在照射入射光(incident light)時，感光裝置PD能夠響應於入射光而使影像電荷(image charge)積聚(accumulate)。舉例而言，感光裝置PD包括光二極體。應注意，光二極體僅用作感光裝置PD的示例性說明，且本揭露不限於此。可採用其他適合的感光裝置，只要此種裝置能夠在照射入射光時使影像電荷積聚即可。舉例而言，感光裝置PD可包括具有電荷儲存(charge storage)的記憶體裝置。

在一些實施例中，快門閘極電晶體SHG耦合至感光裝置PD。舉例而言，快門閘極電晶體SHG的源極或汲極耦合至電壓V_aa，以選擇性地耗盡(deplete)在感光裝置PD中積聚的影像電荷。在一些實施例中，第一轉移閘極電晶體TG1位於感光裝置PD與儲存裝置SD之間。在一些實施例中，第一轉移閘極電晶體TG1能夠控制在感光裝置PD中積聚的影像電荷向儲存裝置SD的轉移。舉例而言，在影像感測器10的操作期間，第一轉移閘極電晶體TG1能夠接收轉移訊號，且基於所述轉移訊號來執行在感光裝置PD中積聚的影像電荷向儲存裝置SD的轉移。

在一些實施例中，儲存裝置SD耦合至第一轉移閘極電晶體TG1及感光裝置PD以接收在感光裝置PD中積聚的影像電荷並將所接收的影像電荷儲存於耗盡區(depletion region)中。如圖2中所示，儲存裝置SD可相鄰於感光裝置PD。在一些實施例中，儲存裝置SD包括第一經摻雜區102b、第二經摻雜區104b及儲存閘極電極SG。在一些實施例中，影像電荷儲存於第一經摻雜區102b、第二經摻雜區104b及位於第二經摻雜區104b之下的半導體基底(例如，圖4至圖24中所示的半導體基底100a/100)中。儲存裝置SD的第一經摻雜區102b與感光裝置PD的第一經摻雜區102a可藉由同一步驟同時形成。相似地，儲存裝置SD的第二經摻雜區104b與感光裝置PD的第二經摻雜區104a亦可藉由同一步驟同時形成。然而，本揭露不限於此。在一些替代性實施例中，第一經摻雜區102a、102b以及第二經摻雜區104a、104b可藉由不同的步驟各別地形成。隨後將結合圖4至圖24更詳細地論述感光裝置PD的結構。

在一些實施例中，驅動電路DC相鄰於儲存裝置SD設置。驅動電路DC包括第二轉移閘極電晶體(second transfer gate transistor)TG2、浮置擴散區(floating diffusion)FD、重置電晶體(reset transistor)RST、源極跟隨器電晶體(source follower transistor)SF及列選擇電晶體(row select transistor)RS。在一些實施例中，第二轉移閘極電晶體TG2耦合至儲存裝置SD的輸出。相似於第一轉移閘極電晶體TG1，第二轉移閘極電晶體TG2亦提供將在儲存裝置SD中積聚的影像電荷選擇性地轉移至浮置擴散區FD的功能。在一些實施例中，第二轉移閘極電晶體TG2與儲存閘極電極SG可一起工作以將儲存於儲存裝置SD中的影像電荷轉移至浮置擴散區FD。舉例而言，可對儲存閘極電極SG及第二轉移閘極電晶體TG2的閘極施加偏壓以產生電場，進而使得形成用於電荷移動的通道(channel)。在一些實施例中，由於所產生的電場，儲存於第一經摻雜區102b、第二經摻雜區104b及位於第二經摻雜區104b之下的半導體基底中的電荷被自第一經摻雜區102b及第二經摻雜區104b拉出，而進入相鄰於儲存裝置SD的第二轉移閘極電晶體TG2的通道。此後，該些電荷可行進穿過第二轉移閘極電晶體TG2的通道而到達浮置擴散區FD。在一些實施例中，第二轉移閘極電晶體TG2的汲極可用作儲存裝置SD的汲極。

在一些實施例中，浮置擴散區FD被稱為讀出節點(readout node)。浮置擴散區FD是例如至少局部地形成於p阱 (p-well)內的經輕摻雜n型區。在一些實施例中，浮置擴散區FD可用作用於儲存影像電荷的電容器。

如圖2中所示，在一些實施例中，重置電晶體RST耦合至浮置擴散區FD及電壓V_pix，以將浮置擴散區FD中的影像電荷選擇性地重置(reset)。舉例而言，重置電晶體RST可回應於重置訊號而將浮置擴散區FD放電或充電至預設電壓。在一些實施例中，源極跟隨器電晶體SF耦合至浮置擴散區FD及電壓V_aa。舉例而言，源極跟隨器電晶體SF能夠提供高阻抗輸出。源極跟隨器電晶體SF可為可對浮置擴散區FD的訊號進行放大以進行讀出操作的放大器電晶體(amplifier transistor)。在一些實施例中，列選擇電晶體RS耦合至源極跟隨器電晶體SF。在一些實施例中，列選擇電晶體RS的另一端耦合至讀出行線(readout column line)(例如，所述內連線或者金屬間線13)以選擇性地輸出影像資料Pixout。

在一些實施例中，由於驅動電路DC執行讀出功能，因此除包括於積體電路20中的讀出電路系統21以外，驅動電路DC亦被稱為讀出電路。此外，圖2中所示的影像感測器10的示意性圖(或圖解)僅為實例，且本揭露不限於此。在一些替代性實施例中，影像感測器10可具有不同的電路設計。舉例而言，可省略第一轉移閘極電晶體TG1。在一些替代性實施例中，驅動電路DC中的組件的佈局可依據電路要求來變更。舉例而言，驅動電路DC在圖2中被繪示為四電晶體(four transistor，4T)電路系統。然而，在一些替代性實施例中，驅動電路DC可為三電晶體(three transistor，3T)電路系統、五電晶體(five transistor，5T)電路系統或任何其他適合的電路系統。

然而，本揭露不限於此。在又一替代性實施例中，第一轉移閘極電晶體TG1被併入感光裝置PD中，且第二轉移閘極電晶體TG2被併入儲存裝置SD中，進而使得驅動電路DC是包括重置電晶體RST、源極跟隨器電晶體SF及列選擇電晶體RS的三電晶體(3T)電路系統。

以下將簡要闡述影像感測器10的操作。為防止欲接收的訊號與先前所接收的訊號混合，首先執行重置程式。在重置程式期間，將參考電壓V_cc施加至重置電晶體RST上以開啟重置電晶體RST，且將電壓V_pix變為參考電壓V_cc。在一些實施例中，參考電壓V_cc可為3.3伏(V)。此後，藉由重置電晶體RST及電壓V_pix將浮置擴散區FD的電位拉至參考電壓V_cc。同時，開啟儲存閘極電極SG及第二轉移閘極電晶體TG2，進而使得高參考電壓V_cc能夠耗盡先前儲存於儲存裝置SD中的電荷，藉此將儲存裝置SD重置。在一些實施例中，感光裝置PD與儲存裝置SD一起被耗盡。舉例而言，可將電壓V_aa設定為參考電壓V_cc，且可開啟快門閘極電晶體SHG以耗盡先前在感光裝置PD中積聚的電荷。應注意，在此階段期間，第一轉移閘極電晶體TG1被關閉。在確保儲存裝置SD被重置且感光裝置PD被耗盡之後，關閉快門閘極電晶體SHG、第一轉移閘極電晶體TG1及第二轉移閘極電晶體TG2。在照射入射光時，影像電荷被陷獲(trapped)於感光裝置PD中。為存取在感光裝置PD中積聚的影像電荷，開啟第一轉移閘極電晶體TG1及儲存閘極電極SG，進而使得在感光裝置PD中積聚的影像電荷被轉移至儲存裝置SD中。為存取儲存於儲存裝置SD中的影像電荷，開啟儲存閘極電極SG及第二轉移閘極電晶體TG2，以將影像電荷自儲存裝置SD的耗盡區轉移至浮置擴散區FD中。隨後，開啟源極跟隨器電晶體SF以對浮置擴散區FD的訊號進行放大從而進行讀出操作，且開啟列選擇電晶體RS以選擇性地輸出影像資料Pixout。

在一些實施例中，如圖3中所示，出於例示性目的而強調圖1及圖2中所繪示的影像感測器10的一個畫素11中的某些特徵的排列。舉例而言，為易於說明，在圖3中示出感光裝置PD、儲存裝置SD及驅動電路DC的定位位置(或區)。舉例而言，如圖3中所示，感光裝置PD定位於感光區(photosensitive region)11A中，儲存裝置SD定位於儲存裝置區(storage device region)11B中，且驅動電路DC定位於電路系統區(circuitry region)11C中。在一些實施例中，儲存裝置SD及驅動電路DC沿方向X彼此並排排列，以促進儲存裝置SD與驅動電路DC的電性耦合，且儲存裝置SD及驅動電路DC沿方向Y與感光裝置PD並排排列，以促進儲存裝置SD與感光裝置PD的電性耦合，其中方向X不同於方向Y。方向X可垂直於方向Y。然而，本揭露不限於此。可採用其他適合的排列，只要在影像電荷的轉移期間，以可接受的影像電荷損耗達成上述電性耦合即可。舉例而言，感光裝置PD、儲存裝置SD及驅動電路DC的組件可形成於半導體基底上及/或半導體基底中，而無具有清晰邊界的多個不同定位位置(或區)。

圖4至圖24是示出根據本揭露一些實施例的製造半導體結構(例如，(半導體)影像感測器裝置1000a)中所包括的影像感測器的方法的示意性垂直圖及示意性橫向圖，其中圖4、圖6、圖7、圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23及圖24是沿圖5、圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22中所繪示的線A-A及線B-B截取的剖視圖。在實施例中，所述製造方法是晶圓級製程的一部分。應注意，本文中所述的製程步驟涵蓋用於製作半導體結構的製造製程的部分，所述半導體結構包含配備有具有導電柵格的隔離結構的影像感測器。此種半導體結構可被稱為(半導體)影像感測器晶粒或晶片或(半導體)影像感測器裝置。所述實施例旨在提供進一步的闡釋，但不用於限制本揭露的範圍。舉例而言，一些動作可透過不同的次序發生及/或與除本文中所示出及/或所闡述的動作或事件以外的其他動作或事件同時發生。此外，可能並不需要所有所示出的動作來實施本文中的說明的一或多個態樣或實施例，且本文中所繪示的動作中的一或多者可在一或多個單獨的動作及/或階段中施行。在一些實施例中，(半導體)影像感測器裝置1000a是BSI影像感測器裝置，其中入射光的輻射(表示為圖24中所繪示的「L」)朝向半導體基底100的背側投射至感光裝置PD中。

一起參照圖4及圖5，在一些實施例中，提供初始積體電路結構(initial integrated circuit structure)ICS，其中初始積體電路結構ICS包括半導體基底100a、裝置區(未示出)及內連線120。在一些實施例中，初始積體電路結構ICS包括主動區AR1(例如，圖2及圖3中用於畫素11的位置)及周邊(peripherical或peripheral)區PR(例如，圖1中用於多個電路系統的位置)。若需要，則初始積體電路結構ICS可包括用於容置影像感測器裝置1000a的其他組件的其他區。如圖5中所示，舉例而言，周邊區PR位於主動區AR的一側處。然而，本揭露不限於此；周邊區PR可位於主動區AR的一側、多於一側或所有側處。

在圖4中，半導體基底100a是例如利用諸如硼等p型摻雜劑進行摻雜的矽基底，且因此是p型基底。作為另一選擇，半導體基底100a可為另一種適合的半導體材料。舉例而言，半導體基底100a可為利用諸如磷或砷等n型摻雜劑進行摻雜的矽基底，且因此是n型基底。半導體基底100a可依據設計要求而包括各種經摻雜區(例如，p型阱或n型阱)。在一些實施例中，經摻雜區利用p型摻雜劑(例如硼或BF₂)及/或n型摻雜劑(例如磷或砷)進行摻雜。此外，經摻雜區可為以P阱結構、以N阱結構、以雙阱結構或使用凸起結構(raised structure)直接形成於半導體基底100a上。在替代性實施例中，半導體基底100a可由以下製成：一些其他適合的元素半導體，例如金剛石或鍺；適合的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或者適合的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。此外，半導體基底100a可包括磊晶層(epitaxial layer/epi layer)，可進行應變以達成效能增強。作為另一選擇，半導體基底100a可為絕緣體上有半導體，例如絕緣體上有矽(silicon on insulator，SOI)或藍寶石上有矽。

如圖4中所示，舉例而言，半導體基底100a具有頂表面S100t及沿方向Z與頂表面S100t相對的底表面S100b。方向Z可垂直於X-Y平面，例如方向X及方向Y。在一些實施例中，半導體基底100a的厚度T100a的範圍近似介於500微米(μm)至900微米。

在一些實施例中，半導體基底100a亦包括位於主動區AR中的多個第一隔離部(first isolation)(未示出)及位於周邊區PR中的多個第二隔離部(second isolation)110，所述多個第一隔離部與所述多個第二隔離部110被形成為對不同的裝置進行隔離，例如感光裝置PD、儲存裝置SD、驅動電路DC中的電晶體(例如重置電晶體RST、源極跟隨器電晶體SF、列選擇電晶體RS、第一轉移閘極電晶體TG1及/或第二轉移閘極電晶體TG2)及/或電路系統的組件(例如，存取電路系統12、讀出電路系統組件21、訊號處理電路系統組件22、輸出電路系統組件23)。第一隔離部及第二隔離部110各自可利用例如矽局部氧化(local oxidation of silicon，LOCOS)或淺溝渠隔離(shallow trench isolation，STI)等隔離技術來對各種區進行電性隔離。若第一隔離部及第二隔離部110是由STI製成，則STI可包括氧化矽、氮化矽、氮氧化矽、其他適合的材料或其組合。在一些實例中，經填充的溝渠具有例如填充有氮化矽或氧化矽的熱氧化物襯墊層等多層結構(multi-layer structure)。在一個實施例中，第一隔離部與第二隔離部110相同。在替代性實施例中，第一隔離部不同於第二隔離部110。舉例而言，如圖4中所示，第二隔離部110是嵌置於半導體基底100a內部的STI，其中第二隔離部110中的每一者的頂表面S110t與半導體基底100a的頂表面S100t實質上共面，且第二隔離部110中的每一者的底表面S110b由半導體基底100a的底表面S100b覆蓋(例如，不被以可觸及地的方式顯露出)。

回到圖4，在一些實施例中，在半導體基底100a中、主動區AR內形成第一經摻雜區102a及第二經摻雜區104a，以形成光二極體106。舉例而言，一個光二極體106與位於光二極體106和環繞光二極體106(例如，第一經摻雜區102a)的半導體基底100a之間的介面區一起構成一個感光裝置PD。應注意，本揭露中所示出的光二極體106的配置僅用作感光裝置PD的示例性說明，且本揭露不限於此。作為另一選擇，感光裝置PD可為僅包括第一經摻雜區102a(緊鄰半導體基底100a的頂表面S100t設置)及位於光二極體106和環繞光二極體106的半導體基底100a之間的介面區的光二極體。如圖4中所示，舉例而言，光二極體106具有所示頂表面(未標記)及沿方向Z與所述頂表面相對的所示底表面(未標記)，其中所示頂表面與半導體基底100a的頂表面S110t實質上共面，且所示底表面由半導體基底100a的底表面S110b覆蓋。在替代性實施例中，光二極體106的所示頂表面緊鄰半導體基底100a的頂表面S110t，但不與其共面。

可藉由利用第一類型的摻雜劑摻雜半導體基底100a來形成第一經摻雜區102a，且可藉由利用第二類型的摻雜劑摻雜位於第一經摻雜區102a上方的半導體基底100a來形成第二經摻雜區104a。在一些實施例中，第一類型的摻雜劑不同於第二類型的摻雜劑。舉例而言，當半導體基底100a是p型基底時，可利用n型摻雜劑(例如磷或砷)摻雜第一經摻雜區102a，且可利用p型摻雜劑(例如硼或BF2)摻雜第二經摻雜區104a，以在第一經摻雜區102a與第二經摻雜區104a之間形成P-N接面。即，半導體基底100a與第二經摻雜區104a具有不同於第一經摻雜區102a的導電類型(例如，第一類型)的相同導電類型(例如，第二類型)。

作為另一選擇，當半導體基底100a是n型基底時，第一經摻雜區102a可利用p型摻雜劑進行摻雜，且第二經摻雜區104a可利用n型摻雜劑進行摻雜，以在其間形成P-N接面。在一些實施例中，可藉由離子植入製程將摻雜劑摻雜至第一經摻雜區102a及第二經摻雜區104a中。

如以上所提及，可藉由與第一經摻雜區102a及第二經摻雜區104a的方式相似的方式形成儲存裝置SD的第一經摻雜區102b及第二經摻雜區104b。因此，儘管未示出，然而應理解，儲存裝置SD位於半導體基底100a內。

在一些實施例中，使裝置區沿半導體基底100a的頂表面S100t排列，且延伸至半導體基底100a中。裝置區包括對應於每一畫素11的多個裝置(例如，感光裝置PD(包括光二極體106)、儲存裝置SD(包括第一經摻雜區102b及第二經摻雜區104b)及驅動電路DC(包括重置電晶體RST、源極跟隨器電晶體SF、列選擇電晶體RS、第一轉移閘極電晶體TG1或第二轉移閘極電晶體TG2))；對應於用於對畫素11進行賦能的存取電路系統12的多個邏輯裝置(例如快門閘極電晶體SHG)；以及對應於用於讀出感光裝置PD的讀出電路系統組件21、訊號處理電路系統組件22及輸出電路系統組件23的多個主動裝置及多個被動裝置。感光裝置PD在半導體基底100a內以多個列及多個行來排列，且被配置成積聚來自入射於光二極體106上的光子的電荷。此外，藉由半導體基底100a中的第一隔離部(未示出，例如STI或LOCOS)將多個光二極體106彼此光學隔離，藉此減少鄰近畫素11之間的串擾。

在一些實施例中，在前端(front-end-of-line，FEOL)製程中形成裝置區。裝置區中的多個裝置包括多個積體電路裝置。所述多個裝置是例如電晶體、電容器、電阻器、二極體、光二極體、熔絲裝置或其他相似裝置。在實施例中，裝置區包括閘極結構以及源極及汲極區。在裝置區中，可形成各種N型金屬氧化物半導體(N-type metal-oxide semiconductor，NMOS)及/或P型金屬氧化物半導體(P-type metal-oxide semiconductor，PMOS)裝置(例如電晶體或記憶體及類似物)並對其進行內連，以執行一或多種功能。所述多個裝置的功能可包括記憶體、處理器、感測器、放大器、電力分配、輸入/輸出電路系統或類似功能。

繼續參照圖4，在一些實施例中，在半導體基底100a上沿半導體基底100a的頂表面S100t形成內連線120。在一些實施例中，在後端(back-end-of-line，BEOL)製程中形成內連線120。內連線120位於裝置區頂上且電性連接至裝置區的裝置以用於向裝置區提供佈線功能。在一些實施例中，內連線120包括在形成於半導體基底100a上及/或中的裝置區的各種經摻雜特徵、電路系統及輸入/輸出之間提供內連線(例如，配線)的至少一個經圖案化介電層及至少一個導電層。舉例而言，內連線120被視為裝置區的重佈線路結構或內連結構。

舉例而言，內連線120包括多層內連線(multilayer interconnect，MLI)結構，其中MLI結構包括介電層(或具有多個介電層的介電結構)122、多個導線124及多個通孔/接觸件126。出於說明目的，應理解，圖4中所示介電層122、導線124及通孔/接觸件126僅為示例性的，且介電層122、導線124及通孔/接觸件126的實際定位、層計數(layer count)及配置可依據設計需要及製造考量而變化。

介電層122可為使用微影及/或蝕刻製程來圖案化的聚醯亞胺(polyimide)、聚苯並噁唑(polybenzoxazole，PBO)、苯並環丁烯(benzocyclobutene，BCB)、氮化物(例如氮化矽)、氧化物(例如氧化矽)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃 (boron-doped phosphosilicate glass，BPSG)、其組合或類似物。在一些實施例中，藉由例如旋轉塗佈、化學氣相沈積(chemical vapor deposition，CVD)、電漿增強型化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)或類似製程等適合的製作技術來形成介電層122。

導線124及通孔/接觸件126可由藉由電鍍或沈積形成的例如銅、銅合金、鋁、鋁合金或其組合等導電材料製成，所述導電材料可使用微影及蝕刻製程來圖案化。在一些實施例中，導線124可為金屬線、金屬接墊、金屬跡線等。舉例而言，通孔/接觸件126可為金屬通孔等。舉例而言，導線124及通孔/接觸件126是經圖案化的銅層與通孔。在一些實施例中，藉由雙鑲嵌製程(dual damascene process)來形成導線124與通孔/接觸件126。即，可同時形成導線124與通孔/接觸件126。在說明書通篇中，用語「銅」旨在包括實質上純的元素銅、含有不可避免的雜質的銅以及含有少量元素(例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等)的銅合金。

在一些實施例中，導線124與通孔/接觸件126一起被稱為金屬化層(metallization layer)。內連線120可被稱為BEOL金屬化堆疊。如圖4中所示，舉例而言，內連線120的金屬化層中的最頂層(例如，導線124)藉由介電層122的頂表面S122t暴露出。換言之，內連線120的金屬化層中的最頂層(例如，導線124)的頂表面S124t與介電層122的頂表面S122t實質上共面。如圖4中所示，在一些實施例中，介電層122的頂表面S122t與藉由介電層122的頂表面S122t暴露出的頂表面S124t一起被稱為內連線120的頂表面S120t。

在一些實施例中，在形成裝置區之後且在形成內連線120之前，在裝置區之上共形地形成覆蓋裝置區的裝置的蝕刻終止層(未示出)，且在蝕刻終止層之上形成層間介電(interlayer die1ectric，ILD)層(未示出)，直至獲得具有高平坦度(planarity)及高平整度(flatness)的最頂表面為止，所述具有高平坦度及高平整度的最頂表面對於隨後形成的層/元件(例如，內連線120)而言是有益的。舉例而言，內連線120的金屬化層中的最底層(例如，通孔/接觸件126)穿透過ILD層及蝕刻終止層，以電性連接至裝置區的裝置。在一些實施例中，在建立裝置區與內連線120之間的電性連接期間，蝕刻終止層向裝置區提供保護。蝕刻終止層可被稱為接觸蝕刻終止層(contact etching stop layer，CESL)。

蝕刻終止層可包括可使用例如CVD(例如，高密度電漿CVD(high-density plasma CVD，HDPCVD)、次大氣壓CVD(sub-atmospheric CVD，SACVD))、分子層沈積(molecular layer deposition，MLD)或其他適合的方法等製程來沈積的氮化矽、摻雜碳的氮化矽或其組合。在一些實施例中，在形成蝕刻終止層之前，在半導體基底100a之上及裝置區上更形成緩衝層(buffer layer)(未示出)。在實施例中，緩衝層是例如氧化矽等氧化物；然而，本揭露不限於此，亦可利用其他組成物。在一些實施例中，藉由例如CVD(例如，HDPCVD、SACVD)、MLD或其他適合的方法等製程來沈積緩衝層。

ILD層可包含氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、旋塗玻璃(spin-on glass，SOG)、PSG、BPSG、氟矽酸鹽玻璃(fluorinated silica glass，FSG)、摻雜碳的氧化矽(例如，SiOC(-H))、聚醯亞胺及/或其組合。在一些替代性實施例中，ILD層可包含低介電常數(low-K)介電材料。低K介電材料的實例包括乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(Parylene)、BCB、倍半矽氧烷氫(hydrogen silsesquioxane，HSQ)或氟化氧化矽(SiOF)及/或其組合。應理解，ILD層可包含一或多種介電材料。在一些實施例中，藉由CVD(例如，可流動化學氣相沈積(flowable chemical vapor deposition，FCVD)、HDPCVD、SACVD)、旋轉塗佈、濺鍍或其他適合的方法將ILD層形成至適合的厚度。

參照圖6，在一些實施例中，藉由剝離層52將初始積體電路結構ICS放置至載體50上。舉例而言，內連線120的頂表面S120t與剝離層52接觸，其中剝離層52位於載體50與初始積體電路結構ICS之間。載體50的材料可包括玻璃、金屬、陶瓷、矽、塑膠、其組合、其多層或可在後續處理中為初始積體電路結構ICS提供結構性支撐的其他適合的材料。在一些實施例中，載體50是由玻璃製成，且使用剝離層52將初始積體電路結構ICS黏合至載體50。剝離層52的材料可為適合於將載體50相對於上方的層(例如，內連線120)或設置於其上的任何晶圓(例如，初始積體電路結構ICS)進行接合及剝離的任何材料。在一些實施例中，剝離層52可包括釋放層(例如光熱轉換(light-to-heat conversion，「LTHC」)層)或黏合層(例如可紫外(ultra-violet，UV)固化黏合層(ultra-violet curable adhesive layer)或可熱固化黏合層(heat curable adhesive layer))。其他適合的臨時黏合劑亦可用於剝離層52。

此後，在一些實施例中，對半導體基底100a的底表面S100b執行平坦化製程，以形成(薄化)半導體基底100。在一些實施例中，半導體基底100的厚度T100的範圍近似介於1.5微米至21微米。舉例而言，薄化半導體基底100的厚度T100小於半導體基底100a的厚度T100a。換言之，對半導體基底100a的底表面S100b執行平坦化製程，直至達成具有所期望厚度的薄化半導體基底100為止。此種薄化半導體基底100會減小光二極體106的底表面與半導體基底100的底表面S100b之間的間隙(或距離)，此容許光通過半導體基底100且撞擊嵌置於半導體基底100中的感光裝置PD的光二極體106，而不會被半導體基底100吸收。舉例而言，如圖6中所示，感光裝置PD、第一隔離部及第二隔離部110不會被半導體基底100的底表面S100b以可觸及地的方式顯露出。

在一些實施例中，平坦化製程可包括研磨製程(grinding process)、化學機械研磨(chemical-mechanical polishing，CMP)製程、蝕刻製程或其組合。蝕刻製程可包括非等向性蝕刻或等向性蝕刻。在平坦化之後，透過可選地執行清潔製程，以例如清潔及移除自平坦化製程產生的殘留物。然而，本揭露不限於此，且可藉由任何其他適合的方法來執行平坦化製程。

參照圖7及圖8，在一些實施例中，執行圖案化製程PE1以在半導體基底100中形成多個溝渠OP1。溝渠OP1可包括局部深溝渠(partially deep trench，PDT)。如圖8中所示，舉例而言，溝渠OP1位於主動區AR內，其中溝渠OP1環繞每一畫素11的感光裝置PD的光二極體106。換言之，溝渠OP1在空間上彼此連接且圍繞感光裝置PD連續地延伸。如圖7及圖8中所示，舉例而言，感光裝置PD定位於由溝渠OP1限定的多個區166中。在一些實施例中，如圖8中所示，在半導體基底100上沿方向Z的垂直投影中，溝渠OP1不與感光裝置PD交疊。舉例而言，溝渠OP1可為連續的溝渠且可被配置成柵格形狀(例如，柵格網孔(grid mesh)的形式)。即，溝渠OP1可一起被稱為形成於半導體基底100中的柵格(網孔)空腔(grid(mesh)cavity)。在一些實施例中，如圖8中所示，溝渠OP1中的至少一些溝渠OP1更延伸至周邊區PR。舉例而言，溝渠OP1的高度T1的範圍近似介於0.3微米至20微米。在一個實施例中，溝渠OP1的高度T1小於半導體基底100的厚度T100，其中半導體基底100的位於溝渠OP1下方的部分具有足夠的厚度而容許例如儲存裝置SD及驅動電路DC等其他裝置形成於溝渠OP1之下。舉例而言，溝渠OP1的寬度D1的範圍近似介於0.01微米至5微米，其中如圖7及圖8中所示，寬度D1是沿垂直於溝渠OP1的延伸方向的方向量測。

然而，本揭露不限於此；作為另一選擇，溝渠OP1的高度T1可實質上等於半導體基底100的厚度T100，其中溝渠OP1不與儲存裝置SD及驅動電路DC交疊。在溝渠OP1的高度T1實質上等於半導體基底100的厚度T100的實施例中，溝渠OP1包括完全深溝渠(fully deep trench，FDT)，其中儲存裝置SD及驅動電路DC位在溝渠OP1旁邊。

圖案化製程PE1可包括微影及蝕刻製程。舉例而言，在半導體基底100的底表面S100b上形成圖案化罩幕層(未示出)。圖案化罩幕層可包括光阻及/或一或多個硬罩幕層。圖案化罩幕層具有多個開口(未示出)，所述開口暴露出半導體基底100的不具有感光裝置PD的部分且覆蓋半導體基底100的具有感光裝置PD的部分。此後，以所述圖案化罩幕層作為蝕刻罩幕執行蝕刻製程，以移除半導體基底100的藉由圖案化罩幕層暴露出的至少部分，以形成溝渠OP1。出於例示性目的，圖8中所示溝渠OP1的數目不限制本揭露，且可基於需求及佈局設計(例如，畫素11的定位)來指定及選擇。

參照圖9及圖10，在一些實施例中，在半導體基底100之上沿底表面S100b形成介電層150、介電層152、介電層154及導電材料層160m。在一些實施例中，在半導體基底100上形成介電層150，且介電層150延伸至溝渠OP1中。在半導體基底100的底表面S100b之上共形地形成介電層150，且介電層150更覆蓋溝渠OP1的側壁(未標記)及底表面(未標記)。介電層150亦可被稱為(溝渠OP1的)介電襯墊(dielectric liner)。介電層150可包含例如氧化矽、氮化矽、氮氧化矽或高k介電材料等適合的介電材料。應注意，高k介電材料可包括具有介電常數大於約4或者甚至大於約10的介電材料。高k介電材料可包括金屬氧化物。用於高k介電材料的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Ta的氧化物及/或其組合。舉例而言，介電層150包含例如氧化鋁(AlO)、氧化鉿(HfO)、氧化鉿矽(HfSiO)、氧化鉿鋁(HfAlO)或氧化鉿鉭(HfTaO)或類似物。在一些實施例中，介電層150的厚度T150的範圍近似介於5埃(Å)至1000埃。可使用例如原子層沈積(atomic layer deposition，ALD)等具有良好間隙填充能力的適合製程形成介電層150。在本文中，當層被闡述為共形或共形形成時，其指示在形成有所述層的區域上的所述層以具有的實質上相等的厚度於該區域延伸。

在一個實施例中，介電層150包括單層結構。在替代性實施例中，介電層150包括由二種或更多種不同材料構成的多層結構。在又一替代性實施例中，介電層150包括由相同材料構成的多層結構。本揭露不限於此。

此後，在一些實施例中，在位於半導體基底100的底表面S100b上的介電層150上形成介電層152。如圖9中所示，舉例而言，介電層152不延伸至溝渠OP1中。換言之，在一些實施例中，介電層152是具有對應於(例如，暴露出)溝渠OP1的多個孔洞(未標記)的圖案化介電層。介電層152可包含例如氧化矽、氮化矽、氮氧化矽或如上所述的高k介電材料等適合的介電材料。介電層152可包括單層結構或多層結構。在一些實施例中，介電層152可包括第一介電層及位於第一介電層上的第二介電層。第一介電層可包含氧化物(例如氧化矽)，且第二介電層可包含氮化物(例如氮化矽)。在一些實施例中，介電層152的厚度T152的範圍近似介於50埃至6000埃。可使用具有差的間隙填充能力的適合製程形成介電層152，以使得不在溝渠OP1內部形成介電層152。沈積製程可包括CVD(例如PECVD)、物理氣相沈積(PVD)、熱氧化、UV-臭氧氧化或其組合。溝渠OP1的頂部開口可被或可不被介電層152覆蓋。若慮及溝渠OP1的頂部開口被介電層152覆蓋，則進一步採用蝕刻製程來以可觸及地的方式顯露出溝渠OP1及形成於其中的介電層150。蝕刻製程可為非等向性蝕刻。在一個實施例中，介電層150的材料不同於介電層152的材料，其中在介電層150與介電層152之間存在介面。作為另一選擇，介電層150的材料可與介電層152的材料相同，其中在介電層150與介電層152之間不存在明顯的介面。

然後，在介電層152及介電層150上形成介電層154，且介電層154更延伸至溝渠OP1中。在半導體基底100的底表面S100b之上共形地形成介電層154，且介電層154更覆蓋介電層152及介電層150。介電層154亦可被稱為(溝渠OP1的)介電襯墊。介電層154可包含例如氧化矽、氮化矽或氮氧化矽等適合的介電材料。在一些實施例中，介電層154的厚度T154的範圍近似介於50埃至5000埃。可使用例如原子層沈積ALD等具有良好間隙填充能力的適合的製程來形成介電層154。如圖9中所示，舉例而言，介電層150的厚度T150及介電層154的厚度T154小於介電層152的厚度T152。

在一些實施例中，在形成介電層154之後，在半導體基底100之上形成導電材料層160m以覆蓋介電層154的頂表面S154且填充至溝渠OP1以及介電層152的孔洞中。在一些實施例中，導電材料層160m的材料包括例如金屬及/或金屬合金等適合的導電材料。舉例而言，導電材料層160m可為鋁(Al)、鋁合金、鎢(W)、銅(Cu)、銅合金或其組合(例如，AlCu)、類似物或其組合。在某些實施例中，導電材料層160m的材料包括在介於約400奈米(nm)至約5微米的波長範圍內具有為80%或大於80%、95%或大於95%或者99%或大於99%的反射率的適合的導電材料。換言之，導電材料層160m的材料能夠反射波長範圍介於約400奈米至約5微米的入射光的量的80%或大於80%、95%或大於95%或者99%或大於99%。舉例而言，如圖9中所示，導電材料層160m是Al。在一些實施例中，導電材料層160m的形成可包括：沈積製程，例如CVD、PVD或類似物；鍍覆製程；或者其組合。

參照圖11及圖12，在一些實施例中，對導電材料層160m執行平坦化製程，以在溝渠OP1內部形成導電特徵160。在本揭露中，舉例而言，導電特徵160被稱為形成於柵格網孔空腔(由溝渠OP1構成)內部的導電柵格(或金屬柵格、金屬化柵格)160。如圖11中所示，舉例而言，導電柵格160的頂表面S160與介電層154的頂表面S154實質上共面且齊平。舉例而言，在本揭露中，導電柵格160、溝渠OP1中的介電層150(用作介電襯墊)及溝渠OP1中的介電層154(用作介電襯墊)被稱為具有柵格網孔形式的隔離結構GS。在一些實施例中，位於溝渠OP1內的介電層150的部分及介電層154的部分一起被稱為隔離結構GS的介電結構DI1。具有此種隔離結構GS的一個有利特徵是，偏壓(例如，圖24中的負偏壓Nb)被施加至導電柵格160，此將沿隔離結構GS的側壁產生電洞積聚(hole accumulation)且防止電子陷獲於隔離結構GS附近，以減少漏電流以及影像感測器10中鄰近畫素11之間的串擾。且因此，影像感測器10的效能得到改善。如圖11及圖12中所示，主動區AR內的隔離結構GS覆蓋畫素11的驅動電路DC及儲存裝置SD且位於定位於區166中的感光裝置PD旁邊。區166可被稱為環繞且暴露出感光裝置PD的隔離結構GS的多個開口166。在溝渠OP1是FDT的替代性實施例中，主動區AR內的隔離結構GS位於驅動電路DC、儲存裝置SD及感光裝置PD旁邊。

平坦化製程可包括研磨製程、CMP製程、蝕刻製程、類似製程或其組合。在平坦化製程期間，亦可對介電層154進行平坦化。在平坦化之後，透過可選地執行清潔製程，以例如清潔及移除自平坦化製程產生的殘留物。然而，本揭露不限於此，且可藉由任何其他適合的方法來執行平坦化製程。

參照圖13及圖14，在一些實施例中，執行圖案化製程PE2以在半導體基底100中形成多個開口OP2。舉例而言，開口OP2位於周邊區PR內，其中開口OP2至少形成於導電柵格160的一側處且彼此分離。換言之，開口OP2遠離導電柵格160。作為另一選擇，可將開口OP2形成於導電柵格160的兩側或多於兩側處，本揭露不限於此。在一些實施例中，在半導體基底100上沿方向Z的垂直投影中，開口OP2對應於第二隔離部110(例如，與第二隔離部110交疊)。舉例而言，開口OP2更延伸至第二隔離部110的部分中且以可觸及地的方式顯露出第二隔離部110的表面S110。若慮及開口OP2的平面圖(例如，X-Y平面)，則開口OP2的形狀可包括圓形形狀。然而，本揭露不限於此；在替代性實施例中，開口OP2在平面圖上的形狀是例如矩形、橢圓形、卵圓形、四邊形、八邊形或任何適合的多邊形形狀。

在一些實施例中，開口OP2的高度小於半導體基底100的厚度T100。在一些實施例中，開口OP2的寬度D2的範圍近似介於0.1微米至15微米，其中如圖13中所示，寬度D2是沿垂直於開口OP2的延伸方向的方向量測。圖案化製程PE2可與如圖7及圖8中所述的圖案化製程PE1相同或等同，但使用不同的圖案化罩幕層，且因此為簡潔起見，本文中不再對其予以贅述。出於例示性目的，圖14中所示開口OP2的數目不限制本揭露，且可基於需求及佈局設計來指定及選擇。

參照圖15及圖16，在一些實施例中，在介電層154及導電柵格160上形成介電層156，且介電層156更延伸至開口OP2中。在半導體基底100的底表面S100b之上共形地形成介電層156，且介電層156覆蓋開口OP2的側壁(未標記)及底表面(未標記)、介電層154的頂表面S154及導電柵格160的頂表面S160。介電層156亦可被稱為(開口OP2的)介電襯墊。介電層156可包含例如氧化矽、氮化矽或氮氧化矽等適合的介電材料。在一些實施例中，介電層156的厚度T156的範圍近似介於50埃至5000埃。可使用例如原子層沈積ALD等具有良好間隙填充能力的適合的製程來形成介電層156。如圖15中所示，舉例而言，介電層156的厚度T156小於介電層152的厚度T152。

參照圖17及圖18，在一些實施例中，執行圖案化製程PE3以在周邊區PR內形成多個開口OP3及多個開口OP4。圖案化製程PE3可與如圖7及圖8中所述的圖案化製程PE1相同或等同，但使用不同的圖案化罩幕層，且因此為簡潔起見，本文中不再對其予以贅述。

在一些實施例中，將開口OP3形成為穿透介電層156，以可觸及地的方式顯露出導電柵格160的位於周邊區PR內的部分。即，舉例而言，如圖18中所示，在半導體基底100上沿方向Z的垂直投影中，開口OP3與導電柵格160交疊且暴露出導電柵格160的頂表面S160。舉例而言，開口OP3的寬度D3的範圍近似介於0.01微米至5微米。作為另一選擇，開口OP3可不延伸至介電層154中。在一些實施例中，如圖18中所示，開口OP3的寬度D3實質上等於溝渠OP1的寬度D1。作為另一選擇，開口OP3的寬度D3可大於溝渠OP1的寬度D1，或者開口OP3的寬度D3可小於溝渠OP1的寬度D1；只要恰當地建立導電柵格160與隨後形成的組件(例如，圖19所示導電特徵170及/或174)之間的電性連接即可。

另一方面，在開口OP2中形成開口OP4，以穿透過介電層156(其上覆於開口OP2的底表面上)及第二隔離部110的其餘部分，以暴露出內連線120的多個金屬化層中的一個層(例如，最遠離頂表面S120t的導線124)。換言之，導線124的表面S124藉由開口OP4以可觸及地的方式顯露出。開口OP2中的一者在空間上連通至開口OP4中相應的一者。舉例而言，開口OP4的寬度D4的範圍近似介於0.08微米至14.8微米，其中如圖17中所示，寬度D4是沿垂直於開口OP4的延伸方向的方向量測。

若慮及開口OP3及OP4的平面圖(例如，X-Y平面)，則開口OP3的形狀可包括矩形形狀，且開口OP4的形狀可包括圓形形狀。然而，本揭露不限於此；在替代性實施例中，基於需求及佈局設計，開口OP3及開口OP4在平面圖上的形狀是例如圓形、矩形、橢圓形、卵圓形、四邊形、八邊形或任何適合的多邊形形狀。出於例示性目的，圖17中所示開口OP3及開口OP4的數目不限制本揭露，且可基於需求及佈局設計來指定及選擇。舉例而言，開口OP3及開口OP4的數目可獨立地為一個或多於一個。

參照圖19及圖20，在一些實施例中，在介電層156上在周邊區PR內形成包括多個導電特徵162、多個導電特徵170及多個導電特徵174在內的導電特徵。在一些實施例中，藉由導電特徵174將導電特徵162電性連接至導電特徵170，其中一體地形成導電特徵162、導電特徵170及導電特徵174。

在一些實施例中，在開口OP3中將導電特徵162形成為與導電柵格160接觸，以使得導電特徵162電性連接至導電柵格160。舉例而言，如圖19中所示，導電特徵162填充於開口OP3中。舉例而言，導電特徵162的所示頂表面(未標記)被視為與介電層156的頂表面S156實質上共面的表面，且導電特徵162的所示底表面(未標記)被視為與導電柵格160的頂表面S160實質上共面的表面。然而，本揭露不限於此；作為另一選擇，以開口OP3的導電襯墊的形式形成導電特徵162。

在一些實施例中，在開口OP2及開口OP4中將導電特徵170形成為與內連線120的金屬化層中的經暴露出的層接觸，以使得導電特徵170電性連接至內連線120。舉例而言，如圖19中所示，以覆蓋位於開口OP2的側壁處的介電層156的內側壁S156i的導電襯墊的形式形成導電特徵170，且導電特徵170更延伸至開口OP4中以覆蓋開口OP4的側壁(未標記)及底表面(未標記)。舉例而言，導電特徵170的所示頂表面(未標記)被視為與介電層156的頂表面S156實質上共面的表面。在一些實施例中，導電特徵170各自包括位於開口OP2中的第一部分170a及位於開口OP4中的第二部分170b。舉例而言，如圖19中所示，藉由物理及電性連接第二部分170b與內連線120的金屬化層中的經暴露出的層來將導電特徵170電性連接至內連線120，且藉由物理及電性連接第一部分170a與導電特徵174來將導電特徵170電性連接至導電特徵174。導電特徵170可被稱為導電結構170，其中每一第一部分170a可被稱為導電本體，且每一第二部分170b可被稱為導電本體的導通孔。如圖19中所示，導電結構170各自具有台階形式的廓線(contour)(或輪廓(profile))，其中舉例而言，導電結構170的內側壁S170i及外側壁S170o在剖視圖中各自是曲線(例如，不是直線)。

在一些實施例中，在介電層156的頂表面S156上將導電特徵174形成為與導電特徵170及導電特徵162接觸，以使得導電特徵174電性連接至導電特徵162及導電特徵170。換言之，導電特徵174是在導電特徵162與導電特徵170之間延伸的經圖案化導電層，以在其間提供恰當的電性連接。舉例而言，導電特徵174的所示底表面(未標記)被視為與介電層156的頂表面S156實質上共面的表面。導電特徵174可被稱為導電圖案174。

包括導電特徵162、170及174的導電特徵的形成，可藉由但不限於，以下方式來形成：在半導體基底100之上沿底表面S100b形成導電材料層(未示出)以覆蓋圖17及圖18中所繪示的結構，其中導電材料層延伸至開口OP2、開口OP3及開口OP4 中；並且對導電材料層執行圖案化製程PE4，以同時形成導電特徵162、導電特徵170及導電特徵174。圖案化製程PE4可與如圖7及圖8中所述的圖案化製程PE1相同或等同，但使用不同的圖案化罩幕層，且因此為簡潔起見，本文中不再對其予以贅述。導電材料層可與如圖9及圖10中所述的導電材料層160m的材料相同或相似，且因此為簡潔起見，本文中不再對其予以贅述。舉例而言，導電柵格160是由Al製成，且導電特徵162、導電特徵170及導電特徵174亦是由Al製成。另舉一例，導電柵格160是由Al製成，且導電特徵162、導電特徵170及導電特徵174是由W製成。如圖19中所示，舉例而言，導電柵格160藉由導電特徵162、導電結構170及導電圖案174電性連接至內連線120。

在本揭露中，儘管採用多個導電圖案174來對導電結構170與導電柵格160進行電性連接，然而可存在橫跨於導電結構170中的所有者之上且電性連接至導電結構170中的所有者的一個導電圖案174，以用於對導電結構170與導電柵格160進行電性連接。換言之，舉例而言，一個導電圖案174可將一個導電結構170電性連接至導電柵格160，或者將兩個或多於兩個導電結構170電性連接至導電柵格160。導電圖案174的數目在本揭露中不受限制。在本揭露中，可將二個或更多個導電結構170連接至內連線120的金屬化層中的最頂層的一個導線124，所述一個導線124同時藉由相應的二或更多個開口OP4暴露出。舉例而言，將每兩個導電結構170一起連接至內連線120的金屬化層中的最頂層的一個導線124，其中所述導線124藉由兩個開口OP4暴露出。然而，本揭露不限於此；作為另一選擇，可將導電結構170中的每一者分別連接至藉由相應的一個開口OP4暴露出的內連線120的金屬化層中的最頂層的一個導線124。換言之，將導電結構170連接至內連線120的金屬化層中的最頂層的不同導線124。或者，可將導電結構170的一部分中的二個或更多個導電結構170連接至內連線120的金屬化層中的最頂層的一個導線124，同時可將導電結構170的其餘部分中的每一導電結構170各自連接至內連線120的金屬化層的最頂層的一個導線124。

參照圖21及圖22，在一些實施例中，在圖19及圖20中所繪示的結構上形成介電層158以覆蓋導電圖案174。介電層158可包含例如氧化矽、氮化矽或氮氧化矽等適合的介電材料。在一些實施例中，介電層158的厚度T158的範圍近似介於50埃至5000埃。可使用例如CVD、物理氣相沈積(PVD)、熱氧化、UV-臭氧氧化或其組合等適合的製程來形成介電層158。如圖21中所示，舉例而言，介電層158的厚度T158大於介電層156的厚度T156、介電層154的厚度T154及介電層150的厚度T150。在一些實施例中，介電層158的形成可更包括例如CMP製程等平坦化製程，進而使得介電層158被形成為具有實質上平坦的頂表面。在一個實施例中，介電層158的材料可與介電層156的材料相同，其中在介電層156與158之間不存在明顯的介面。在替代性實施例中，介電層158的材料不同於介電層156的材料，其中介電層 156與158之間存在介面。介電層158可被稱為具有高平坦度及高平整度的鈍化層(其對於隨後形成的層/元件(例如，濾色器、微透鏡及/或類似物)而言是有益的)。

參照圖23，在一些實施例中，在主動區AR內在介電層158上及隔離結構GS之上設置濾光層180(包括多個濾色器182、184及186)及多個微透鏡190。如圖23中所示，舉例而言，濾色器182、184及186中的每一者各自對應於未被隔離結構GS覆蓋的一個感光裝置PD，其中微透鏡190中的每一者各自對應於濾色器182、184及186中的一者。然而，本揭露不限於此；在替代性實施例中，濾色器182、184及186中的每一者對應於未被隔離結構GS覆蓋的一或多個感光裝置PD，其中微透鏡190中的每一者各自對應於濾色器182、184及186中的一者。

濾色器182、184及186具有與介電層158的頂表面近似平齊的上表面，為濾色器182、184及186指派對應的顏色或光波長，且將其配置成濾除掉除所指派顏色或光波長以外的所有者。濾色器指派在紅光、綠光及藍光之間交替，進而使得濾色器182、184及186包括紅色的濾色器182、綠色的濾色器184及藍色的濾色器186。在一些實施例中，濾色器指派根據拜耳濾波器馬賽克(Bayer filter mosaic)在紅光、綠光及藍光之間交替。亦可使用其他組合，例如青色、黃色及品紅色。濾色器182、濾色器184及濾色器186之不同顏色的數目亦可有所變化。根據實施例，濾光層180可包含例如丙烯酸(acrylic)等經著色或經染色材料。舉例而言，聚甲基丙烯酸甲酯(polymethyl-methacrylate，PMMA)或聚甲基丙烯酸縮水甘油酯(polyglycidylmethacrylate，PGMS)是可添加色料或染料以形成濾光層180的適合材料。然而，亦可使用其他材料。可藉由此項技術中已知的任何適合的方法形成濾光層180。

舉例而言，在濾光層180之上設置微透鏡190，且將微透鏡190配置成朝向感光裝置PD聚焦入射光L(圖24)。微透鏡190可由可被圖案化且形成透鏡的任何材料(例如高透射率丙烯酸聚合物)形成。可藉由此項技術中已知的任何適合的方法形成微透鏡190。如圖23中所示，微透鏡190以畫素11的感光裝置PD為中心，且對稱於以感光裝置PD為中心的垂直軸線。此外，微透鏡190的鄰近邊緣彼此貼靠。

參照圖24，在一些實施例中，自內連線120剝離載體50以暴露出頂表面S120t。在一些實施例中，由於剝離層52，內連線120的頂表面S120t容易與載體50分離。在一些實施例中，藉由剝離製程將載體50自內連線120的頂表面S120t拆離，且移除載體50及剝離層52。在某些實施例中，如圖24中所示，內連線120的金屬化層中的最外層(例如，導線124)被以可觸及地的方式顯露出。在一個實施例中，剝離製程是雷射剝離製程。至此，製造出影像感測器裝置1000a。

應理解，當影像感測器裝置1000a在晶圓級製程中完成時，執行切割(單體化)製程以將其間內連的多個影像感測器裝置1000a切成各別的且分離的多個(半導體)影像感測器裝置1000a。在一個實施例中，切割(單體化)製程是包括機械刀片鋸切或雷射切削的晶圓切割製程，然而本揭露不限於此。在剝離步驟期間，將圖23中所繪示的結構翻轉(上下顛倒)，且在剝離載體50及剝離層52之前藉由保持裝置(未示出)固定所述結構。在剝離製程及切割(單體化)製程之後，自保持裝置釋放影像感測器裝置1000a。

如圖24中所示，舉例而言，由於影像感測器裝置1000a包括為p型的半導體基底100，因此將負偏壓Nb施加至內連線120，其中藉由形成於周邊區PR中的電性連接至內連線120的導電結構170將負偏壓Nb傳輸至導電柵格160，隔離結構GS中的高負電荷濃度將沿隔離結構GS的側壁產生電洞積聚(表示為「HA」)且防止半導體基底100中的電子陷獲於隔離結構GS附近，以減少漏電流以及鄰近畫素11之間的串擾。然而，本揭露不限於此；在影像感測器裝置1000a包括為n型的半導體基底100的替代性實施例(未示出)中，藉由形成於周邊區PR中的電性連接至內連線120的導電結構170將正偏壓施加至導電柵格160，隔離結構GS中的高正電荷濃度將沿隔離結構GS的側壁產生電子積聚且防止半導體基底100中的電子電洞陷獲於隔離結構GS附近，以減少漏電流以及鄰近畫素11之間的串擾。利用此種隔離結構GS，為感光裝置PD提供更佳的隔離，因此改善影像感測器10的效能。

在替代性實施例中，移除介電層156的沿X-Y平面延伸的部分。圖25是示出根據本揭露一些替代性實施例的包括於半導體結構(例如，(半導體)影像感測器裝置1000b)中的影像感測器的示意性垂直圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。圖25所示影像感測器裝置1000b相似於圖24所示影像感測器裝置1000a，不同之處在於，在圖25所示影像感測器裝置1000b中，介電層156由介電層156A取代且導電特徵162被省略。舉例而言，如圖25中所示，介電層156A僅設置於開口OP2的側壁處。

在一些實施例中，在半導體基底100上沿方向Z的垂直投影中，介電層156A僅位於開口OP2內，且介電層156A不與導電結構170交疊。介電層156A被稱為開口OP2的介電襯墊。除使用具有不同圖案的蝕刻罩幕以外，介電層156A的形成及材料相似於如圖15至圖18中所述的形成介電層156的製程及材料，且因此本文中不再對其予以贅述。作為另一選擇，介電層156A亦可藉由在蝕刻期間不使用光罩作為蝕刻罩幕的毯式蝕刻製程(blanket etching process)來形成，且此將隨後結合圖29至圖38來更詳細地論述。利用此種配置，在不降低隔離結構GS的隔離能力的情況下，影像感測器裝置(例如，1000b)的總體厚度進一步減小。舉例而言，影像感測器裝置1000b的總體厚度(在Z方向上)小於影像感測器裝置1000a的總體厚度(在Z方向上)。

作為另一選擇，導電結構各自可具有非台階形式的廓線(或輪廓)，例如導電結構170A。圖26及圖27是示出根據本揭露一些替代性實施例的包括於半導體結構(例如，(半導體)影像感測器裝置1000c)中的影像感測器的示意性垂直及橫向圖。圖28是示出根據本揭露一些替代性實施例的包括於半導體結構(例如，(半導體)影像感測器裝置1000d)中的影像感測器的示意性垂直圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。圖26及圖27所示影像感測器裝置1000c相似於圖24所示影像感測器裝置1000a，不同之處在於，在圖26及圖27所示影像感測器裝置1000c中，導電結構170由導電結構170A取代。舉例而言，如圖26所示剖視圖中所示，導電結構170A的內側壁S170Ai及外側壁S170Ao是直線(例如，不是曲線)。換言之，在導電結構170A的內側壁S170Ai及外側壁S170Ao處不存在彎折。

在一些實施例中，如圖26及圖27中所示，代替形成開口OP4，多個開口OP5被形成以穿透第二隔離部110，其中開口OP5的側壁與介電層156的內側壁S156i對準。舉例而言，開口OP5的寬度D5的範圍近似介於0.08微米至14.8微米，其中如圖26中所示，寬度D5是沿垂直於開口OP5的延伸方向的方向量測。在一些實施例中，開口OP5的尺寸(例如，D5)大於開口OP4的尺寸(例如，D4)。除使用具有不同圖案的蝕刻罩幕以外，開口OP5的形成及材料相似於如圖17至圖18中所述的形成開口OP4的製程及材料，且因此本文中不再對其予以贅述。在一些實施例中，如沿垂直於方向Z的方向(例如，方向X及/或Y)量測，導電結構170A的寬度是恆定的。由於導電結構170A(例如，第二部分170b’)，導電結構170A與內連線120之間的接觸面積增加，此會降低其間的接觸電阻；藉此增強隔離結構GS的隔離能力及進一步改善影像感測器10的效能。

作為另一選擇，相似於影像感測器裝置1000b，影像感測器裝置1000c的介電層156可由介電層156A取代，此省略導電特徵162的存在，參見如圖28中所示的影像感測器裝置1000d。

圖29至圖38是示出根據本揭露一些實施例的製造包括於半導體結構(例如，(半導體)影像感測器裝置2000a)中的影像感測器的方法的示意性垂直及橫向圖，其中圖29、圖31、圖33、圖35及圖37是沿圖30、圖32、圖34、圖36及圖38中所繪示的線A-A及線B-B截取的剖視圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。

參照圖29及圖30，在一些實施例中，在如圖13及圖14中所述的製程之後，在介電層154及導電柵格160上形成介電層156B，且介電層156B更延伸至開口OP2中。舉例而言，如圖29中所示，介電層156B覆蓋開口OP2的側壁及底表面、介電層154的頂表面S154及導電柵格160的頂表面S160。在一些實施例中，介電層156B具有在開口OP2外部沿X-Y平面延伸的第一部分(未標記)、在開口OP2內部沿方向Z延伸的多個第二部分(未標記)及在開口OP2內部沿X-Y平面延伸的多個第三部分(未標記)，其中第三部分各自藉由第二部分連接至第一部分。在一些實施例中，介電層156B的第一部分及第三部分各自具有如沿方向Z量測的範圍近似介於50埃至5000埃的厚度T156h。在一些實施例中，介電層156B的第二部分各自具有如沿垂直於方向Z的方向(例如，X及/或Y)量測的範圍近似介於50埃至5000埃的厚度T156v。舉例而言，厚度T156h小於厚度T156v。作為另一選擇，厚度T156h可實質上等於厚度T156v。如圖29中所示，舉例而言，厚度T156h是恆定的，而厚度T156v自開口OP2的頂部開口朝向開口OP2的底表面逐漸增加。即，厚度T156v是非恆定的。介電層156B的形成及材料相似於或相同於如圖15及圖18中所述的介電層156的製程及材料，且因此為簡潔起見，本文中不再對其予以贅述。

參照圖31及圖32，在一些實施例中，對圖29及圖30中所繪示的結構執行圖案化製程BE1以形成多個開口OP4。舉例而言，在開口OP2中形成開口OP4，以穿透過介電層156B及第二隔離部110的其餘部分，使得暴露出內連線120的金屬化層中的層(例如，最遠離頂表面S120t的導線124)。換言之，導線124的表面S124藉由開口OP4以可觸及地的方式顯露出。開口OP2中的一者在空間上連通至開口OP4中相應的一者。圖案化製程BE1是例如在蝕刻期間不使用光罩的毯式蝕刻製程。在一些實施例中，毯式蝕刻製程是在半導體基底100的底表面S100b處(例如，向主動區AR與周邊區PR二者)全域地執行非等向性蝕刻，以同時對介電層156B的第一部分、第二部分及第三部分進行圖案化，其中介電層156B的第一部分及第三部分被完全移除，而第二部分中的每一者中的一些仍然作為設置於開口OP2的側壁處的殘留物剩餘下來。介電層156B(例如，剩餘的第二部分)亦可被稱為(開口OP2的)介電襯墊，其具有非恆定的厚度T156v。如圖31及圖32中所示，舉例而言，介電層156B的第二部分的頂表面S156B、介電層154的頂表面S154及導電柵格160的頂表面S160以可觸及地的方式顯露出。

參照圖33及圖34，在一些實施例中，在周邊區PR內在介電層154及介電層156B上形成包括多個導電特徵172及多個導電特徵174在內的導電特徵。在一些實施例中，藉由直接接觸將導電特徵170電性連接至導電特徵174。舉例而言，一體地形成導電特徵170與導電特徵174。

在一些實施例中，在開口OP2及開口OP4中將導電特徵172形成為與內連線120的金屬化層中的經暴露出的層接觸，以使得導電特徵172電性連接至內連線120。舉例而言，如圖33中所示，將導電特徵172以導電柱的形式形成為與位於開口OP2的側壁處的介電層156B的內側壁S156Bi接觸，且導電特徵172更延伸至開口OP4中以與開口OP4的側壁(未標記)及底表面(未標記)接觸。舉例而言，導電特徵172的所示頂表面(未標記)被視為與介電層154的頂表面S154及介電層156的頂表面S156B實質上共面的表面。在一些實施例中，導電特徵172各自包括位於開口OP2中的第一部分172a及位於開口OP4中的第二部分172b。舉例而言，如圖33中所示，藉由物理及電性連接第二部分172b與內連線120的金屬化層中的經暴露出的層來將導電特徵172電性連接至內連線120，且藉由物理及電性連接第一部分172a與導電特徵174來將導電特徵172電性連接至導電特徵174。導電特徵172可被稱為導電結構172，其中每一第一部分172a可被稱為導電本體，且每一第二部分172b可被稱為導電本體的導通孔。如圖33中所示，導電結構172各自具有台階形式的廓線(或輪廓)，其中舉例而言，導電結構172的側壁S172在剖視圖中各自是曲線(例如，不是直線)。

在一些實施例中，在介電層154的頂表面S154及介電層156B的頂表面S156B上將導電特徵174形成為與導電特徵172以及隔離結構GS的導電柵格160接觸，以使得導電特徵174電性連接至導電特徵172以及隔離結構GS的導電柵格160。換言之，導電特徵174是在隔離結構GS的導電柵格160與導電特徵172之間延伸的平面導電層，以在其間提供恰當的電性連接。舉例而言，導電特徵174的所示底表面(未標記)被視為與介電層154的頂表面S154實質上共面的表面。導電特徵174可被稱為導電圖案174。

包括導電特徵172及174的導電特徵的形成，可藉由但不限於，以下方式來形成：在半導體基底100之上沿底表面S100b形成導電材料層(未示出)，以覆蓋圖31中所繪示的結構，其中導電材料層填充至開口OP2及開口OP4中；且對導電材料層執行圖案化製程PE5，以同時形成導電特徵172與導電特徵174。圖案化製程PE5可與如圖7及圖8中所述的圖案化製程PE1相同或等同，但使用不同的圖案化罩幕層，且因此為簡潔起見，本文中不再對其予以贅述。導電材料層可與如圖9及圖10中所述的導電材料層160m的材料相同或相似，且因此為簡潔起見，本文中不再對其予以贅述。舉例而言，導電柵格160是由Al製成，且導電特徵170及174亦是由Al製成。另舉一例，導電柵格160是由Al製成，且導電特徵170及導電特徵174是由W製成。如圖33中所示，舉例而言，藉由導電結構172及導電圖案174將導電柵格160電性連接至內連線120。由於導電結構172的存在，可確保隔離結構GS與內連線120之間的電性連接。

在一些實施例中，導電材料層的形成可更包括例如CMP製程等平坦化製程，進而使得導電材料層被形成為具有實質上平坦的頂表面。此外，儘管採用多個導電圖案174來對導電結構172與導電柵格160進行電性連接，但可存在橫跨於導電結構172中的所有者之上且電性連接至導電結構172中的所有者的一個導電圖案174，以用於對導電結構172與導電柵格160進行電性連接。舉例而言，一個導電圖案174可將一個導電結構172電性連接至導電柵格160，或者將兩個或多於兩個導電結構172電性連接至導電柵格160。導電圖案174的數目在本揭露中不受限制。

參照圖35及圖36，在一些實施例中，在圖33及圖34中所繪示的結構上形成介電層158以覆蓋導電圖案174。介電層158可被稱為具有高平坦度及高平整度的鈍化層(其對於隨後形成的層/元件(例如，濾色器、微透鏡及/或類似物)而言是有益的)。圖21及圖22中已闡述介電層158的細節，且因此為簡單起見，本文中不再對其予以贅述。參照圖37，在一些實施例中，在主動區AR內在介電層158上及隔離結構GS之上設置濾光層180(包括多個濾色器182、184及186)及多個微透鏡190。圖23中已闡述濾光層180及微透鏡190的細節，且因此為簡單起見，本文中不再對其予以贅述。參照圖38，在一些實施例中，可對圖37中所繪示的結構執行如以上在圖24中描述的先前闡述的製造製程，以獲得圖38中所繪示的影像感測器裝置2000a。利用隔離結構GS，為感光裝置PD提供更佳的隔離，因此改善影像感測器10的效能。另外，影像感測器裝置2000a的總體厚度(在方向Z上)進一步減小。

圖39是示出根據本揭露一些替代性實施例的包括於半導體結構(例如，(半導體)影像感測器裝置2000b)中的影像感測器的示意性垂直圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。圖39所示影像感測器裝置2000b相似於圖38所示影像感測器裝置2000a，不同之處在於，在圖38所示影像感測器裝置2000b中，介電層156B的第一部分保留於介電層154的頂表面S154上。換言之，不再在如以上在圖33及圖34中描述的先前闡述的製造製程中使用圖案化製程BE1(無光罩)，而是採用另一圖案化製程(利用光罩)來形成開口OP4。另一圖案化製程可與如圖7及圖8中所述的圖案化製程PE1相同或等同，但使用不同的圖案化罩幕層，且因此為簡潔起見，本文中不再對其予以贅述。

圖40及圖41是示出根據本揭露一些替代性實施例的包括於半導體結構(例如，(半導體)影像感測器裝置2000c)中的影像感測器的示意性垂直及橫向圖。圖42是示出根據本揭露一些替代性實施例的包括於半導體結構(例如，(半導體)影像感測器裝置2000d)中的影像感測器的示意性垂直圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。圖40及圖41所示影像感測器裝置2000c相似於圖38所示影像感測器裝置2000a，不同之處在於，在圖40及圖41所示影像感測器裝置2000c中，導電結構172由導電結構172A取代。舉例而言，如圖40所示剖視圖中所示，導電結構172A的側壁S172A是直線(例如，不是曲線)。換言之，在導電結構172A的側壁S172A處不存在彎折。即，導電結構172A各自具有非台階形式的廓線(或輪廓)。導電結構172A的形成及材料相似於如圖26及圖27中所述的形成開口OP5的製程以及如圖33及圖34中所述的形成導電結構172的製程及材料，且因此為簡潔起見，本文中不再對其予以贅述。由於導電結構172A(例如，第二部分170b’)，導電結構172A與內連線120之間的接觸面積增加，此會降低其間的接觸電阻；藉此增強隔離結構GS的隔離能力且進一步改善影像感測器10的效能。

作為另一選擇，相似於影像感測器裝置2000b，可不移除影像感測器裝置2000c的介電層156B的第一部分，參見如圖42中所示的影像感測器裝置2000d。

在替代性實施例中，不再將STI作為主動區AR中的第一隔離部及/或周邊區PR中的第二隔離部，而是可透過具有由多個經摻雜區構成的堆疊結構的經摻雜隔離特徵的形式獨立地形成第一隔離部及第二隔離部。依據用於構造影像感測器的半導體基底的導電類型，所述多個經摻雜區中的摻雜劑可有所變化。在一些實施例中，所述多個經摻雜區中的摻雜劑與形成有所述多個經摻雜區的半導體基底中的摻雜劑為相同類型。

圖43至圖50是示出根據本揭露一些實施例的製造包括於半導體結構(例如，(半導體)影像感測器裝置3000a)中的影像感測器的方法的示意性垂直及橫向圖，其中圖43、圖45、圖47及圖49是沿圖44、圖46、圖48及圖50中所繪示的線A-A及線B-B截取的剖視圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。

參照圖43及圖44，在一些實施例中，提供初始積體電路結構ICS’且藉由剝離層52將初始積體電路結構ICS’放置於載體50上，然後藉由如先前在圖6中所述的製程對初始積體電路結構ICS’進行薄化。在一些實施例中，如圖43中所示，初始積體電路結構ICS’包括半導體基底100A、裝置區(未示出)及內連線120。圖4及圖5中已闡述載體50、剝離層52、裝置區及內連線120的細節，且因此為簡潔起見，本文中不再對其予以贅述。在本揭露中，圖43所示半導體基底100A相似於圖6所示半導體基底100，不同之處在於，在圖43所示半導體基底100A中，第二隔離部110由多個第二隔離部110A取代。在一些實施例中，第二隔離部110A各自包括具有由多個經摻雜區構成的堆疊結構的經摻雜隔離部。第二隔離部110A可被稱為經摻雜隔離結構110A。舉例而言，如圖43中所示，經摻雜隔離結構110A各自包括沿方向Z堆疊的經摻雜區112、經摻雜區114及經摻雜區116。在一些實施例中，沿方向Z，經摻雜區112位於內連線120與經摻雜區114之間，且經摻雜區114位於經摻雜區112與經摻雜區116之間。在一些實施例中，第二隔離部110A的厚度T110A的範圍近似介於0.01微米至10微米，其中如圖43中所示，厚度T110A是沿經摻雜區112至經摻雜區116的堆疊方向量測。

舉例而言，經摻雜區112的表面與半導體基底100A的頂表面S100t實質上共面，且經摻雜區116不藉由半導體基底100A的底表面以可觸及地的方式顯露出。在一些實施例中，透過內連線120的金屬化層中的層(例如，最遠離頂表面S120t的一個或多於一個的通孔/接觸件126)將經摻雜隔離結構110A電性連接至內連線120。半導體基底100A的配置相似於如圖4及圖5中所述的半導體基底100的配置，且因此為簡潔起見，本文中不再對其予以贅述。

在一些實施例中，半導體基底100A與經摻雜區112、經摻雜區114及經摻雜區116具有相同的導電類型。舉例而言，半導體基底100A是p型基底，利用p型摻雜劑(例如硼或BF₂)對經摻雜區112、經摻雜區114及經摻雜區116進行摻雜。經摻雜區112、經摻雜區114及經摻雜區116的形成，可藉由但不限於，以下方式來形成：在形成內連線120之前經由半導體基底100A的頂表面S100t植入p型摻雜劑(例如硼或類似物)。在一些實施例中，經摻雜區114的p型摻雜濃度大於經摻雜區112的p型摻雜濃度，且經摻雜區116的p型摻雜濃度大於經摻雜區114的p型摻雜濃度。另外，經摻雜區116的p型摻雜濃度大於半導體基底100A的p型摻雜濃度。經摻雜區112可具有在介於約10¹⁵/cm³至約10²¹/cm³的範圍內的摻雜濃度。經摻雜區114可具有在介於約10¹⁵/cm³至約10¹⁹/cm³的範圍內的摻雜濃度。經摻雜區116可具有在介於約10¹³/cm³至約10¹⁸/cm³的範圍內的摻雜濃度。在一些實施例中，對於每一經摻雜隔離結構110A，經摻雜區112可被稱為p+摻雜區(p+ doping region)或p+阱(p+ well)，經摻雜區114可被稱為經重摻雜區(heavily doped region)或單元p阱(cell p-well，CPW)，且經摻雜區116可被稱為經重摻雜區或深p阱(deep p-well，DPW)。

另一方面，若半導體基底100A是n型基底，則利用n型摻雜劑(例如磷或砷)對經摻雜區112、經摻雜區114及經摻雜區116進行摻雜。經摻雜區112、經摻雜區114及經摻雜區116的形成，可藉由但不限於，以下方式來形成：在形成內連線120之前經由半導體基底100A的頂表面S100t植入n型摻雜劑。在一些實施例中，經摻雜區114的n型摻雜濃度大於經摻雜區112的n型摻雜濃度，且經摻雜區116的n型摻雜濃度大於經摻雜區114的n型摻雜濃度。另外，經摻雜區116的n型摻雜濃度大於半導體基底100A的n型摻雜濃度。經摻雜區112可具有在介於約10¹⁵/cm³至約10²¹/cm³的範圍內的摻雜濃度。經摻雜區114可具有在介於約10¹⁵/cm³至約10¹⁹/cm³的範圍內的摻雜濃度。經摻雜區116可具有在介於約10¹³/cm³至約10^18/cm³的範圍內的摻雜濃度。在一些實施例中，對於每一經摻雜隔離結構110A，經摻雜區112可被稱為n+摻雜區(n+ doping region)或n+阱(n+ well)，經摻雜區114可被稱為經重摻雜區(heavily doping region)或單元n阱(cell n-well，CNW)，且經摻雜區116可被稱為經重摻雜區或深n阱(deep n-well，DNW)。

第一隔離部(未示出)可具有與經摻雜隔離結構110A相同的結構。作為另一選擇，第一隔離部可不具有與經摻雜隔離結構110A相同的結構。本揭露不限於此。

參照圖45及圖46，在一些實施例中，在半導體基底100A中形成多個溝渠OP1，且在溝渠OP1中形成具有導電柵格160的隔離結構GS，其中溝渠OP1一起構成柵格(網孔)空腔。在如圖7及圖8中描述的先前闡述的製造製程中已闡述溝渠OP1的細節，在如圖9及圖12中描述的先前闡述的製造製程中已闡述隔離結構 GS的細節，且因此為簡單起見，本文中不再對其予以贅述。

參照圖47及圖48，在一些實施例中，執行圖案化製程PE2以在半導體基底100A中形成多個開口OP2，以暴露出經摻雜隔離結構110A。舉例而言，經摻雜隔離結構110A的表面S116藉由形成於周邊區PR中的開口OP2以可觸及地的方式暴露出。在如圖13及圖14中描述的先前闡述的製造製程中已闡述圖案化製程PE2的細節及開口OP2的細節，且因此為簡單起見，本文中不再對其予以贅述。在一些實施例中，在形成暴露出經摻雜隔離結構110A的表面S116的開口OP2之後，可對圖47及圖48中所繪示的結構執行如以上在圖19至圖24中描述的先前闡述的製造製程，以獲得圖49及圖50中所繪示的影像感測器裝置3000a。在影像感測器裝置3000a中，多個導電特徵(或導電圖案)174將多個導電特徵(或導電結構)170A電性連接至隔離結構GS的導電柵格160，其中藉由經摻雜隔離結構110A、導電結構170A及導電圖案174將隔離結構GS電性連接至內連線120(例如，通孔/接觸件126)。利用此種隔離結構GS，為感光裝置PD提供更佳的隔離，因此改善影像感測器10的效能。

在替代性實施例中，移除介電層156的在影像感測器裝置3000a中在介電層154之上沿X-Y平面延伸的部分，參見圖51所示(半導體)影像感測器裝置3000b。可藉由與先前在圖25中所述的製程相似或相同的製程或先前在圖33至圖36中所述的製程來完成介電層156的此種部分的移除。利用此種配置，在不降低隔離結構GS的隔離能力的條件下，影像感測器裝置(例如，影像感測器裝置3000b)的總體厚度進一步減小。

如在圖49所示影像感測器裝置3000a中且在圖51所示影像感測器裝置3000b中所示，舉例而言，導電結構170A各自具有非台階形式的廓線(或輪廓)。然而，本揭露不限於此；作為另一選擇，如圖59中所示，圖49所示影像感測器裝置3000a中的導電結構170A及圖51所示影像感測器裝置3000b中的導電結構170A可由各自具有台階形式的廓線(或輪廓)的導電結構170取代。

在又一替代性實施例中，影像感測器裝置3000a中的導電結構170A由導電結構172A取代，參見圖52及圖53所示(半導體)影像感測器裝置3000c。由於導電結構172A的存在，可確保隔離結構GS與內連線120之間的電性連接。可藉由與先前在圖40至圖41中所述的製程相似或相同的製程來完成導電結構172A的形成。在又一些實施例中，相似於影像感測器裝置3000b，移除介電層156的在影像感測器裝置3000c中在介電層154之上沿X-Y平面延伸的部分，參見圖54所示(半導體)影像感測器裝置3000d。利用此種配置，在不降低隔離結構GS的隔離能力的條件下，影像感測器裝置(例如，影像感測器裝置3000d)的總體厚度進一步減小。

如在圖52所示影像感測器裝置3000c中且在圖54所示影像感測器裝置3000d中所示，舉例而言，導電結構172A各自具有非台階形式的廓線(或輪廓)。然而，本揭露不限於此；作為另一選擇，如圖60中所示，圖52所示影像感測器裝置3000c中的導電結構172A及圖54所示影像感測器裝置3000d中的導電結構172A可由各自具有台階形式的廓線(或輪廓)的導電結構172取代。

圖55至圖58是示出根據本揭露一些實施例的包括於半導體結構(例如，(半導體)影像感測器裝置)中的影像感測器的各種實施例的示意性垂直(或剖視)圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。

舉例而言，圖55所示(半導體)影像感測器裝置4000a與圖49所示影像感測器裝置3000a相似；且不同之處在於，在圖55中所繪示的影像感測器裝置4000a中，採用多個第二隔離部(稱為經摻雜隔離結構)110B來取代第二隔離部(稱為經摻雜隔離結構)110A。除經摻雜隔離結構110B以外，影像感測器裝置4000a的細節及其他組件相似於如圖43至圖50中所述的影像感測器裝置3000a的細節及其他組件，且因此為簡單起見，本文中不再對其予以贅述。

在一些實施例中，經摻雜隔離結構110B各自包括沿方向Z堆疊的經摻雜區112與經摻雜區114。在一些實施例中，沿方向Z，經摻雜區112位於內連線120與經摻雜區114之間，其中經摻雜區114不藉由半導體基底100B的底表面S100b以可觸及地的方式顯露出，且經摻雜區112的表面與半導體基底100B的頂表面S100t實質上共面。在一些實施例中，經摻雜隔離結構110B的厚度T110B的範圍近似介於0.01微米至9.5微米，其中如圖55中所示，厚度T110B是沿經摻雜區112至經摻雜區114的堆疊方向量測。舉例而言，開口OP2穿透半導體基底100B以暴露出(或以可觸及地的方式顯露出)經摻雜隔離結構110B(例如，表面S114)。在一些實施例中，藉由內連線120的金屬化層中的層(例如，最遠離頂表面S120t的一個或多於一個通孔/接觸件126)將經摻雜隔離結構110B電性連接至內連線120。在一些實施例中，如圖55中所示，導電圖案174將導電結構170A電性連接至隔離結構GS的導電柵格160，其中藉由經摻雜隔離結構110B、導電結構170A及導電圖案174將隔離結構GS電性連接至內連線120(例如，通孔/接觸件126)。利用此種隔離結構GS，為感光裝置PD提供更佳的隔離，因此改善影像感測器10的效能。

在替代性實施例中，移除介電層156的在影像感測器裝置4000a中在介電層154之上沿X-Y平面延伸的部分，參見圖56所示(半導體)影像感測器裝置4000b。可藉由與先前在圖25中所述的製程或先前在圖33至圖36中所述的製程相似或相同的製程來完成介電層156的此種部分的移除。利用此種配置，在不降低隔離結構GS的隔離能力的條件下，影像感測器裝置(例如，影像感測器裝置4000b)的總體厚度進一步減小。如在圖55所示影像感測器裝置4000a中且在圖56所示影像感測器裝置4000b中所示，舉例而言，導電結構170A各自具有非台階形式的廓線(或輪廓)。然而，本揭露不限於此；作為另一選擇，如圖61中所示，圖55所示影像感測器裝置4000a中的導電結構170A及圖56所示影像感測器裝置4000b中的導電結構170A可由各自具有台階形式的廓線(或輪廓)的導電結構170取代。

在又一替代性實施例中，影像感測器裝置4000a中的導電結構170A由導電結構172A取代，參見圖57所示(半導體)影像感測器裝置4000c。由於導電結構172A的存在，可確保隔離結構GS與內連線120之間的電性連接。可藉由與先前在圖40至圖41中所述的製程相似或相同的製程來完成導電結構172A的形成。在又一些實施例中，相似於影像感測器裝置4000b，移除介電層156的在影像感測器裝置4000c中在介電層154之上沿X-Y平面延伸的部分，參見圖58所示(半導體)影像感測器裝置4000d。利用此種配置，在不降低隔離結構GS的隔離能力的條件下，影像感測器裝置(例如，導電結構170A4000d)的總體厚度進一步減小。如在圖57所示影像感測器裝置4000c中且在圖58所示影像感測器裝置4000d中所示，舉例而言，導電結構172A各自具有非台階形式的廓線(或輪廓)。然而，本揭露不限於此；作為另一選擇，如圖62中所示，圖57所示影像感測器裝置4000c中的導電結構172A及圖58所示影像感測器裝置4000d中的導電結構172A可由各自具有台階形式的廓線(或輪廓)的導電結構172取代。

圖63至圖75是示出根據本揭露一些實施例的製造包括於半導體結構(例如，(半導體)影像感測器裝置2000a)中的影像感測器的方法的示意性垂直及橫向圖，其中圖63、圖65、圖67、圖69、圖71及圖73是沿圖64、圖66、圖68A、圖70A、圖72A、及圖74中所繪示的線A-A及B-B截取的剖視圖。圖76是示出根據本揭露一些替代性實施例的(半導體)影像感測器晶粒中的影像感測器的示意性垂直圖。與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且本文中可不再對相同元件的某些細節或說明予以贅述。

參照圖63及圖64，在一些實施例中，提供初始積體電路結構ICS”且藉由剝離層52將初始積體電路結構ICS”放置於載體50上，然後藉由如先前在圖6中所述的製程對初始積體電路結構ICS”進行薄化。圖63所示初始積體電路結構ICS”相似於如圖43中所述的初始積體電路結構ICS’；且不同之處在於，在圖63所示初始積體電路結構ICS”中，採用多個第二隔離部(稱為經摻雜隔離結構)110C來取代第二隔離部(稱為經摻雜隔離結構)110A。除經摻雜隔離結構110C以外，初始積體電路結構ICS”的細節及其他組件相似於如圖43至圖44中所述的初始積體電路結構ICS’的細節及其他組件，且因此為簡單起見，本文中不再對其予以贅述。

在一些實施例中，經摻雜隔離結構110C各自包括沿方向Z堆疊的經摻雜區(稱為p+摻雜區或p+阱)112a、經摻雜區(稱為經重摻雜區或單元p阱(CPW))114a及經摻雜區(稱為經重摻雜區或深p阱(DPW))116a。在一些實施例中，沿方向Z，經摻雜區112a位於內連線120與經摻雜區114a之間，且經摻雜區114a位於經摻雜區112a與經摻雜區116a之間。舉例而言，如圖63中所示，經摻雜區116a不藉由半導體基底100C的底表面S100b以可觸及地的方式顯露出，且經摻雜區112a的表面與半導體基底100C的頂表面S100t實質上共面，以藉由內連線120的金屬化層中的層(例如，最遠離頂表面S120t的一個或多於一個通孔/接觸件126)電性連接至內連線120。在一些實施例中，經摻雜隔離結構110C的厚度T110C的範圍近似介於0.01微米至10微米，其中如圖63中所示，厚度T110C是沿經摻雜區112a至經摻雜區116a的堆疊方向量測。經摻雜區112a至經摻雜區116a的形成及材料與如先前在圖43至圖44中所述的形成經摻雜區112至經摻雜區116的製程及材料相同或相似，且因此為簡單起見，本文中不再對其予以贅述。

參照圖65及圖66，在一些實施例中，執行圖案化製程PE6以形成多個溝渠OP6及多個開口OP7。圖案化製程PE6可與如圖7及圖8中所述的圖案化製程PE1相同或等同，但使用不同的圖案化罩幕層，且因此為簡潔起見，本文中不再對其予以贅述。如圖65及圖66中所示，在主動區AR中形成溝渠OP6，且溝渠OP6更延伸至周邊區PR以在空間上連通至僅形成於周邊區PR中的開口OP7。舉例而言，溝渠OP6可為連續的溝渠，且可在主動區AR內將溝渠OP6配置成柵格形狀(例如，一種柵格網孔形式)。即，溝渠OP6可一起被稱為在半導體基底100C中形成於主動區AR內的柵格(網孔)空腔。如圖65及圖66中所示，舉例而言，感光裝置PD位於由溝渠OP6限定的多個區166中。在一些實施例中，經摻雜隔離結構110C的頂表面S116a藉由開口OP7暴露出(例如，以可觸及地的方式顯露出)。

舉例而言，溝渠OP6的高度T6的範圍近似介於0.1微米至20微米。在一個實施例中，溝渠OP6的高度T6小於半導體基底100C的厚度T100。在替代性實施例中，溝渠OP6的高度T6實質上等於半導體基底100C的厚度T100。舉例而言，溝渠OP6的寬度D6的範圍近似介於0.01微米至5微米，其中如圖65及圖66中所示，寬度D6是沿垂直於溝渠OP6的延伸方向的方向量測。舉例而言，開口OP7的高度T7的範圍近似介於0.1微米至20.9微米。在一個實施例中，開口OP7的高度T7小於半導體基底100C的厚度T100。在替代性實施例中，開口OP7的高度T7實質上等於半導體基底100C的厚度T100。舉例而言，開口OP7的寬度D7的範圍近似介於0.013微米至25微米，其中如圖65中所示，寬度D7是沿垂直於開口OP7的延伸方向的方向量測。在一些實施例中，溝渠OP6的寬度D6小於開口OP7的寬度D7。舉例而言，溝渠OP6的寬度D6對開口OP7的寬度D7的比率的範圍近似介於1：1.3至1：5。

參照圖67、圖68A及圖68B(圖68A中虛線區域G的放大圖)，在一些實施例中，在半導體基底100C之上沿底表面 S100B依序形成介電層150、介電層152、介電層154及介電層156m。舉例而言，在半導體基底100C的底表面S100b上共形地形成介電層150，且介電層150更延伸至溝渠OP6及開口OP7的側壁(未標記)及底表面(未標記)中，在介電層150的頂表面S150上共形地形成介電層152，且介電層152更延伸至溝渠OP6及開口OP7中以覆蓋介電層150(內側壁S150i)，且在介電層152的頂表面S152上共形地形成介電層154，且介電層154更延伸至溝渠OP6及開口OP7中以覆蓋介電層152(內側壁S152i)。介電層150、介電層152及介電層154亦可被各別地稱為(溝渠OP6及開口OP7的)介電襯墊。在一些實施例中，介電層150、介電層152及介電層154各自可使用例如原子層沈積ALD等具有良好間隙填充能力或慢沈積比率的適合的製程來形成。圖9及圖10中已闡述介電層150、介電層152及介電層154的材料，且因此為簡單起見，本文中不再對其予以贅述。在替代性實施例中，可省略介電層152。

在形成介電層154之後，在介電層154的頂表面S154上形成介電層156m，介電層156m不延伸至溝渠OP6及開口OP7中(不在內側壁S154i)。在一些實施例中，藉由例如PECVD製程等具有不良間隙填充能力或快沈積比率的沈積製程來形成介電層156m。因此，介電層156m可被形成為非共形層。在一些實施例中，介電層156m在半導體基底100C的底表面S100b上的厚度較介電層156m在溝渠OP6及開口OP7之上的厚度厚得多。在一些實施例中，介電層156m實質上不填充於溝渠OP6及開口OP7中。由於溝渠OP6的寬度D6與開口OP7的寬度D7之間的比率，如圖67中所示，在一些實施例中，溝渠OP6的頂部被介電層156m覆蓋，而開口OP7的頂部未被介電層156m完全覆蓋。如圖67、圖68A及圖68B中所示，舉例而言，形成於介電層156m中的多個開口OP8分別暴露出開口OP7。即，如圖68A及圖68B中所示，在半導體基底100C上沿方向Z的垂直投影中開口OP8的定位位置與開口OP7的定位位置交疊。介電層156m的材料與如圖15及圖16中所述的介電層156的材料相同或相似，且因此為簡潔起見，本文中不再對其予以贅述。

參照圖69、圖70A及圖70B(圖70A中虛線區域H的放大圖)，在一些實施例中，對介電層156m執行圖案化製程BE2，以形成具有多個溝渠OP9及多個開口OP8的介電層156，且更形成穿透過介電層150、介電層152及介電層154的位於開口OP7的底表面上的部分且與開口OP8交疊的多個開口OP10。圖案化製程BE2可與如圖31及圖32中所述的圖案化製程BE1相同或等同，且因此為簡潔起見，本文中不再對其予以贅述。

在一些實施例中，在溝渠OP6之上及溝渠OP6內形成溝渠OP9，其中溝渠OP9形成在主動區AR中且更延伸至周邊區PR以在空間上連通至僅形成於周邊區PR中的開口OP8。舉例而言，溝渠OP9可為連續的溝渠，且可在主動區AR內將溝渠OP9配置成柵格形狀(例如，一種柵格網孔形式)。即，溝渠OP9亦可一起被稱為在半導體基底100C中在主動區AR內形成於溝渠OP6內部的柵格(網孔)空腔。

在一些實施例中，在周邊區PR中，在開口OP8及開口OP7下方形成開口OP10，且開口OP10在空間上連通至開口OP8及開口OP7。舉例而言，如圖69、圖70A及圖70B中所示，經摻雜隔離結構110C的頂表面S116a藉由開口OP10暴露出(例如，以可觸及地的方式顯露出)。在一些實施例中，開口OP10的尺寸D10實質上等於開口OP8的尺寸(未標記)。

若慮及開口OP7、開口OP8及/或開口OP10的平面圖(例如，X-Y平面)，則開口OP7、開口OP8及/或開口OP10的形狀可獨立地包括圓形形狀。然而，本揭露不限於此；在替代性實施例中，開口OP7、開口OP8及/或開口OP10在平面圖上的形狀是例如矩形、橢圓形、卵圓形、四邊形、八邊形或任何適合的多邊形形狀。

參照圖71、圖72A及圖72B(圖72A中虛線區域I的放大圖)，在一些實施例中，在介電層156上形成包括多個導電特徵168、導電特徵178及多個導電特徵176在內的導電特徵。在一些實施例中，藉由導電特徵178將導電特徵168電性連接至導電特徵176，其中一體地形成導電特徵168、導電特徵176及導電特徵178。

在一些實施例中，在溝渠OP6及溝渠OP9中形成導電特徵168。舉例而言，導電特徵168填充溝渠OP6及溝渠OP9。舉例而言，如圖71中所示，導電特徵168的頂表面(未標記)被視為與介電層156的頂表面S156實質上共面的表面。導電特徵168可一起被稱為導電柵格168。舉例而言，在本揭露中，溝渠OP6及OP9中的導電柵格168及溝渠OP6中的介電層150、152及154(用作介電襯墊)被稱為柵格網孔形式的隔離結構GS’。在一些實施例中，位於溝渠OP6內的介電層150的部分、介電層152的部分及介電層154的部分一起被稱為隔離結構GS’的介電結構DI2。具有此種隔離結構GS’的一個有利特徵是，偏壓(例如，圖75中的負偏壓Nb)被施加至導電柵格168，此將沿隔離結構GS’的側壁產生電洞積聚且防止電子陷獲於隔離結構GS’附近，以減少漏電流以及影像感測器10中鄰近畫素11之間的串擾。因此，影像感測器10的效能得到改善。如圖71、圖72A及圖72B中所示，主動區AR內的隔離結構GS’覆蓋畫素11的驅動電路DC及儲存裝置SD且位於定位於區166中的感光裝置PD旁邊。區166可被稱為環繞且暴露出感光裝置PD的隔離結構GS’的多個開口166。在溝渠OP6是FDT的替代性實施例中，主動區AR內的隔離結構GS’位於驅動電路DC、儲存裝置SD及感光裝置PD旁邊。

在一些實施例中，在開口OP10、開口OP7及開口OP8中將導電特徵176形成為與經摻雜隔離結構110C的頂表面S116a接觸，以使得導電特徵176藉由經摻雜隔離結構110C電性連接至內連線120。舉例而言，導電特徵176填充開口OP10、開口OP7及開口OP8。舉例而言，如圖71中所示，導電特徵176的頂表面 (未標記)被視為與介電層156的頂表面S156實質上共面的表面。在一些實施例中，導電特徵176各自包括位於開口OP8及開口OP7中的第一部分176a及位於開口OP10中的第二部分176b。舉例而言，如圖71中所示，藉由物理及電性連接第二部分176b與電性連接至內連線120的經摻雜隔離結構110C來將導電特徵176電性連接至內連線120，且藉由物理及電性連接第一部分176a與導電特徵178來將導電特徵176電性連接至導電特徵178。導電特徵176可被稱為導電結構176，其中每一第一部分176a可被稱為導電本體，且每一第二部分176b可被稱為導電本體的導通孔。如圖71中所示，導電結構176各自具有台階形式的廓線(或輪廓)，其中舉例而言，導電結構176的側壁S176在剖視圖中各自是曲線(例如，不是直線，帶有彎折)。作為另一選擇，導電結構176可具有非台階形式的廓線(或輪廓)，其中導電結構176的側壁S176在剖視圖中各自是直線(例如，無彎折)。

在一些實施例中，在介電層156的頂表面S156上將導電特徵178形成為與導電柵格168及導電結構176接觸，以使得導電特徵178電性連接至導電柵格168及導電結構176。換言之，導電特徵178是位於介電層156上的在導電柵格168與導電結構176之間延伸的連續導電層，以在其間提供恰當的電性連接。舉例而言，導電特徵178的底表面(未標記)被視為與介電層156的頂表面S156實質上共面的表面。導電特徵178可被稱為導電圖案178。

包括導電特徵168、176及178在內的導電特徵的形成，可藉由但不限於，以下方式來形成：在半導體基底100C之上沿底表面S100b形成導電材料層(未示出)以覆蓋圖69及圖70A中所繪示的結構，其中導電材料層延伸至溝渠OP6及OP9以及開口OP7、OP8及OP10中，以同時形成導電特徵168、導電特徵176及導電特徵178。導電材料層可與如圖9及圖10中所述的導電材料層160m的材料相同或相似，且因此為簡潔起見，本文中不再對其予以贅述。舉例而言，導電材料層是由Al製成。如圖71中所示，舉例而言，藉由導電結構176及導電圖案178將導電柵格168電性連接至內連線120。在一些實施例中，包括導電特徵168、導電特徵176及導電特徵178在內的導電特徵的形成可更包括例如CMP製程等平坦化製程，進而使得導電特徵178被形成為具有實質上平坦的頂表面。在平坦化之後，透過可選地執行清潔製程，以例如清潔及移除自平坦化製程產生的殘留物。然而，本揭露不限於此，且可藉由任何其他適合的方法來執行平坦化製程。

在本揭露中，儘管包括導電特徵168、導電特徵176及導電特徵178在內的導電特徵被形成為如圖71中所示的非共形層，然而包括導電特徵168、導電特徵176及導電特徵178在內的導電特徵可以共形層的形式形成，只要恰當地建立經摻雜隔離結構110C與包括導電特徵168、導電特徵176及導電特徵178在內的導電特徵之間的電性連接即可。本揭露不限於此。

參照圖73及圖74，在一些實施例中，在圖71及圖72A 中所繪示的結構上形成介電層158以覆蓋導電圖案178。介電層158可被稱為具有高平坦度及高平整度的鈍化層(其對於隨後形成的層/元件(例如，濾色器、微透鏡及/或類似物)而言是有益的)。圖21及圖22中已闡述介電層158的細節，且因此為簡單起見，本文中不再對其予以贅述。參照圖75，在一些實施例中，在主動區AR內在介電層158上及隔離結構GS’之上設置濾光層180(包括多個濾色器182、184及186)及多個微透鏡190。圖23中已闡述濾光層180及微透鏡190的細節，且因此為簡單起見，本文中不再對其予以贅述。在一些實施例中，可執行如以上在圖24中描述的先前闡述的製造製程，以獲得圖75中所繪示的(半導體)影像感測器裝置5000a。利用隔離結構GS’，為感光裝置PD提供更佳的隔離，因此改善影像感測器10的效能。另外，影像感測器裝置5000a的總體厚度(在方向Z上)進一步減小。

在一些替代性實施例中，可省略導電圖案178，參見圖76所示(半導體)影像感測器裝置5000b。由於溝渠OP6、OP9及開口OP7、OP8在空間上彼此連通，因此導電柵格168與導電結構176以電性連接及物理連接的方式連接。利用此種配置，在不降低隔離結構GS’的隔離能力的條件下，影像感測器裝置(例如，5000b)的總體厚度進一步減小。

在以上實施例的剖視圖中，儘管溝渠OP1及/或開口OP2、OP3、OP4、OP5、OP8、OP10被示出為具有垂直且平坦的側壁，然而溝渠OP1及/或開口OP2、OP3、OP4、OP5、OP8、OP10可獨立地具有傾斜且平坦的側壁。另一方面，在以上實施例的剖視圖中，儘管溝渠OP6、OP9及/或開口OP7被示出為具有傾斜且平坦的側壁，然而溝渠OP6、OP9及/或開口OP7可獨立地具有垂直且平坦的側壁。本揭露不限於此。

圖77呈現方法6000的流程圖，方法6000可用於形成包括於根據本揭露的半導體影像感測器裝置中的影像感測器。方法6000以動作6002開始，提供基底，其中在基底的第一側處設置有內連線、在基底中沿第一側設置有多個介電隔離部以及在基底中沿第一側設置有具有感光裝置的多個畫素。圖6所示剖視圖提供實例。

動作6004是在基底中沿基底的第二側形成多個溝渠。圖7所示剖視圖提供實例。

動作6006是在溝渠中形成第一介電結構。圖9所示剖視圖提供實例。

動作6008是在溝渠中形成導電柵格，以形成具有第一介電結構及導電柵格的隔離結構。圖11所示剖視圖提供實例。

動作6010是在基底中的溝渠的一側旁邊且在介電隔離部之上沿所述第二側形成多個開口。圖13所示剖視圖提供實例。

動作6012是在開口中形成第二介電結構。圖15所示剖視圖及圖29所示剖視圖提供各種實例。

動作6014是形成穿透開口中的第二介電結構以及介電隔離部的多個貫通開孔。圖17所示剖視圖及圖31所示剖視圖提供各種實例。

動作6016是在開口及貫通開孔中形成與內連線接觸的多個導電結構。圖19所示剖視圖及圖33所示剖視圖提供各種實例。

動作6018是在基底之上在畫素之上形成多個濾色器。圖23所示剖視圖及圖38所示剖視圖提供各種實例。

動作6020是設置上覆於濾色器之上的多個微透鏡。圖23所示剖視圖及圖38所示剖視圖提供各種實例。

圖78呈現方法7000的流程圖，方法7000可用於形成包括於根據本揭露的半導體影像感測器裝置中的影像感測器。方法7000以動作7002開始，提供基底，其中在基底的第一側處設置有內連線、在基底中沿第一側設置有多個經摻雜隔離部以及在基底中沿第一側設置有具有感光裝置的多個畫素。圖43所示剖視圖提供實例。

動作7004是在基底中沿基底的第二側形成多個溝渠。圖45所示剖視圖提供實例。

動作7006是在溝渠中形成第一介電結構。圖45所示剖視圖提供實例。

動作7008是在溝渠中形成導電柵格，以形成具有第一介電結構及導電柵格的隔離結構。圖45所示剖視圖提供實例。

動作7010是在基底中的溝渠的一側旁邊且在經摻雜隔離部之上沿所述第二側形成多個開口。圖47所示剖視圖提供實例。

動作7012是在開口中形成第二介電結構。圖49所示剖視圖提供實例。

動作7014是形成穿透開口中的第二介電結構且暴露出經摻雜隔離部的多個貫通開孔，其中經摻雜隔離部與內連線接觸。圖49所示剖視圖提供實例。

動作7016是在開口及貫通開孔中形成與經摻雜隔離部接觸的多個導電結構。圖49所示剖視圖提供實例。

動作7018是在基底之上在畫素之上形成多個濾色器。圖49所示剖視圖提供實例。

動作7020是設置上覆於濾色器之上的多個微透鏡。圖49所示剖視圖提供實例。

圖79呈現方法8000的流程圖，方法8000可用於形成包括於根據本揭露的半導體影像感測器裝置中的影像感測器。方法8000以動作8002開始，提供基底，其中在基底的第一側處設置有內連線、在基底中沿第一側設置有多個經摻雜隔離部以及在基底中沿第一側設置有具有感光裝置的多個畫素。圖63所示剖視圖提供實例。

動作8004是在基底中沿基底的第二側形成多個溝渠及多個開口，所述多個開口暴露出經摻雜隔離部。圖65所示剖視圖提供實例。

動作8006是在溝渠中形成第一介電結構且在開口中形成第二介電結構。圖67所示剖視圖提供實例。

動作8008是形成穿透開口中的第二介電結構且暴露出經摻雜隔離部的多個貫通開孔，其中經摻雜隔離部與內連線接觸。圖69所示剖視圖提供實例。

動作8010是在溝渠中形成導電柵格以形成具有第一介電結構及導電柵格的隔離結構，且在開口及貫通開孔中形成與經摻雜隔離部接觸的多個導電結構。圖71所示剖視圖提供實例。

動作8012是在基底之上在畫素之上形成多個濾色器。圖75所示剖視圖提供實例。

動作8014是設置上覆於濾色器之上的多個微透鏡。圖75所示剖視圖提供實例。

儘管圖77至圖79所示方法6000、7000及8000在本文中被示出及闡述為一系列動作或事件，然而應理解，此種動作或事件的所示次序不應以限制意義來解釋。舉例而言，一些動作可以不同的次序發生及/或與除本文中所示出及/或所闡述的動作或事件以外的其他動作或事件同時發生。此外，可能並不需要所有所示出的動作來實施本文中的說明的一或多個態樣或實施例，且本文中所繪示的動作中的一或多者可在一或多個單獨的動作及/或階段中施行。

根據一些實施例，一種影像感測器包括畫素及隔離結構。所述畫素包括感光區及在所述感光區旁邊的電路系統區。所述隔離結構位於所述畫素之上，其中所述隔離結構包括導電柵格及覆蓋所述導電柵格的側壁的介電結構，且所述隔離結構環繞所述感光區的周邊區。

在一些實施例中，在所述的影像感測器中，所述隔離結構與所述電路系統區交疊，且所述隔離結構與所述畫素電性隔離。在一些實施例中，在所述的影像感測器中，所述介電結構更覆蓋所述導電柵格的底表面。在一些實施例中，在所述的影像感測器中，所述導電柵格的材料包括金屬或金屬合金。在一些實施例中，所述的影像感測器更包括：基底，具有主動區及在所述主動區旁邊的周邊區，其中所述畫素及所述隔離結構位於所述基底中的所述主動區內；以及導電結構，位於所述基底中的所述周邊區內，其中所述導電柵格電性連接至所述導電結構。在一些實施例中，在所述的影像感測器中，所述導電柵格藉由所述介電結構與所述基底分離。在一些實施例中，在所述的影像感測器中，所述導電柵格的材料與所述導電結構的材料相同。在一些實施例中，在所述的影像感測器中，所述導電柵格與所述導電結構是一體的。在一些實施例中，所述的影像感測器更包括：導電圖案，在所述基底上位於所述周邊區內，其中所述導電柵格藉由所述導電圖案電性連接至所述導電結構。在一些實施例中，在所述的影像感測器中，所述導電結構的材料與所述導電圖案的材料相同。在一些實施例中，在所述的影像感測器中，所述導電柵格的材料與所述導電結構的所述材料相同。在一些實施例中，在所述的影像感測器中，所述導電柵格、所述導電圖案及所述導電結構是一體的。在一些實施例中，在所述的影像感測器中，所述導電柵格呈共形層形式或呈固體塊狀形式。

根據一些實施例，一種半導體裝置包括基底、內連線、光二極體陣列、隔離結構及多個導電結構。所述基底具有第一側及與所述第一側相對的第二側。所述內連線位於所述第一側上。所述光二極體陣列在所述基底中設置於所述基底的主動區內且電性連接至所述內連線。所述隔離結構在所述主動區內自所述基底的所述第二側延伸至位於所述基底中的位置，其中所述光二極體陣列由所述隔離結構環繞且與所述隔離結構間隔開，且所述隔離結構包括導電柵格。所述多個導電結構在所述基底中設置於所述基底的周邊區內且電性連接至所述內連線，其中所述導電柵格透過所述多個導電結構電性連接至所述內連線且與所述光二極體陣列電性隔離。

在一些實施例中，在所述的半導體裝置中，部分的所述隔離結構沿垂直於所述基底與所述內連線的堆疊方向的方向在所述基底中的所述主動區內位於所述光二極體陣列中的兩個相鄰光二極體之間。在一些實施例中，所述的半導體裝置更包括：多個第一隔離部，在所述基底中位於所述第一側處且與所述內連線電性隔離，其中所述多個導電結構穿透過所述多個第一隔離部以電性連接至所述內連線；或者多個第二隔離部，在所述基底中位於所述第一側處且電性連接至所述內連線，其中所述多個導電結構與所述多個第二隔離部接觸以電性連接至所述內連線，其中所述多個第二隔離部包括多個經摻雜區。

根據一些實施例，一種製造影像感測器的方法包括以下步驟：在基底中於所述基底的第一側處形成畫素，所述畫素包括感光區及在所述感光區旁邊的電路系統區；在與所述第一側相對的所述基底的第二側處使所述基底凹陷，以在所述電路系統區之上且環繞所述感光區形成柵格網孔空腔；在所述柵格網孔空腔中設置第一介電結構；在所述柵格網孔空腔中的所述第一介電結構上形成導電柵格，以形成包括所述第一介電結構及所述導電柵格的隔離結構；在所述基底的所述第二側處使所述基底凹陷，以形成靠近所述柵格網孔空腔的一側的多個開口；在所述多個開口中設置第二介電結構；在所述多個開口中的所述第二介電結構上形成多個導電結構，其中所述多個導電結構電性連接至所述隔離結構的所述導電柵格，且所述隔離結構與所述畫素電性隔離。

在一些實施例中，在所述的方法中，所述柵格網孔空腔與所述多個開口是同時形成，且所述柵格網孔空腔與所述多個開口在空間上連通，所述第一介電結構與所述第二介電結構是同時形成，且所述導電柵格與所述多個導電結構是同時形成。在一些實施例中，所述的方法更包括：在所述基底上於所述第一側處形成內連線；在所述基底中於所述第一側處形成多個介電隔離部；以及對所述多個介電隔離部進行圖案化以形成多個貫通開孔，所述多個貫通開孔在空間上連通至所述多個開口，其中所述多個導電結構被形成為更延伸至所述多個貫通開孔中以對所述內連線與所述導電柵格進行電性連接。在一些實施例中，所述的方法更包括：在所述基底上於所述第一側處形成內連線；以及在所述基底中於所述第一側處形成多個經摻雜隔離部，其中所述多個開口被形成為暴露出所述多個經摻雜隔離部的表面，且所述多個導電結構被形成為與所述多個經摻雜隔離部接觸以透過所述多個經摻雜隔離部對所述內連線與所述導電柵格進行電性連接。

前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

100:半導體基底

102a:第一經摻雜區

104a:第二經摻雜區

106:光二極體

110:第二隔離部

120:內連線

122、150、152、154、156、158:介電層

124:導線

126:通孔/接觸件

160:導電特徵/導電柵格

162:導電特徵

170:導電特徵/導電結構

170a:第一部分

170b:第二部分

174:導電特徵/導電圖案

182:紅色濾色器/濾色器

184:綠色濾色器/濾色器

186:藍色濾色器/濾色器

190:微透鏡

1000a:影像感測器裝置/半導體影像感測器裝置

AR:主動區

HA:電洞積聚

L:入射光

Nb:負偏壓

OP2、OP3、OP4:開口

PD:感光裝置

PR:周邊區

S100b:底表面

S100t、S120t:頂表面

S124:表面

S156i、S170i:內側壁

S170o:外側壁

Z:方向

Claims

一種影像感測器，包括：畫素，包括感光區及在所述感光區旁邊的電路系統區；隔離結構，環繞所述感光區的周邊區，其中所述隔離結構包括：導電柵格；以及介電結構，覆蓋所述導電柵格的側壁；導電結構，位於所述隔離結構的一側；以及導電圖案，位於所述隔離結構與所述導電結構之上，其中所述導電圖案的一側直接接觸所述導電柵格與所述導電結構。
如請求項1所述的影像感測器，更包括：基底，具有主動區及在所述主動區旁邊的周邊區，其中所述畫素位於所述基底中的所述主動區內，所述隔離結構位於所述基底中的所述主動區並延伸至所述周邊區內，且所述導電結構位於所述基底中的所述周邊區內，其中所述導電柵格電性連接至所述導電結構。
如請求項2所述的影像感測器，其中：所述導電圖案位在所述基底上位於所述周邊區內，且所述導電柵格藉由所述導電圖案電性連接至所述導電結構。
一種半導體裝置，包括：基底，具有第一側及與所述第一側相對的第二側；內連線，位於所述第一側上；光二極體陣列，在所述基底中設置於所述基底的主動區內且電性連接至所述內連線；隔離結構，在所述主動區內自所述基底的所述第二側延伸至位於所述基底中的位置，其中所述光二極體陣列由所述隔離結構環繞且與所述隔離結構間隔開，且所述隔離結構包括導電柵格；多個導電結構，在所述基底中設置於所述基底的周邊區內且電性連接至所述內連線，其中所述導電柵格藉由所述多個導電結構電性連接至所述內連線且與所述光二極體陣列電性隔離；以及至少一個導電圖案，位於所述隔離結構與所述多個導電結構中的至少一者之上，其中所述至少一個導電圖案的一側直接接觸所述導電柵格與所述多個導電結構中的所述至少一者。
如請求項4所述的半導體裝置，其中部分的所述隔離結構沿垂直於所述基底與所述內連線的堆疊方向的方向在所述基底中的所述主動區內位於所述光二極體陣列中的兩個相鄰光二極體之間。
如請求項4所述的半導體裝置，更包括：多個第一隔離部，在所述基底中位於所述第一側處且與所述內連線電性隔離，其中所述多個導電結構穿透過所述多個第一隔離部以電性連接至所述內連線；或者多個第二隔離部，在所述基底中位於所述第一側處且電性連接至所述內連線，其中所述多個導電結構與所述多個第二隔離部接觸以電性連接至所述內連線，其中所述多個第二隔離部包括多個經摻雜區。
一種製造影像感測器的方法，包括：在基底中於所述基底的第一側處形成畫素，所述畫素包括感光區及在所述感光區旁邊的電路系統區；在與所述第一側相對的所述基底的第二側處使所述基底凹陷，以在所述電路系統區之上且環繞所述感光區形成柵格網孔空腔；在所述柵格網孔空腔中設置第一介電結構；在所述柵格網孔空腔中的所述第一介電結構上形成導電柵格，以形成包括所述第一介電結構及所述導電柵格的隔離結構；在所述基底的所述第二側處使所述基底凹陷，以形成靠近柵格網孔空腔的一側的多個開口；在所述多個開口中設置第二介電結構；在所述多個開口中的所述第二介電結構上形成多個導電結構，其中所述多個導電結構電性連接至所述隔離結構的所述導電柵格，且所述隔離結構與所述畫素電性隔離；以及在所述導電柵格與所述多個導電結構中的至少一者之上形成至少一個導電圖案，其中所述至少一個導電圖案的一側直接接觸所述導電柵格與所述多個導電結構中的所述至少一者。
如請求項7所述的方法，其中所述柵格網孔空腔與所述多個開口是同時形成，且所述柵格網孔空腔與所述多個開口在空間上連通，所述第一介電結構與所述第二介電結構是同時形成，且所述導電柵格與所述多個導電結構是同時形成。
如請求項7所述的方法，更包括：在所述基底上於所述第一側處形成內連線；在所述基底中於所述第一側處形成多個介電隔離部；以及對所述多個介電隔離部進行圖案化以形成多個貫通開孔，所述多個貫通開孔在空間上連通至所述多個開口，其中所述多個導電結構被形成為更延伸至所述多個貫通開孔中以對所述內連線與所述導電柵格進行電性連接。
如請求項7所述的方法，更包括：在所述基底上於所述第一側處形成內連線；以及在所述基底中於所述第一側處形成多個經摻雜隔離部，其中所述多個開口被形成為暴露出所述多個經摻雜隔離部的表面，且所述多個導電結構被形成為與所述多個經摻雜隔離部接觸以透過所述多個經摻雜隔離部對所述內連線與所述導電柵格進行電性連接。