[go: up one dir, main page]

TW202101596A - 半導體結構的形成方法 - Google Patents

半導體結構的形成方法 Download PDF

Info

Publication number
TW202101596A
TW202101596A TW109108310A TW109108310A TW202101596A TW 202101596 A TW202101596 A TW 202101596A TW 109108310 A TW109108310 A TW 109108310A TW 109108310 A TW109108310 A TW 109108310A TW 202101596 A TW202101596 A TW 202101596A
Authority
TW
Taiwan
Prior art keywords
bottom anti
layer
etching
reflective coating
forming
Prior art date
Application number
TW109108310A
Other languages
English (en)
Other versions
TWI752436B (zh
Inventor
陳昭瑄
黃淵聖
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202101596A publication Critical patent/TW202101596A/zh
Application granted granted Critical
Publication of TWI752436B publication Critical patent/TWI752436B/zh

Links

Images

Classifications

    • H10P50/242—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10P50/696—
    • H10P76/4085—
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2051—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source
    • G03F7/2059—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source using a scanning corpuscular radiation beam, e.g. an electron beam
    • G03F7/2063—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source using a scanning corpuscular radiation beam, e.g. an electron beam for the production of exposure masks or reticles
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10P14/683—
    • H10P50/692—
    • H10P50/695—
    • H10P50/71—
    • H10P50/73—
    • H10P76/2041—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明實施例提供一種半導體結構的形成方法，包括於圖案化光阻上形成聚合物層。聚合物層延伸至圖案化光阻中的開口之中。蝕刻聚合物層以露出圖案化光阻。蝕刻聚合物層與頂部的底抗反射塗層以圖案化頂部的底抗反射塗層，其中圖案化光阻作為蝕刻遮罩。以頂部的底抗反射塗層作為蝕刻遮罩蝕刻下方層。

Description

半導體結構的形成方法
本發明實施例是關於一種半導體結構的形成方法，特別是關於一種鰭狀場效電晶體的形成方法。
隨著積體電路持續微縮化，部件如金屬線、溝槽、介電區等隨之變得更小。此微縮化因達到光學微影（photolithography）製程的極限而遭遇瓶頸。例如，使用193nm浸潤式（immersion）圖案化製程形成週期式溝槽（periodic trench）時，溝槽的最小寬度約為50nm。儘管這樣的小尺寸對於一些現有的積體電路已足夠，但對於形成更小的積體電路仍過大。
本發明實施例提供一種半導體結構的形成方法，包括：於目標層之上形成四層蝕刻遮罩，其中四層蝕刻遮罩包括：第一底抗反射塗層；硬遮罩，位於第一底抗反射塗層之上；第二底抗反射塗層，位於硬遮罩之上；以及光阻，位於第二底抗反射塗層之上；圖案化光阻以形成開口，其中於開口露出第二底抗反射塗層的頂表面，且頂表面為第二底抗反射塗層的第一部分與第二部分；於光阻上形成聚合物層，其中聚合物層包括：上部，直接位於光阻之上；以及下部，延伸至開口中以接觸第二底抗反射塗層的第一部分之頂表面；蝕刻聚合物層與第二底抗反射塗層，其中於蝕刻步驟中移除第二底抗反射塗層的第一部分，而於蝕刻步驟後留下第二底抗反射塗層的第二部分；以第二底抗反射塗層作為蝕刻遮罩，蝕刻硬遮罩；蝕刻第一底抗反射塗層；以及蝕刻目標層。
本發明實施例提供一種半導體結構的形成方法，包括：於圖案化光阻上形成聚合物層，其中聚合物層延伸至圖案化光阻中的開口之中；蝕刻聚合物層以露出圖案化光阻；蝕刻聚合物層與頂部的底抗反射塗層以圖案化頂部的底抗反射塗層，其中圖案化光阻作為蝕刻遮罩；以及以頂部的底抗反射塗層作為蝕刻遮罩，蝕刻下方層。
本發明實施例提供一種半導體結構的形成方法包括：於目標層之上形成四層蝕刻遮罩，其中四層蝕刻遮罩包括：第一底抗反射塗層；硬遮罩，位於第一底抗反射塗層之上；第二底抗反射塗層，位於硬遮罩之上；以及光阻，位於第二底抗反射塗層之上；以及以圖案化光阻作為蝕刻遮罩的一部分，蝕刻第二底抗反射塗層、硬遮罩與第一底抗反射塗層，其中於蝕刻步驟後，第二底抗反射塗層中形成了兩開口，第二底抗反射塗層的剩餘部份分離兩開口，且兩開口與第二底抗反射塗層的剩餘部分的組合具有寬度，實質上與光阻中的開口之對應寬度相同。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「下方的」、「在……之下」、「下部」、「上方的」、「上部」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據各種實施例，提供採用四層（tetra-layer）蝕刻遮罩的圖案化製程。根據一些實施例，說明蝕刻製程中的中間階段並討論一些實施例的變化。在各種圖式與例示性實施例中，類似的參考數字用以標示類似的元件。根據本發明的一些例示性實施例，利用四層蝕刻遮罩形成相鄰的鰭狀場效電晶體，使溝槽圖案分裂為兩個較窄的溝槽圖案，鰭狀場效電晶體的鰭片彼此緊緊相鄰。因此，可減少圖案超過一半的尺寸以及∕或節距（pitch）。
實施例就特定背景（即使用四層蝕刻遮罩的圖案化製程）而描述，且特別是就形成金屬閘極與鰭狀場效電晶體的鰭片切割製程及形成介電層中導電部件之背景而描述。所討論實施例的概念也可應用於結構及其他結構的製程，如形成溝槽及蝕刻金屬、半導體以及∕或介電部件，但並非以此為限。在此討論的實施例是為了提供範例使本發明實施例的標的（subject matter）得以據以實施，且本發明所屬技術領域具有通常知識者應能理解在不同實施例的預期範圍內可作許多修正。儘管所討論的方法實施例是以特定順序進行，但可以任何邏輯順序進行其他方法實施例。
第1至7、8A、8B、9、10A、10B、10C及11至17圖是根據一些實施例，繪示出鰭狀場效電晶體在製程中間階段的透視圖、平面圖與剖面圖。相對應的步驟也繪示於第29圖的流程圖中。
第1圖中，提供基板20。基板20可為半導體基板，如塊狀半導體基板、絕緣體上覆半導體（semiconductor-on-insulator, SOI）基板或類似基板，可為摻雜（例如使用p型或n型摻質）或未摻雜。半導體基板20可為晶圓10（如矽晶圓）的一部分。一般而言，絕緣體上覆半導體基板為形成於絕緣層上的一層半導體材料。例如，絕緣層可為埋入氧化（buried oxide, BOX）層、氧化矽層或類似層。於基板上提供絕緣層，基板一般為矽或玻璃基板。也可使用其他基板如多層或梯度（gradient）基板。在一些實施例中，半導體基板20的半導體材料可包括：矽、鍺；化合物半導體，包括碳化矽（silicon carbide）、砷化鎵（gallium arsenide）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）以及∕或銻化銦（indium antimonide）；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及∕或GaInAsP；或前述之組合。
再次參照第1圖，於基板20中形成井區（well region）22，如第29圖的流程圖300中的步驟302所示。根據本發明的一些實施例，井區22為p型井區，是透過佈植p型雜質（impurity）至基板20中所形成，p型雜質可為硼、銦或類似物。根據本發明的一些實施例，井區22為n型井區，是透過佈植n型雜質至基板20中所形成，n型雜質可為磷、砷、銻或類似物。所製得的井區22可延伸至基板20的頂表面。n型或p型雜質濃度可等於或小於1018 cm-3 ，例如介於約1017 cm-3 至約1018 cm-3 的範圍。
第1圖繪示出裝置區100與裝置區200，第一鰭狀場效電晶體將形成於裝置區100中，而第二鰭狀場效電晶體將形成於裝置區200中。每個裝置區100與裝置區200可為p型鰭狀場效電晶體區或n型鰭狀場效電晶體區。根據本發明的一些替代實施例，裝置區100為n型鰭狀場效電晶體區，而裝置區200為p型鰭狀場效電晶體區。或者，裝置區100為p型鰭狀場效電晶體區，而裝置區200為n型鰭狀場效電晶體區。在討論的範例中，裝置區100與200分別為n型鰭狀場效電晶體區與p型鰭狀場效電晶體區，然而其他鰭狀場效電晶體的組合也可納入考量。
參照第2圖，形成隔離區24，其從基板20的頂表面延伸至基板20之中。隔離區24於此後也可稱為淺溝槽隔離（shallow trench isolation, STI）區。個別步驟如第29圖的流程圖300中的步驟304所示。基板20在相鄰的淺溝槽隔離區24之間的部分稱為半導體帶（strip）26。於半導體基板20上形成並接著圖案化墊（pad）氧化層28與硬遮罩層30，以形成淺溝槽隔離區24。墊氧化層28可為氧化矽所形成的薄膜。根據本發明的一些實施例，於熱氧化（thermal oxidation）製程中形成墊氧化層28，熱氧化製程中氧化了半導體基板20的頂表面層。墊氧化層28作為半導體基板20與硬遮罩層30間的黏著層（adhesion layer）。根據本發明的一些實施例，硬遮罩層30由氮化矽所形成，可利用如低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）製程形成硬遮罩層30。根據本發明的一些實施例，可利用矽的熱氮化或電漿增強化學氣相沉積（plasma enhanced CVD, PECVD）製程形成硬遮罩層30。於硬遮罩層30上形成並接著圖案化光阻（未繪示）。接著，使用圖案化光阻作為蝕刻遮罩，圖案化硬遮罩層30以形成硬遮罩30，如第2圖中所繪示。
接著，以圖案化硬遮罩層30作為蝕刻遮罩，蝕刻墊氧化層28與基板20，並接著使用介電材料填充基板20中所製得的溝槽。進行平坦化製程如化學機械研磨（chemical mechanical polish, CMP）製程或機械研磨（mechanical grinding）製程以移除介電材料過多的部分，而介電材料的剩餘部分為淺溝槽隔離區24。淺溝槽隔離區24可包括襯底介電質（liner dielectric）（未繪示），可為熱氧化基板20表面層所形成的熱氧化物。襯底介電質也可為沉積的氧化矽層、氮化矽層或類似膜層，可利用如原子層沉積（atomic layer deposition）製程、高密度電漿化學氣相沉積製程（high density plasma CVD, HDPCVD）或化學氣相沉積製程形成襯底介電質。淺溝槽隔離區24也可包括襯底氧化物（liner oxide）之上的介電材料，其中可利用如可流動式化學氣相沉積（flowable CVD, FCVD）製程、旋轉塗佈（spin-on coating）製程或類似製程形成襯底氧化物之上的介電材料。根據一些實施例，襯底介電質之上的介電材料可包括氧化矽。
硬遮罩30的頂表面與淺溝槽隔離區24的頂表面彼此可實質上位於相同水平。半導體帶26位於相鄰的淺溝槽隔離區24之間。根據本發明的一些實施例，半導體帶26為部分的初始基板20，因此，半導體帶26的材料與基板20的材料相同。根據本發明的一些實施例，半導體帶26為替換條帶（replacement strip），透過蝕刻基板20位於淺溝槽隔離區24間的部分以形成凹口（recess），並進行磊晶（epitaxy）製程於凹口中重新生成另一半導體材料，因而形成替換條帶。因此，形成半導體帶26的半導體材料與基板20的材料不同。根據一些實施例，半導體帶26是由矽鍺、矽碳或III-V族化合物半導體材料所形成。
參照第3圖，凹蝕淺溝槽隔離區24，使半導體帶26的頂部突出高於淺溝槽隔離區24的剩餘部分之頂表面24A以形成突出（protruding）鰭片36。裝置區100中的突出鰭片也稱為突出鰭片36A，而裝置區200中的突出鰭片也稱為突出鰭片36B。個別步驟如第29圖的流程圖300中的步驟306所示。可利用乾式蝕刻製程進行蝕刻，其中使用如HF3 與NH3 作為蝕刻氣體。蝕刻製程期間會產生電漿，也可包括氬氣。根據本發明的一些替代實施例，利用濕式蝕刻製程凹蝕淺溝槽隔離區24。蝕刻化學物質可包括如HF。
在上述的實施例中，可利用任何合適的方法圖案化鰭片。例如，可利用一或多種光學微影製程圖案化鰭片，光學微影製程包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光學微影與自對準（self-aligned）製程，使得所產生的圖案相較於使用單一、直接的光學微影製程之圖案具有如較小的節距。例如，在一實施例中，於基板之上形成犧牲（sacrificial）層並利用光學微影製程圖案化。利用自對準製程沿著圖案化犧牲層形成間隔物（spacer）。接著移除犧牲層，且接著可使用剩餘的間隔物或心軸（mandrel）圖案化鰭片。
參照第4圖，形成閒置（dummy）閘極堆疊38，其位於（突出）鰭片36的頂表面與側壁上延伸。個別步驟如第29圖的流程圖300中的步驟308所示。閒置閘極堆疊38可包括閒置閘極介電質40與位於閒置閘極介電質40之上的閒置閘極電極42。閒置閘極介電質40可由氧化矽所形成。可使用如多晶矽（polysilicon）或其他材料形成閒置閘極電極42。每個閒置閘極堆疊38也可包括閒置閘極電極42之上的一（或複數個）硬遮罩層44。硬遮罩層44可由氮化矽、氧化矽、碳氮化矽或前述之多層所形成。閒置閘極堆疊38可橫跨複數個突出鰭片36與淺溝槽隔離區24之上。閒置閘極堆疊38也具有縱向方向，其垂直於突出鰭片36的縱向方向。
接著，於閒置閘極堆疊38的側壁上形成閘極間隔物46。個別步驟也如第29圖的流程圖300中的步驟308所示。根據本發明的一些實施例，閘極間隔物46由介電材料所形成，介電材料如氮化矽、碳氮化矽或類似物，且閘極間隔物46可具有單一層結構或包括複數個介電層的多層結構。
接著進行蝕刻製程蝕刻突出鰭片36並未被閒置閘極堆疊38與閘極件隔物46覆蓋的部分，以產生如第5圖中所繪示的結構。個別步驟如第29圖的流程圖300中的步驟310所示。凹蝕的步驟可為非等向性（anisotropic），因此鰭片36直接位於閒置閘極堆疊38與閘極間隔物46下方的部分受到保護而不被蝕刻。根據一些實施例，可凹蝕半導體帶26，而凹蝕的半導體帶26的頂表面可低於淺溝槽隔離區24的頂表面24A，凹口50因此形成。凹口50包括位於閒置閘極堆疊38相對側的部分，以及位於突出鰭片36剩餘部分之間的部分。
接著，於凹口50中選擇性生成（透過磊晶製程）合適的半導體材料，以形成磊晶區（源極∕汲極區）154與254而產生如第6圖中所繪示的結構。個別步驟如第29圖的流程圖300中的步驟312所示。根據本發明的一些實施例，形成磊晶區154與254的步驟是在各自的磊晶製程中進行，而細節並未於此討論。在裝置區100為n型鰭狀場效電晶體區而裝置區200為p型鰭狀場效電晶體區的例示性實施例中，進行磊晶製程於原位（in-situ）摻雜n型雜質至磊晶區154，且進行磊晶製程於原位摻雜p型雜質至磊晶區254。例如，磷化矽（SiP）或碳磷化矽（SiCP）可生成為磊晶區154，而硼化矽鍺（SiGeB）或硼化矽（SiB）可生成為磊晶區254。利用磊晶區154與254填充凹口50，且磊晶區154以及∕或254進一步的磊晶生成造成各自的磊晶區水平地擴張，晶面（facet）可因此形成。磊晶區進一步的生成也可造成鄰近磊晶區（如區域254）彼此相互合併，可因此產生空隙（void，空氣間隙，如256）。根據本發明的一些實施例，形成磊晶區（如254）的步驟可止於磊晶區154以及∕或254的頂表面仍為波狀（wavy）或合併的磊晶區154以及∕或254之頂表面已為平面時。
磊晶製程後，可進一步地使用p型或n型雜質佈植磊晶區154以及∕或254，以形成源極與汲極區，源極與汲極區也標示為154與254。根據本發明的替代實施例，在磊晶製程中使用n型與p型雜質於原位分別摻雜磊晶區154與254時，省略佈植步驟。
第7圖繪示出形成接觸蝕刻停止層（contact etch stop layer CESL）58與層間介電質（inter-layer dielectric）60後結構的透視圖。個別步驟如第29圖的流程圖300中的步驟314所示。接觸蝕刻停止層58可由氧化矽、氮化矽、碳氮化矽或類似物所形成，且可利用化學氣相沉積、原子層沉積或類似製程形成接觸蝕刻停止層58。層間介電質60可包括介電材料，利用如可流動式化學氣相沉積、旋轉塗佈、化學氣相沉積或類似製程所形成。層間介電質60可由含氧介電材料所形成，其可為氧化矽基材料如四乙氧基矽烷（tetra ethyl ortho silicate, TEOS）、磷矽酸鹽玻璃（phospho-silicate glass, PSG）、硼矽酸鹽玻璃（boro-silicate glass, BSG）、硼磷矽酸鹽玻璃（boron-doped phospho-silicate glass, BPSG）或類似物。可進行平坦化製程如化學機械研磨製程或機械研磨製程，使層間介電質60、閒置閘極堆疊38與閘極間隔物46的頂表面位於相同水平。
接著，蝕刻包括硬遮罩層44、閒置閘極電極42與閒置閘極介電質40的閒置閘極堆疊38，以形成閘極間隔物46間的溝槽62，如第8A圖中所繪示。個別步驟如第29圖的流程圖300中的步驟316所示。突出鰭片36的一些部分之頂表面與側壁於溝槽62露出。第8B圖繪示出第8A圖中的參考剖面8B-8B。
第9、10A、10B、10C以及11至14圖繪示出形成替換閘極堆疊的示意圖。參照第9圖，形成閘極介電質68。個別步驟如第29圖的流程圖300中的步驟318所示。根據本發明的一些實施例，閘極介電質68包括作為其下部分的介面（interfacial）層64。介面層64形成於突出鰭片36露出的表面上。介面層64可包括氧化層如氧化矽層，利用熱氧化突出鰭片36、化學氧化製程或沉積製程所形成。閘極介電質68也可包括高介電常數介電層66，其形成於介面層64之上。高介電常數介電層66包括高介電常數介電材料如氧化鉿（hafnium oxide）、氧化鑭（lanthanum oxide）、氧化鋁（aluminum oxide）、氧化鋯（zirconium oxide）或類似物。高介電常數介電材料的介電常數（k值）大於3.9，可大於7.0，且一般高為21.0或為更高之數值。高介電常數介電層66位於介面層64上方且可接觸介面層64。形成高介電常數介電層66為順應層（conformal layer），並於突出鰭片36的側壁上與閘極間隔物46的頂表面及側壁上延伸。根據本發明的一些實施例，利用原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、分子束沉積（molecular-beam deposition）或類似製程形成高介電常數介電層66。
根據一些實施例，於高介電常數介電層66之上可形成黏著層（adhesion layer，也可為擴散阻障層（diffusion barrier layer，未繪示）。黏著層可由氮化鈦（TiN）或氮化鈦矽（titanium silicon nitride, TSN）所形成。
下功函數層（work function layer）70與上功函數層72形成於黏著層與閘極介電質68之上。個別步驟如第29圖的流程圖300中的步驟320所示。功函數層72也稱為目標層或目標區域，因其為後續製程中被圖案化的目標。根據本發明的一些實施例，功函數層70為適合形成n型鰭狀場效電晶體的n功函數層，並具有低功函數（例如低於約4.5eV），而功函數層72為適合形成p型鰭狀場效電晶體的p功函數層，並具有高功函數（例如高於約4.6eV）。根據本發明的一些實施例，功函數層70可包括鈦鋁（TiAl）層，而功函數層72可包括氮化鉭層、氮化鉭之上的氮化鈦層以及可包括或可不包括氮化鈦層之上的鈦鋁層。應能理解功函數層70與72包括不同材料的情況也可納入考量。
再次參照第9圖，形成四層蝕刻遮罩74，其可用於後續功函數層72的圖案化。個別步驟如第29圖的流程圖300中的步驟322所示。四層蝕刻遮罩74包括底抗反射塗層（bottom anti-reflective coating, BARC）74A、硬遮罩74B、底抗反射塗層74C與光阻74D，也分別稱為蝕刻遮罩74的第一層、第二層、第三層與第四層。根據本發明的一些實施例，底抗反射塗層74A與74C由交聯（cross-linked）光阻所形成。硬遮罩74B可由氧化物（例如金屬氧化物）、氮化物（例如金屬氮化物）或類似物所形成。例如，硬遮罩74B可由氧化鋁、氮化鈦或類似物所形成。底抗反射塗層74A的厚度可在約100nm至約200nm的範圍。底抗反射塗層74A可完全填充溝槽62（第8A圖），且底抗反射塗層74A的頂表面高於層間介電層60的頂表面60A（第9圖）。硬遮罩74B的厚度可在約10nm至約20nm的範圍。底抗反射塗層74C的厚度可在約20nm至約40nm的範圍。圖案化光阻74D以形成開口75。根據一些實施例，光阻74D的圖案化包括曝光製程與顯影（development）製程。開口75的寬度W1可接近或等於使用對應的微影製程所達到的最小寬度。取決於微影技術，寬度W1可在約50nm至約100nm的範圍。例如，利用採用193nm光線的浸潤式圖案化製程圖案化光阻74D時，寬度W1可約為50nm。根據一些實施例，一或多個突出鰭片36A及一或多個鰭出鰭片36B可直接位於開口75下方。
再次參照第9圖，沉積聚合物層（polymer layer）76，可利用順應性（conformal）沉積方法如化學氣相沉積、電漿增強化學氣相沉積、電漿增強原子層沉積或類似方法形成聚合物層76。個別步驟如第29圖的流程圖300中的步驟324所示。形成聚合物層76為順應層，其垂直部分的厚度T1與水平部分的厚度T2實質上相同，例如，小於約20%的差異。厚度T1與T2可在約10nm至約25nm的範圍，聚合物層76可由元素包括碳（C）、氫（H）、氮（N）、硼（B）、氯（Cl）及類似物所形成，但並非以此為限。例如，聚合物層76可包括Cx Hy 、Cx Hy CN、NC(CH2 )x CN、Cx Hy NH2 、 CHy N2 H3 、Bx Ny 、Bx Cly （x與y為整數）或前述之組合。
用於聚合物層76的前驅物（precursor）可包括CH4 、N2 、BCl3 或前述之組合。氦氣可作為稀釋（dilute）氣體，並在沉積聚合物層76時有助於電漿點燃（ignition）及穩定電漿。在形成聚合物層76的範例沉積製程中，沉積時間在約10秒至40秒的範圍，各自的反應腔（chamber）中之壓力在約2mtorr至約15mtorr的範圍，功率在約400watts至約700watts的範圍，CH4 的流速在約10sccm至約50sccm的範圍，且He的流速在約20sccm至約300sccm的範圍。
第28圖繪示出產生聚合物層76（包括Cx Hy ）時使用CH4 作為製程氣體的化學反應。如第28圖中所繪示，CH4 分子由電子（e- ）接收能量而產生CH3 及H離子、CH2 及H2 、CH、H離子及H2 以及∕或碳離子及H2 。這些離子、分子、自由基（radical）等反應形成Cx Hy 聚合物。
根據本發明的一些實施例，前驅物包括CH4 與N2 ，而He可作為稀釋氣體且有助於點燃與穩定電漿。所製得的聚合物層76可包括Bx Ny 、Bx Cly 以及∕或前述之組合。
接著，蝕刻聚合物層76與底抗反射塗層74C以於底抗反射塗層74中形成開口77（第10A圖），期間使用光阻74D作為蝕刻遮罩。個別步驟如第29圖的流程圖300中的步驟326所示。在蝕刻製程中，並無蝕刻遮罩形成於聚合物層76之上並延伸至開口75中。在蝕刻製程中，蝕刻聚合物層76直接位於光阻74D之上的部分，直到露出光阻74D，其接著作為蝕刻遮罩以保護下方部分的底抗反射塗層74C。在蝕刻製程中，蝕刻聚合物層76的水平部分76A1比蝕刻水平部分76A2快，水平部分76A1位於開口75的底部並接近光阻74D的側壁，而水平部分76A2位於開口75的底部並接近開口75的中央。聚合物層76的水平部分76A1也被蝕刻。因此，在完全蝕刻聚合物部分76A1後，下方部分的底抗反射塗層74C被蝕刻，而聚合物部分76A2仍保有一些部分，如第10A圖中所繪示。控制蝕刻的時間而使得在蝕刻穿越部分的底抗反射塗層74C時，仍留下底抗反射塗層74C直接位於聚合物部分76A2下方的部分74C2。光阻74D也仍保有一些底部部分。再者，蝕刻停止時，完全移除了聚合物層76，抑或是可留下一些部份76A2，如第10A圖中的虛線所繪示。敘述中，底抗反射塗層74C的剩餘部分稱為部份74C1（直接位於光阻74D下方）與部份74C2（直接位於開口75之下）。底抗反射塗層74C中的開口77隔離底抗反射塗層部份74C1與底抗反射塗層部份74C2。
第10B與10C圖是根據一些實施例，繪示出開口75及77與下方部件的平面圖，下方部件包括源極∕汲極區154及254、閘極間隔物46與突出鰭片36A及36B。第10B圖是根據一些實施例，繪示出第10A圖中結構的平面圖，其中底抗反射塗層部份74C2繪示為島狀，被開口77圍繞並與底抗反射塗層部份74C1間隔開。突出鰭片36B被底抗反射塗層部份74C2所覆蓋，而突出鰭片36A通過底抗反射塗層74C而露出。
第10C圖是根據替代實施例，繪示出第10A圖中結構的上視圖，其中底抗反射塗層部份74C2的相對端部連接至底抗反射塗層部份74C1。開口77形成為兩個各自的條帶，各被底抗反射塗層74C的剩餘部分所圍繞。
在相同蝕刻製程或各自製程中可進行聚合物層76與底抗反射塗層74C的蝕刻。根據本發明的一些實施例，蝕刻氣體包括N2 與H2 基氣體與選自下列群組的額外氣體：CH4 、O2 、He、HBr、Ar、Cl2 與前述之組合。蝕刻製程的持續時間可在約20秒至約50秒的範圍。蝕刻腔中的壓力可在約5mtorr至約15mtorr的範圍。CH4 的流速可在約5sccm至約50sccm的範圍。N2 流速與H2 流速的流速比可在約1:10至約1:1的範圍。
再次參照第10A圖，調整聚合物層76的厚度T1與T2（第9圖）可調諧底抗反射塗層部份74C2的寬度W2及開口77的寬度W3。例如，聚合物層76的厚度增加時（藉由延長沉積時間），底抗反射塗層74C2的寬度W2會增加，而溝槽77的寬度W3會減少。相反地，聚合物層76的厚度T1與T2減少時（藉由減少沉積時間），底抗反射塗層74C2的寬度W2會減少，而溝槽77的寬度W3會增加。
調整聚合物層76的蝕刻製程參數也可調諧底抗反射塗層部份74C2的寬度W2及開口77的寬度W3。例如，蝕刻時間增加時，底抗反射塗層部份74C2的寬度W2會減少，而溝槽77的寬度W3會增加。相反地，蝕刻時間減少時，底抗反射塗層74C2的寬度W2會增加，而溝槽77的寬度W3會減少。此外，其他蝕刻參數如功率也會影響輪廓（profile）與寬度W2及W3，可調整蝕刻參數以達到預期的寬度W2及W3。
根據本發明的一些實施例，可減少溝槽77的寬度W3至約20nm至約40nm的範圍，而使寬度W3小於一半的原寬度，且寬度W3可介於初始溝槽（第10圖）寬度W1約25%至約40%的範圍。寬度W2可介於寬度W1約20%至約50%的範圍。
接著使用圖案化底抗反射塗層74C作為蝕刻遮罩，蝕刻下方的硬遮罩74B。個別步驟如第29圖的流程圖300中的步驟328所示。蝕刻硬遮罩74B前，可移除光阻74D的剩餘部分，或可將其作為蝕刻遮罩的一部分。蝕刻後，可移除光阻74D的剩餘部分與底抗反射塗層74C，而產生如第11圖中的結構。根據硬遮罩74B包括氧化鋁的一些實施例，蝕刻氣體可包括氯基氣體如BCl3 ∕Cl2 及額外氣體，選自於下列群組：He、CH4 、HBr、Ar與前述之組合。
在後續製程中，如第12圖中所繪示，蝕刻製程中以圖案化硬遮罩74B作為蝕刻遮罩圖案化底抗反射塗層74A。個別步驟如第29圖的流程圖300中的步驟330所示。根據本發明的一些實施例，底抗反射塗層74A的蝕刻氣體可包括N­2 與H2 基氣體與額外的氣體，選自於下列群組：CH4 、O2 、He、HBr、Ar與前述之組合。蝕刻底抗反射塗層74C、硬遮罩74B與底抗反射塗層74A使用的功率與其他蝕刻條件可彼此不同。
接著，在裝置區100中，通過底抗反射塗層74A中的開口78蝕刻上功函數層72而露出下方的功函數層70。在裝置區200中，上功函數層72被硬遮罩74B與底抗反射塗層74A所保護。個別步驟如第29圖的流程圖300中的步驟332所示。選擇蝕刻氣體或化學溶液進行蝕刻，所選的蝕刻氣體或化學溶液會攻擊功函數層72而不攻擊功函數層70。蝕刻後，移除硬遮罩74B與底抗反射塗層74A，所製得結構如第13圖中所繪示，其中於裝置區100中露出功函數層70，而於裝置區200中露出功函數層72。
參照第14圖，形成堆疊導電層80。個別步驟如第29圖的流程圖300中的步驟334所示。導電層80可包括金屬蓋層（capping layer）與金屬蓋層之上的導電間隙填充層。例如，金屬蓋層可由TiN所形成，而導電間隙填充層可包括鈷、鎢或類似物。形成導電間隙填充層後，可進行平坦化製程移除沉積層過多的部份。所製得結構中，堆疊層80與下方的功函數層70之組合形成裝置區100中鰭狀場效電晶體82A部份的閘極電極83A。堆疊層80與下方的功函數層70及72之組合形成裝置區100中鰭狀場效電晶體82B部份的閘極電極83B。根據本發明的一些實施例，功函數層70為n功函數層，鰭狀場效電晶體82A為n型鰭狀場效電晶體，而功函數層72為p功函數層，鰭狀場效電晶體82B為p型鰭狀場效電晶體。在所示範例中，鰭狀場效電晶體82A與82B的閘極電極互連，可用以形成電路如反流器（inverter）。
第15圖繪示出鰭狀場效電晶體82A與82B的透視圖。第16圖是根據一些實施例，繪示出形成硬遮罩84的示意圖。形成硬遮罩84的步驟可包括：進行蝕刻製程凹蝕閘極堆疊83A與83B（為金屬閘極），以於間隔物46間形成凹口；以介電材料填充凹口；以及接著進行平坦化製程移除介電材料過多的部份。硬遮罩84可由氮化矽、氮氧化矽、碳氮氧化矽或類似物所形成。根據一些實施例，可形成閘極堆疊（包括83A與83B）為長條帶，接著將其切割分開。例如，閘極堆疊83與84可屬於相同閘極條帶，可蝕刻閘極堆疊83A與83B間一部份的閘極條帶以形成開口，接著使用介電材料填充各自的開口以形成介電隔離區，其電性分離閘極堆疊83A與83B。硬遮罩84可於形成介電隔離區之前或之後形成。根據替代實施例，並未形成硬遮罩（84）。
第17圖繪示出形成源極∕汲極接觸插塞（plug）86與矽化物區88的示意圖。也形成閘極接觸插塞87，穿越各個硬遮罩84的一部份以接觸閘極電極83A與83B（第14圖）。製程細節不再此重複。
第18至22圖是根據本發明的一些實施例，繪示出在鰭片切割製程的中間階段之剖面圖。除非另外說明，這些實施例中元件的材料及形成製程與類似元件的材料與形成製程實質上相同，類似元件標示如前述第1至7、8A、8B、9、10A、10B、10C及11至17圖的例示性實施例中之類似參考數字。第18至22圖（且第23至27圖）中所繪示關於形成製程的細節及元件的材料可因此見於前述圖式中實施例的討論中。
此些實施例的初始步驟與第1至3圖中所繪示的實質上相同。第18圖繪示出第3圖中結構的剖面圖，並加上四層蝕刻遮罩74。四層蝕刻遮罩74包括底抗反射塗層74A、硬遮罩74B、底抗反射塗層74C與圖案化光阻74D。於圖案化光阻74D中形成開口75。沉積聚合物層76。四層蝕刻遮罩74與聚合物層76的材料、尺寸及形成製程等之細節可參照第9圖中的實施例。開口75直接位於突出鰭片36B與突出鰭片36A之上，突出鰭片36A位於突出鰭片36B的相對側。
接著蝕刻聚合物層76與底抗反射塗層74C，所製得的底抗反射塗層部份74C1與74C2繪示於第19圖中。接著，以圖案化底抗反射塗層74C作為蝕刻遮罩蝕刻硬遮罩74B，所製得圖案化硬遮罩74B如第20圖中所繪示。接著以圖案化硬遮罩74B作為蝕刻遮罩圖案化底抗反射塗層74A以露出下方的突出鰭片36A，而突出鰭片36B被底抗反射塗層74A所保護。露出的突出鰭片36A也稱為目標層或目標區。接著於蝕刻製程中切割突出鰭片36A而產生如第21圖中所繪示的結構。接著，如第22圖中所繪示，可移除底抗反射塗層74A與硬遮罩74B。在後續製程中，可進行如第4至7、8A、8B、9、10A、10B、10C及11至17圖中所繪示的一些或所有製程以形成鰭狀場效電晶體。
第23至27圖繪示出鑲嵌製程中的中間階段，形成彼此緊密相鄰的導電部件如金屬線。第23圖中，介電層92（於本實施例中也為目標層或目標區）形成於基底（base）結構90之上。基底結構90可包括半導體基板與裝置如電晶體、介電層、金屬線或半導體基板之上的類似裝置。介電層92可由氧化矽、氮化矽、低介電常數介電材料或類似物所形成。四層蝕刻遮罩74形成於介電層92之上，四層蝕刻遮罩74包括底抗反射塗層74A、硬遮罩74B、底抗反射塗層74C與圖案化光阻74D。接著沉積聚合物層76。四層蝕刻遮罩74與聚合物層76的材料、尺寸及形成製程之細節可參照第9圖中的實施例。
接著蝕刻聚合物層76與底抗反射塗層74C，所製得的底抗反射塗層74C1與74C2如第24圖中所繪示。接著，以圖案化底抗反射塗層74C作為蝕刻遮罩蝕刻硬遮罩74B，所製得圖案化硬遮罩74B如第25圖中所繪示。接著以圖案化硬遮罩74B作為蝕刻遮罩圖案化底抗反射塗層74A以露出下方的介電層92。接著，如第26圖中所繪示，於蝕刻製程中蝕刻介電層92，產生形成於介電層92中的開口94。接著可移除底抗反射塗層74A與硬遮罩74B。可填充導電材料至開口94中以形成導電部件96（第27圖），其可包括擴散阻障層96A與金屬區96B。擴散阻障層96A可由鈦、氮化鈦、鉭、氮化鉭或類似物所形成。金屬區96B可由銅或銅合金所形成。
本發明實施例具有一些有益的特徵。透過使用不同部份的底抗反射塗層間的蝕刻速率差異，且進一步地透過調整製程參數及沉積額外的聚合物層，所形成部件的寬度與節距可減少超過一半。本發明的實施例可應用於任何圖案化製程中，其採用四層蝕刻遮罩，使得所形成部件的寬度與節距可減少至低於微影製程之極限。例如，蝕刻形成金屬線的介電層、蝕刻形成窄淺溝槽隔離區的半導體基板、蝕刻形成介電線的介電層或類似步驟可採用本發明的實施例。
根據本發明的一些實施例，半導體結構的形成方法包括：於目標層之上形成四層蝕刻遮罩，其中四層蝕刻遮罩包括：第一底抗反射塗層；硬遮罩，位於第一底抗反射塗層之上；第二底抗反射塗層，位於硬遮罩之上；以及光阻，位於第二底抗反射塗層之上；圖案化光阻以形成開口，其中於開口露出第二底抗反射塗層的頂表面，且頂表面為第二底抗反射塗層的第一部分與第二部分；於光阻上形成聚合物層，其中聚合物層包括：上部，直接位於光阻之上；以及下部，延伸至開口中以接觸第二底抗反射塗層的第一部分之頂表面；蝕刻聚合物層與第二底抗反射塗層，其中於蝕刻步驟中移除第二底抗反射塗層的第一部分，而於蝕刻步驟後留下第二底抗反射塗層的第二部分；以第二底抗反射塗層作為蝕刻遮罩，蝕刻硬遮罩；蝕刻第一底抗反射塗層；以及蝕刻目標層。在一實施例中，形成聚合物層的步驟包括形成順應層。在一實施例中，蝕刻第二底抗反射塗層的步驟後，第二底抗反射塗層更包括第三部分圍繞第二部分，且第二部分與第二底抗反射塗層的第三部分之相對側壁間隔開。在一實施例中，第二部分與第二底抗反射塗層的第三部分完全分離開。在一實施例中，第二部分具有相對端部連接至第二底抗反射塗層的第三部分。在一實施例中，開口具有第一寬度，而第二部分具有第二寬度，其介於第一寬度約25%至約40%間的範圍。在一實施例中，蝕刻目標層的步驟包括蝕刻電晶體的閘極電極之功函數層。在一實施例中，蝕刻目標層的步驟包括蝕刻半導體鰭片。在一實施例中，蝕刻目標層的步驟包括蝕刻介電層以形成開口，且半導體結構的形成方法更包括形成導電部件以填充開口。
根據本發明的一些實施例，半導體結構的形成方法包括：於圖案化光阻上形成聚合物層，其中聚合物層延伸至圖案化光阻中的開口之中；蝕刻聚合物層以露出圖案化光阻；蝕刻聚合物層與頂部的底抗反射塗層以圖案化頂部的底抗反射塗層，其中圖案化光阻作為蝕刻遮罩；以及以頂部的底抗反射塗層作為蝕刻遮罩，蝕刻下方層。在一實施例中，蝕刻下方層的步驟包括：蝕刻頂部的底抗反射塗層下方的硬遮罩；以及蝕刻硬遮罩下方的底部的底抗反射塗層。在一實施例中，聚合物層包括第一部分與第二部分，第一部分位於圖案化光阻之上，而第二部分位於開口中並接觸頂部的底抗反射塗層。在一實施例中，聚合物層的第一部分與第二部分具有實質上相同的深度。在一實施例中，聚合物層包括選自於下列群組之一元素：碳、氫、氮、硼、氯及前述之組合。在一實施例中，使用N2 、H2 與CH4 蝕刻聚合物層與頂部的底抗反射塗層。
根據本發明的一些實施例，半導體結構的形成方法包括：於目標層之上形成四層蝕刻遮罩，其中四層蝕刻遮罩包括：第一底抗反射塗層；硬遮罩，位於第一底抗反射塗層之上；第二底抗反射塗層，位於硬遮罩之上；以及光阻，位於第二底抗反射塗層之上；以及以圖案化光阻作為蝕刻遮罩的一部分，蝕刻第二底抗反射塗層、硬遮罩與第一底抗反射塗層，其中於蝕刻步驟後，第二底抗反射塗層中形成了兩開口，第二底抗反射塗層的剩餘部份分離兩開口，且兩開口與第二底抗反射塗層的剩餘部分的組合具有寬度，實質上與光阻中的開口之對應寬度相同。在一實施例中，移除第二底抗反射塗層的兩部分以形成兩開口，且於蝕刻第二底抗反射塗層前，第二底抗反射塗層的兩部分及第二底抗反射塗層的剩餘部分與光阻中的開口重疊。在一實施例中，半導體結構的形成方法更包括：於光阻與第二底抗反射塗層之上形成聚合物層並接觸光阻與第二底抗反射塗層；以及蝕刻聚合物層。在一實施例中，不經由在聚合物層上形成蝕刻遮罩而蝕刻聚合物層。在一實施例中，聚合物層為順應層。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
8B-8B:剖線 10:晶圓 20:半導體基板 22:井區 24:淺溝槽隔離區 24A:頂表面 26:半導體帶 28:墊氧化層 30, 44:硬遮罩層 36, 36A, 36B:突出鰭片 38:閒置閘極堆疊 40:閒置閘極介電質 42:閒置閘極電極 46:閘極間隔物 50:凹口 58:接觸蝕刻停止層 60:層間介電質 60A, 62:溝槽 64:介面層 66:高介電常數介電層 68:閘極介電質 70:下功函數層 72:上功函數層 74:四層蝕刻遮罩 74A, 74C:底抗反射塗層 74B, 84:硬遮罩 74C1, 74C2:底抗反射塗層部份 74D:光阻 75, 77, 78, 94:開口 76:聚合物層 76A1, 76A2:聚合物層部份 80:導電層 82A, 82B:鰭狀場效電晶體 83A, 83B:閘極堆疊 86:源極∕汲極接觸插塞 87:閘極接觸插塞 88:矽化物區 90:基底結構 92:介電層 96:導電部件 96A:擴散阻障層 96B:金屬區 100, 200:裝置區 154, 254:磊晶區、源極∕汲極區 256:空隙 300:流程圖 302, 304, 306, 308, 310, 312, 314, 316, 318, 320, 322, 324, 326, 328, 330, 332, 334:步驟 T1, T2:厚度 W1, W2, W3:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1至7、8A、8B、9、10A、10B、10C及11至17圖是根據一些實施例，繪示出鰭狀場效電晶體（fin field-effect transistor, FinFET）在製程中間階段的透視圖、平面圖與剖面圖。 第18至22圖是根據一些實施例，繪示出鰭片切割製程的中間階段之剖面圖。 第23至27圖是根據一些實施例，繪示出介電層中的導電部件在製程中間階段的剖面圖。 第28圖是根據一些實施例，繪示出沉積聚合物層的化學反應。 第29圖是根據一些實施例，繪示出形成鰭狀場效電晶體的流程圖。
300:流程圖
302,304,306,308,310,312,314,316,318,320,322,324,326,328,330,332,334:步驟

Claims (20)

  1. 一種半導體結構的形成方法，包括： 於一目標層之上形成一四層（tetra-layer）蝕刻遮罩，其中該四層蝕刻遮罩包括： 一第一底抗反射塗層（bottom anti-reflective coating, BARC）； 一硬遮罩，位於該第一底抗反射塗層之上； 一第二底抗反射塗層，位於該硬遮罩之上；以及 一光阻，位於該第二底抗反射塗層之上； 圖案化該光阻以形成一開口，其中於該開口露出該第二底抗反射塗層的一頂表面，且該頂表面為該第二底抗反射塗層的一第一部分與一第二部分； 於該光阻上形成一聚合物層（polymer layer），其中該聚合物層包括：一上部，直接位於該光阻之上；以及一下部，延伸至該開口中以接觸該第二底抗反射塗層的該第一部分之該頂表面； 蝕刻該聚合物層與該第二底抗反射塗層，其中於該蝕刻步驟中移除該第二底抗反射塗層的該第一部分，而於該蝕刻步驟後留下該第二底抗反射塗層的該第二部分； 以該第二底抗反射塗層作為一蝕刻遮罩，蝕刻該硬遮罩； 蝕刻該第一底抗反射塗層；以及 蝕刻該目標層。
  2. 如請求項1所述之半導體結構的形成方法，其中形成該聚合物層的步驟包括形成一順應層（conformal layer）。
  3. 如請求項1所述之半導體結構的形成方法，其中蝕刻該第二底抗反射塗層的步驟後，該第二底抗反射塗層更包括一第三部分圍繞該第二部分，且該第二部分與該第二底抗反射塗層的該第三部分之相對側壁間隔開。
  4. 如請求項3所述之半導體結構的形成方法，其中該第二部分與該第二底抗反射塗層的該第三部分完全分離。
  5. 如請求項3所述之半導體結構的形成方法，其中該第二部分具有相對端部連接至該第二底抗反射塗層的該第三部分。
  6. 如請求項1所述之半導體結構的形成方法，其中該開口具有一第一寬度，而該第二部分具有一第二寬度，其介於該第一寬度約25%至約40%間的範圍。
  7. 如請求項1所述之半導體結構的形成方法，其中蝕刻該目標層的步驟包括蝕刻一電晶體的一閘極電極之一功函數層（work-function layer）。
  8. 如請求項1所述之半導體結構的形成方法，其中蝕刻該目標層的步驟包括蝕刻一半導體鰭片（fin）。
  9. 如請求項1所述之半導體結構的形成方法，其中蝕刻該目標層的步驟包括蝕刻一介電層以形成一開口，且所述之半導體結構的形成方法更包括形成一導電部件以填充該開口。
  10. 一種半導體結構的形成方法，包括： 於一圖案化光阻上形成一聚合物層，其中該聚合物層延伸至該圖案化光阻中的一開口之中； 蝕刻該聚合物層以露出該圖案化光阻； 蝕刻該聚合物層與一頂部的底抗反射塗層以圖案化該頂部的底抗反射塗層，其中該圖案化光阻作為一蝕刻遮罩；以及 以該頂部的底抗反射塗層作為一蝕刻遮罩，蝕刻一下方層。
  11. 如請求項10所述之半導體結構的形成方法，其中蝕刻該下方層的步驟包括： 蝕刻該頂部的底抗反射塗層下方的一硬遮罩；以及 蝕刻該硬遮罩下方的一底部的底抗反射塗層。
  12. 如請求項10所述之半導體結構的形成方法，其中該聚合物層包括一第一部分與一第二部分，該第一部分位於該圖案化光阻之上，而該第二部分位於該開口中並接觸該頂部的底抗反射塗層。
  13. 如請求項12所述之半導體結構的形成方法，其中該聚合物層的該第一部分與該第二部分具有實質上相同的深度。
  14. 如請求項10所述之半導體結構的形成方法，其中該聚合物層包括選自於下列群組之一元素：碳、氫、氮、硼、氯及前述之組合。
  15. 如請求項10所述之半導體結構的形成方法，其中使用N2 、H2 與CH4 蝕刻該聚合物層與該頂部的底抗反射塗層。
  16. 一種半導體結構的形成方法，包括： 於一目標層之上形成一四層蝕刻遮罩，其中該四層蝕刻遮罩包括： 一第一底抗反射塗層； 一硬遮罩，位於該第一底抗反射塗層之上； 一第二底抗反射塗層，位於該硬遮罩之上；以及 一光阻，位於該第二底抗反射塗層之上； 圖案化該光阻以形成一開口；以及 以該圖案化光阻作為一蝕刻遮罩的一部分，蝕刻該第二底抗反射塗層、該硬遮罩與該第一底抗反射塗層，其中於該蝕刻步驟後，該第二底抗反射塗層中形成了兩開口，該第二底抗反射塗層的一剩餘部份分離該兩開口，且該兩開口與該第二底抗反射塗層的該剩餘部分的組合具有一寬度，實質上與該光阻中的該開口之一對應寬度相同。
  17. 如請求項16所述之半導體結構的形成方法，其中移除該第二底抗反射塗層的兩部分以形成該兩開口，且於蝕刻該第二底抗反射塗層前，該第二底抗反射塗層的該兩部分及該第二底抗反射塗層的該剩餘部分與該光阻中的該開口重疊。
  18. 如請求項16所述之半導體結構的形成方法，更包括： 於該光阻與該第二底抗反射塗層之上形成一聚合物層並接觸該光阻與該第二底抗反射塗層；以及 蝕刻該聚合物層。
  19. 如請求項18所述之半導體結構的形成方法，其中不經由在該聚合物層上形成一蝕刻遮罩而蝕刻該聚合物層。
  20. 如請求項18所述之半導體結構的形成方法，其中該聚合物層為一順應層。
TW109108310A 2019-03-15 2020-03-13 半導體結構的形成方法 TWI752436B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/354,364 US10811270B2 (en) 2019-03-15 2019-03-15 Ultra narrow trench patterning using plasma etching
US16/354,364 2019-03-15

Publications (2)

Publication Number Publication Date
TW202101596A true TW202101596A (zh) 2021-01-01
TWI752436B TWI752436B (zh) 2022-01-11

Family

ID=72241039

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109108310A TWI752436B (zh) 2019-03-15 2020-03-13 半導體結構的形成方法

Country Status (5)

Country Link
US (3) US10811270B2 (zh)
KR (1) KR102247656B1 (zh)
CN (1) CN111696859B (zh)
DE (1) DE102019118621B4 (zh)
TW (1) TWI752436B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795002B (zh) * 2021-02-18 2023-03-01 台灣積體電路製造股份有限公司 半導體元件的形成方法
TWI814409B (zh) * 2022-05-30 2023-09-01 華邦電子股份有限公司 半導體結構的形成方法
TWI817469B (zh) * 2022-02-11 2023-10-01 南亞科技股份有限公司 具有能量可移除間隙子之半導體元件結構的製備方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515847B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming vias and method for forming contacts in vias
US10811270B2 (en) 2019-03-15 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning using plasma etching
CN113467188B (zh) * 2020-03-30 2022-05-13 长鑫存储技术有限公司 半导体结构及其制备方法
KR102786868B1 (ko) * 2021-03-04 2025-03-28 주식회사 히타치하이테크 반도체 장치 제조 방법 및 플라스마 처리 방법
US12417945B2 (en) * 2022-02-14 2025-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contact features of semiconductor device and method of forming same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858621A (en) * 1997-01-22 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer silylation process using anti-reflective-coatings (ARC) for making distortion-free submicrometer photoresist patterns
JP2003007691A (ja) * 2001-06-27 2003-01-10 Seiko Epson Corp エッチング装置、エッチング方法及び半導体装置の製造方法
US6797610B1 (en) 2002-12-11 2004-09-28 International Business Machines Corporation Sublithographic patterning using microtrenching
US7807064B2 (en) * 2007-03-21 2010-10-05 Applied Materials, Inc. Halogen-free amorphous carbon mask etch having high selectivity to photoresist
JP4891962B2 (ja) * 2008-09-17 2012-03-07 株式会社東芝 半導体装置の製造方法
JP5218214B2 (ja) * 2009-03-31 2013-06-26 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20110083978A (ko) * 2010-01-15 2011-07-21 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8409456B2 (en) * 2011-04-20 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization method for high wafer topography
KR20130005185A (ko) * 2011-07-05 2013-01-15 에스케이하이닉스 주식회사 미세 홀 배열 및 미세 전극 배열 형성 방법
US9213234B2 (en) 2012-06-01 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensitive material and method of lithography
US9256133B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
US9028915B2 (en) 2012-09-04 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a photoresist layer
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9012132B2 (en) 2013-01-02 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Coating material and method for photolithography
US9223220B2 (en) 2013-03-12 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photo resist baking in lithography process
US9146469B2 (en) 2013-03-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US9153478B2 (en) * 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9236446B2 (en) * 2014-03-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Barc-assisted process for planar recessing or removing of variable-height layers
US9425094B2 (en) * 2014-12-26 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd Mechanisms for forming semiconductor device structure with feature opening
US9536759B2 (en) 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd Baking apparatus and method
US9761488B2 (en) 2015-07-17 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cleaning via of interconnect structure of semiconductor device structure
US10162265B2 (en) * 2015-12-09 2018-12-25 Rohm And Haas Electronic Materials Llc Pattern treatment methods
US11333968B2 (en) 2017-02-22 2022-05-17 Tokyo Electron Limited Method for reducing lithography defects and pattern transfer
CN108666274B (zh) * 2017-03-31 2020-10-27 联华电子股份有限公司 半导体存储装置的形成方法
US11003074B2 (en) 2017-05-01 2021-05-11 Rohm And Haas Electronic Materials Llc Pattern formation methods and photoresist pattern overcoat compositions
US11257672B2 (en) * 2018-05-14 2022-02-22 Globalfoundries U.S. Inc. Semiconductor devices including active regions in RAM areas with deposition determined pitch
US10811270B2 (en) * 2019-03-15 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning using plasma etching

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795002B (zh) * 2021-02-18 2023-03-01 台灣積體電路製造股份有限公司 半導體元件的形成方法
US11830736B2 (en) 2021-02-18 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer photo etching mask including organic and inorganic materials
US12272553B2 (en) 2021-02-18 2025-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer photo etching mask including organic and inorganic materials
TWI817469B (zh) * 2022-02-11 2023-10-01 南亞科技股份有限公司 具有能量可移除間隙子之半導體元件結構的製備方法
US12406855B2 (en) 2022-02-11 2025-09-02 Nanya Technology Corporation Method for preparing semiconductor device structure with energy removable spacers
TWI814409B (zh) * 2022-05-30 2023-09-01 華邦電子股份有限公司 半導體結構的形成方法

Also Published As

Publication number Publication date
US10811270B2 (en) 2020-10-20
US20200294809A1 (en) 2020-09-17
DE102019118621A1 (de) 2020-09-17
KR20200110598A (ko) 2020-09-24
KR102247656B1 (ko) 2021-05-06
CN111696859A (zh) 2020-09-22
CN111696859B (zh) 2023-04-25
TWI752436B (zh) 2022-01-11
US20220285165A1 (en) 2022-09-08
US11894237B2 (en) 2024-02-06
US20210035810A1 (en) 2021-02-04
DE102019118621B4 (de) 2025-03-13
US11348800B2 (en) 2022-05-31

Similar Documents

Publication Publication Date Title
TWI715317B (zh) 半導體裝置的製造方法及半導體裝置
TWI752436B (zh) 半導體結構的形成方法
TWI787773B (zh) 積體電路結構及形成半導體元件的方法
TWI828962B (zh) 半導體裝置及其形成方法
TW201946121A (zh) 半導體裝置的形成方法
TW202242971A (zh) 積體電路結構之製造方法
CN111863620A (zh) 集成电路器件及其制造方法
TW202213539A (zh) 製造半導體裝置的方法和半導體裝置
TWI751611B (zh) 積體電路裝置及其製造方法
CN113257898B (zh) 偶极设计高k栅极电介质及其形成方法
TW202201558A (zh) 製造半導體裝置的方法
TW202137289A (zh) 半導體裝置及其形成方法
TW201916120A (zh) 鰭式場效電晶體裝置的製造方法
TW202042292A (zh) 半導體裝置及其形成方法
TWI807706B (zh) 半導體裝置及其製造方法
TWI762191B (zh) 半導體裝置的製造方法
TW202021043A (zh) 半導體元件及其形成方法
TW202129722A (zh) 半導體裝置的形成方法
TWI824500B (zh) 半導體結構及其形成方法
TWI785590B (zh) 積體電路裝置及其製造方法
TWI795002B (zh) 半導體元件的形成方法
TW202213537A (zh) 積體電路結構及其製造方法
TW202145368A (zh) 半導體裝置的形成方法
TWI854531B (zh) 半導體裝置及其製造方法
TW202331934A (zh) 半導體裝置結構之形成方法