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TW202038316A - 半導體裝置及其形成方法 - Google Patents

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TW202038316A
TW202038316A TW108143342A TW108143342A TW202038316A TW 202038316 A TW202038316 A TW 202038316A TW 108143342 A TW108143342 A TW 108143342A TW 108143342 A TW108143342 A TW 108143342A TW 202038316 A TW202038316 A TW 202038316A
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drain
layer
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semiconductor material
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丁姮彣
宋學昌
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例揭示了一種具有改善的源極/汲極區域輪廓的半導體裝置以及其形成方法。在一實施例中，此方法包含蝕刻半導體鰭片以形成第一凹槽；以及形成源極/汲極區域，其包含在第一凹槽中磊晶生長第一半導體材料且第一半導體材料為矽；於第一半導體材料上磊晶生長第二半導體材料且第二半導體材料包含矽鍺；以及於第二半導體材料上磊晶生長第三半導體材料且第三半導體材料具有60-80原子%的鍺濃度，第三半導體材料的鍺濃度大於第二半導體材料的鍺濃度。

Description

半導體裝置及其形成方法
本發明實施例係關於半導體技術，且特別關於一種改善源極/汲極區域的輪廓及其形成方法。
半導體裝置被用於各種電子應用中，例如，個人電腦、手機、數位相機和其他電子設備。通常藉由以下方式製造半導體裝置：在半導體基底上依序沉積絕緣或介電層、導電層和半導體層的材料，並使用微影圖案化各種材料層以在其上形成電路組件和元件。
藉由不斷減小最小部件尺寸，半導體工業繼續改善各種電子組件(例如，電晶體、二極管、電阻、電容等)的積體密度，這允許將更多的組件整合到預定區域中。然而，隨著最小部件尺寸的減小，出現了應解決的其他問題。
本發明實施例提供了一種半導體裝置的形成方法，包括：蝕刻半導體鰭片，以形成第一凹槽；形成源極/汲極區域於第一凹槽中，其中形成源極/汲極區域的步驟包括：磊晶成長具有第一厚度的第一半導體材料於第一凹槽中，其中第一半導體材料為矽；磊晶成長具有第二厚度的第二半導體材料於第一半導體材料上，第二半導體材料包括矽鍺；以及磊晶成長第三半導體材料於第二半導體材料上，第三半導體材料具有第三厚度，其中第三厚度對第一厚度的比例大於5，其中第三厚度對第二厚度的比例大於0.6，以及其中第三半導體材料具有從60到80原子%的鍺濃度，第三半導體材料的鍺濃度大於第二半導體材料的鍺濃度。
本發明實施例提供了一種半導體裝置，包括：鰭片，從基板延伸；閘極堆疊，於鰭片上；源極/汲極區域，於鄰近於閘極堆疊的鰭片中，源極/汲極區域包括：第一源極/汲極材料，具有小於5nm的厚度，其中第一源極/汲極材料為矽；第二源極/汲極材料，於第一源極/汲極材料上，第二源極/汲極材料具有20-60原子%的鍺濃度且具有小於30nm的厚度；以及第三源極/汲極材料，於第二源極/汲極材料上，第三源極/汲極材料具有60-80原子%的鍺濃度且具有大於20nm的厚度。
本發明實施例提供了一種半導體裝置的形成方法，包括：蝕刻鰭片，以形成第一開口，鰭片從基板延伸；形成源極/汲極區域於第一開口中，其中形成源極/汲極區域的步驟包括：在5 Torr-50 Torr的壓力下磊晶成長第一半導體材料於第一開口中，第一半導體材料具有大於1x1020 原子/cm3 的摻質離子濃度；在5 Torr-50 Torr的壓力下磊晶成長第二半導體材料於第一半導體材料上，第二半導體材料具有大於5x1020 原子/cm3 的摻質離子濃度；以及在大於20 Torr的壓力下磊晶成長第三半導體材料於第二半導體材料上，第三半導體材料具有大於6x1020 原子/cm3 的摻質離子濃度；形成層間介電質於源極/汲極區域上；藉由蝕刻層間介電質形成第二開口，其暴露源極/汲極區域；形成源極/汲極接觸件延伸穿過第二開口以接觸源極/汲極區域。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。此外，當用「約」，「近似」等描述數字或數字範圍時，該用語旨在包括在合理範圍內的數字，包括所描述的數字，例如所述數量的+/-10％或本領域技術人員理解的其他值。例如，術語「約5nm」包括4.5nm至5.5nm的尺寸範圍。
各個實施例提供了用於形成具有減少的源極/汲極電阻(Rsd )、減少的接觸電阻(Rcsd )、減少的通道電阻(Rch )，減少的重疊電阻(overlap resistance，Rov )以及改善的裝置性能的源極/汲極區域的製程。可以藉由在半導體鰭片中形成的凹槽中磊晶生長第一源極/汲極層，在第一源極/汲極層上磊晶生長第二源極/汲極層，以及在第二源極/汲極層上磊晶生長第三源極/汲極來形成源極/汲極區域。
具有高摻質向外擴散的材料可以用於第一源極/汲極層，這可以減少重疊電阻(Rov )。例如，第一源極/汲極層可以由摻雜硼的矽形成，前述摻雜硼的矽具有大於1×1020 原子/cm3 的硼摻質濃度。具有低電阻率並具施加高應變的材料可以用於第三源極/汲極層，這可以減少源極/汲極電阻(Rsd )、接觸電阻(Rcsd )和通道電阻(Rch )。例如，第三源極/汲極層可以由摻雜硼的矽鍺形成，前述摻雜硼的矽鍺具有鍺濃度為約60%-約80%，且硼濃度大於約6×1020 原子/cm3 或大於約8×1020 原子/cm3 。第二源極/汲極層可以是在第一源極/汲極層和第三源極/汲極層之間的緩衝層。第二源極/汲極層可以由摻雜硼的矽鍺形成，前述摻雜硼的矽鍺具有鍺濃度為約20%-約60%，且硼濃度大於約5×1020 原子/cm3 。
藉由減少第一源極/汲極層與第二源極/汲極層的厚度/體積並增加第三源極/汲極層的厚度/體積，可以進一步減少源極/汲極區域的總電阻，並且可以進一步改善裝置性能。例如，第一源極/汲極層的厚度可以為約1nm-約10nm，第二源極/汲極層的厚度可以小於約30nm或小於約25nm，並且第三源極/汲極層的厚度可以大於約20nm。
第1圖係根據一些實施例繪示出示例的FinFET的三維視圖。鰭式場效電晶體(Fin Field-effect transistor，FinFET)包括在基板50(例如，半導體基板)上的鰭片52。淺溝槽隔離(shallow trench isolation，STI)區域56設置在基板50中，且鰭片52在相鄰的STI區域56的上方和之間突出。儘管描述/繪示出的STI區域56與基板50分隔，但是如本文所使用的「基板」可以是僅為基板50或包括STI區域56的基板50。另外，儘管鰭片52與基板50被描述為單一且連續的材料，但是鰭片52及/或基板50可以包括單一材料或多種材料。在本文中，鰭片52指的是在相鄰的STI區域56之間延伸的部分。
閘極介電層104沿著鰭片52的側壁並在鰭片52的頂表面上，且閘極電極106在閘極介電層104上。相對於閘極介電層104與閘極電極106，源極/汲極區域98設置在鰭片52的兩側中。第1圖進一步繪示出了在後面的圖示中使用的參考剖面。剖面A-A沿著閘極電極106的縱軸並且在例如垂直於FinFET的源極/汲極區域98之間的電流流動方向的方向上。剖面B-B垂直於剖面A-A，並且沿著鰭片52的縱軸並且在例如FinFET的源極/汲極區域98之間的電流流動的方向上。剖面C-C平行於剖面A-A，並延伸穿過FinFET的源極/汲極區域。為了清楚起見，後續圖示參考這些參考剖面。
本文討論的一些實施例是在使用後閘極製程形成的FinFET的背景下討論的。在其他實施例中，可以使用先閘極製程。再者，一些實施例考慮了在例如平面FET的平面裝置中使用的面向。作為示例，本文討論的FET可以用在環形振盪器裝置(ring oscillator device)中。
第2圖至第21C圖係根據一些實施例繪示出在製造FinFET中的中間階段的剖面圖。第2圖至第7圖繪示出了第1圖中所示的參考剖面A-A，但多了多個鰭片/FinFET。沿著第1圖中所示的參考剖面A-A繪示出了第8A、9A、10A、16A、17A、18A、19A、20A和21A圖以及沿著第1圖中所示的類似的剖面B-B繪示出了第8B、9B、10B、11A、12A、13A、14A、15A、16B、17B、18B、19B、19C、20B和21B，但多了多個鰭片/FinFET。沿著第1圖在PMOS區域中所示的參考剖面C-C繪示出了第10C、11B、12B、13B、14B、14C和21C圖，而沿著第1圖在NMOS區域中所示的參考剖面C-C繪示出了第15B和15C圖，但多了多個鰭片/FinFET。
在第2圖中，提供基板50。基板50可以是半導體基板，例如，塊狀(bulk)半導體、絕緣體上半導體(semiconductor on insulator，SOI)基板等等，其可以是摻雜的(例如，用p型或n型摻質)或未摻雜的。基板50可以是晶圓，例如矽晶圓。通常，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是例如埋入式氧化物(buried oxide，BOX)層、氧化矽層等等。絕緣層設置在通常為矽或玻璃基板的基板上。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半導體；或其組合。
基板50具有區域50N和區域50P。區域50N可以用於形成n型裝置，例如NMOS電晶體，例如，n型FinFET。區域50P可以用於形成p型裝置，例如PMOS電晶體，例如p型FinFET。區域50N可以與區域50P物理分隔(如分割線51所示)，並且可以在區域50N與區域50P之間設置任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等等)。
在第3圖中，鰭片52形成在基板50中。鰭片52是半導體條。在一些實施例中，可以藉由蝕刻在基板50中的溝槽來在基板50中形成鰭片52。蝕刻可以是任何可接受的蝕刻製程，如活性離子蝕刻(Reactive Ion Etch，RIE)、中性粒子束蝕刻(Neutral Beam Etch，NBE)等等、或其組合。蝕刻可以是非等向性的。儘管鰭片52在第3圖中被繪示為具有線性邊緣(linear edge)，但是鰭片52可以具有圓形邊緣或任何其他適合的形狀。
可以藉由任何適合的方法來圖案化鰭片52。例如，可以使用一種或多種微影製程來圖案化鰭片52，前述微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。大致上而言，雙重圖案化或多重圖案化製程結合微影和自對準(self-aligned)製程，得以創造具有比其他製程，如使用單一且直接微影製程，節距更小的圖案。例如，在一實施例中，在基板50上形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，接著可以使用剩餘的間隔物來圖案化鰭片52。
在第4圖中，在基板50上且在相鄰的鰭片52之間形成絕緣材料54。絕緣材料54可以是氧化物，例如氧化矽、氮化物等等或其組合，並且可以藉由高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDP-CVD)，流動CVD(flowable CVD，FCVD)(例如，遠端電漿系統中基於化學氣相沉積(CVD-based)的材料沉積和後硬化(post curing)以使之轉化為另一種材料，例如氧化物)等等或其組合來形成。可以藉由使用任何可接受的方法來形成其他絕緣材料。在所示的實施例中，絕緣材料54是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料54，就可以執行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。儘管絕緣材料54被繪示為單層，但是在一些實施例中可以使用多層。例如，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層(未單獨繪示)。此後，可以在襯層上形成諸如上所述的填充材料。
在第5圖中，對絕緣材料54施行去除製程以去除鰭片52上多餘的絕緣材料54。在一些實施例中，可以使用如化學機械研磨(Chemical Mechanical Polishing，CMP)的平坦化製程、回蝕刻製程、其組合等等。平坦化製程暴露鰭片52，使得完成平坦化製程之後，鰭片52和絕緣材料54的頂表面是齊平的。
在第6圖中，凹蝕絕緣材料54以形成淺溝槽隔離(STI)區域56。凹蝕絕緣材料54，使得在區域50N和區域50P中的鰭片52的上部從相鄰的STI區域56之間突出。此外，STI區域56的頂表面可具有如圖所示的平坦表面、凸(convex)表面、凹(concave)表面(例如碟狀(dishing))或其組合。STI區域56的頂表面可以藉由使用適當的蝕刻形成為平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程來凹蝕STI區域56，例如對絕緣材料54的材料具有選擇性的蝕刻製程(例如，以比鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。例如，可以使用例如稀氫氟酸(dHF)的酸並藉由適當的蝕刻製程去除化學氧化物。
請參照第2至6圖所描述的製程僅僅是如何形成鰭片52的一個示例。在一些實施例中，可以藉由磊晶生長製程形成鰭片52。例如，可以在基板50的頂表面上形成介電層，並且可以蝕刻溝槽並穿過介電層以暴露出下面的基板50。可以在溝槽中磊晶生長同質磊晶結構，並且可以凹蝕介電層，使得同質磊晶結構從介電層突出以形成鰭片52。另外，在一些實施例中，異質磊晶結構可以用於鰭片52。例如，可以凹蝕第5圖中的鰭片52，並且不同於鰭片52的材料可以磊晶生長在凹陷的鰭片52上。在這樣的實施例中，鰭片52包括凹陷的材料以及設置在凹陷的材料上的磊晶生長的材料。在另一個實施例中，可以在基板50的頂表面上形成介電層，並且可以穿過介電層蝕刻出溝槽。然後可以使用與基板50不同的材料在溝槽中磊晶生長異質磊晶結構，並且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，在生長過程中可在原位摻雜磊晶生長的材料，可免除先前或之後的佈植步驟，但原位摻雜和佈植摻雜也可一同使用。
此外，在區域50N(例如，NMOS區域)中磊晶生長與區域50P(例如，PMOS區域)中不同材料的材料可以是有利的。在各個實施例中，鰭片52的上部可以由矽鍺(Six Ge1-x ，其中x可以是0-1)、碳化矽、純或基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等等。例如，用於形成III-V族化合物半導體的可用材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等等。
此外，在第6圖中，可以在鰭片52及/或基板50中形成適當的井(未單獨繪示)。在一些實施例中，可以在區域50N中形成P井，並且可以在區域50P中形成N井。在一些實施例中，在區域50N和區域50P兩者中形成P井或N井。
在具有不同類型的井的實施例中，可以使用光阻或其他遮罩(未顯示)來實現用於區域50N和區域50P的不同佈植步驟。例如，可以在區域50N中的鰭片52和STI區域56上形成光阻。圖案化光阻以暴露基板50的區域50P，例如PMOS區域。可以藉由使用旋轉塗佈技術來形成光阻，並且可以使用可接受的微影技術來圖案化光阻。一旦圖案化光阻，在區域50P中執行n型雜質佈植，並且光阻可以用作遮罩以基本上防止n型雜質被佈植到如NMOS區域的區域50N中。n型雜質可以是被佈植到區域中的磷、砷、銻等等，其濃度等於或小於1018 原子/cm3 ，例如從約1017 原子/cm3 -約1018 原子/cm3 。在佈植之後，可以藉由例如可接受的灰化製程去除光阻。
在佈植區域50P之後，在區域50P中的鰭片52和STI區域56上形成光阻。圖案化光阻以暴露基板50的區域50N，例如NMOS區域。可以藉由使用旋轉塗佈技術來形成光阻，並且可以使用可接受的微影技術來圖案化光阻。一旦圖案化光阻，可以在區域50N中佈植p型雜質，並且光阻可以用作遮罩以基本上防止p型雜質被佈植到如PMOS區域的區域50P中。p型雜質可以是佈植到區域中的硼、BF2 、銦等等，其濃度等於或小於1018 原子/cm3 ，例如約1017 原子/cm3 -約1018 原子/cm3 。在佈植之後，可以藉由例如可接受的灰化製程來去除光阻。
在區域50N和區域50P的佈植之後，可以執行退火以活化已佈植的p型及/或n型雜質。在一些實施例中，可以在生長期間原位摻雜磊晶鰭片的生長材料，其可以免除佈植，但原位和佈植摻雜也可以一起使用。
在第7圖中，在鰭片52上形成虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、其組合等等，並且可以根據可接受的技術沉積或熱生長。在虛設介電層60上形成虛設閘極層62，並且在虛設閘極層62上形成遮罩層64。可以在虛設介電層60上沉積虛設閘極層62，然後藉由諸如CMP的製程平坦化。遮罩層64可以沉積在虛設閘極層62上。虛設閘極層62可以是導電材料，並且可以選自包含非晶矽(amorphous silicon)、多晶矽(polycrystalline-silicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬等等的群組。虛設閘極層62可以藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積或本領域中已知的技術與用於沉積導電材料的其他技術來沉積。虛設閘極層62可以由對隔離區域(例如，STI區域56)的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可以包含例如SiN、SiON等等。在此示例中，單個虛設閘極層62和單個遮罩層64跨過區域50N和區域50P形成。應注意的是，僅出於說明的目的，繪示出虛設介電層60僅覆蓋鰭片52。在一些實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56，並在虛設閘極層62和STI區域56之間延伸。
第8A-21C圖繪示出在製造實施例裝置中的各種額外的步驟。第8A-21C圖繪示出在區域50N和區域50P中的任何一個的部件。例如，第8A-16B圖所示的結構可以適用於區域50N和區域50P兩者。在附有各圖式的本文中描述了區域50N和區域50P的結構上的差異(如果有的話)。
在第8A和8B圖中，可以使用可接受的微影和蝕刻技術來圖案化遮罩層64(參見第7圖)，以形成遮罩74。然後，可以藉由可接受的蝕刻技術轉移遮罩74的圖案到虛設閘極層62，以形成虛設閘極72。在一些實施例中(未單獨繪示)，也可以藉由可接受的蝕刻技術將遮罩74的圖案轉移至虛設介電層60。虛設閘極72覆蓋鰭片52的各自的通道區域58。遮罩74的圖案可以用於物理分隔每個虛設閘極72與相鄰的虛設閘極72。虛設閘極72可以具有長度方向，其基本上垂直於各自的鰭片52的長度方向。
進一步在第8A和8B圖中，可以在虛設閘極72、遮罩74及/或鰭片52的暴露表面上形成閘極密封(gate seal)間隔物80。可以使用熱氧化或沉積，然後非等向性蝕刻以形成閘極密封間隔物80。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜源極/汲極(LDD)區域(未單獨繪示)的佈植。在具有不同裝置類型的實施例中，類似於上述第6圖中所討論的佈植，可以在區域50N上形成遮罩，例如光阻，同時暴露區域50P並且可以佈植適當類型(例如，p型)的雜質到區域50P中所暴露的鰭片52中。然後可以去除遮罩。隨後，可以在區域50P上形成遮罩，例如光阻，同時暴露區域50N，並且可以佈植適當類型的雜質(例如，n型)到區域50N中所暴露的鰭片52中。然後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區域可以具有約1015 原子/cm3 -約1016 原子/cm3 的雜質濃度。可以使用退火來活化佈植的雜質。
在第9A和9B圖中，沿著虛設閘極72和遮罩74的側壁的閘極密封間隔物80上形成閘極間隔物86。可以藉由共形地沉積絕緣材料並隨後非等向性蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氮化矽、SiCN、其組合等等。
第10A-14C圖繪示出在區域50P的鰭片52中形成源極/汲極區域98A的各個步驟。如第10A-14C圖所示，可以使用多步驟磊晶沉積製程在區域50P中形成源極/汲極區域98A。可以藉由遮蔽(mask)例如NMOS區域的區域50N來形成例如PMOS區域的區域50P中的源極/汲極區域98A。然後，藉由蝕刻區域50P中的鰭片52的源極/汲極區域，在鰭片52中形成凹槽88，如第10A-10C圖所示。凹槽88可以具有約20nm-約80nm的深度D1，例如約50nm。
在第11A和11B圖中，在凹槽88中磊晶生長第一源極/汲極層90。第一源極/汲極層90可以由具有高摻質向外擴散的材料形成。第一源極/汲極層90的高摻質向外擴散可在操作期間藉由允許摻質離子從第一源極/汲極層90擴散到通道區域58，而減少由第一源極/汲極層90與通道區域58之間的所引起的重疊電阻(Rov )。在一些特定實施例中，第一源極/汲極層90可以由摻雜的矽形成，例如摻雜硼的矽。
第一源極/汲極層90可以具有大於約1x1020 原子/ cm3 ，小於約5x1020 原子/cm3 等等的摻質濃度。在進一步的實施例中，第一源極/汲極層90可以摻雜其他p型雜質，例如BF2 、銦等等。第一源極/汲極層90可以在生長期間使用原位摻雜或使用與先前討論相似的製程，其用於形成輕摻雜的源極/汲極區域來佈植摻質，然後進行退火。第一源極/汲極層90可以作為基板50與隨後形成的第二源極/汲極層92與隨後形成的第三源極/汲極層94之間的緩衝層。
第一源極/汲極層90在約600°C-約800°C(例如約700°C)的溫度下與約5Torr至約50Torr的壓力下(例如約25Torr)下生長。在約10秒-約200秒的期間內生長第一源極/汲極層90，例如約100秒。第一源極/汲極層90可以從如矽烷、二矽烷(disilane)、二氯矽烷、乙硼烷、其組合等等的前驅物氣體磊晶生長。第一源極/汲極層90的側壁可以具有小於約5nm的厚度T1，並且第一源極/汲極層90的底部可以具有小於約5nm的厚度T2。在一些實施例中，厚度T1可以約1nm-約10nm，例如約5nm，並且厚度T2可以是約1nm-約10nm，例如約5nm。第一源極/汲極層90的表面可以是刻面(facet)。可以最小化第一源極/汲極層90的厚度T1和T2，以使隨後形成的第二源極/汲極層92和隨後形成的第三源極/汲極層94的厚度最大化。
在第12A和12B圖中，在第一源極/汲極層90上的凹槽88中磊晶生長第二源極/汲極層92。第二源極/汲極層92可以由在第一源極/汲極層90和隨後形成的第三源極/汲極層94之間具有晶格(lattice)結構的材料形成。這樣，第二源極/汲極層92可以是第一源極/汲極層90和第三源極/汲極層94之間的緩衝層。第二源極/汲極層92可以包括在通道區域58中施加壓縮應變的材料，例如SiGe、SiGeB、Ge、GeSn等等。在一些實施例中，第二源極/汲極層92可以包括具有鍺原子%為約20%-約60%的矽鍺。第二源極/汲極層92可以具有從第一源極/汲極層90中的鍺濃度(例如，約0原子%)到第三源極/汲極層94中的鍺濃度的鍺原子%梯度(例如，從約60原子%到約80原子%)。
第二源極/汲極層92可以在生長期間使用原位摻雜或使用與先前討論相似的製程，其用於形成輕摻雜的源極/汲極區域來佈植摻質，然後進行退火。第二源極/汲極層可以在第一源極/汲極層90和第三源極/汲極層94之間具有摻質濃度。例如，第二源極/汲極層92可以具有大於約5×1020 原子/cm3 的摻質濃度。摻質可以包含p型雜質，例如硼、BF2 、銦等等。
第二源極/汲極層92在約600°C-約800°C(例如約700°C)的溫度下和約5Torr-約50Torr(例如約25Torr)的壓力下生長。在約200秒-約600秒的期間內生長第二源極/汲極層92，例如約400秒。第二源極/汲極層92可以從如矽烷、二矽烷、二氯矽烷、鍺烷、四氯化鍺、二硼烷、其組合等等的前驅物氣體磊晶生長。第二源極/汲極層92具有小於約30nm，小於約25nm等等的厚度。如第12A和12B圖所示，第二源極/汲極層92可以具有刻面。刻面的角度θ1可以為約0°-約60°。第二源極/汲極層92可以是在第一源極/汲極層90和隨後形成的第三源極/汲極層94之間的緩衝層。可以最小化第二源極/汲極層92的厚度，以最大化第三源極/汲極層94的厚度。雖然在第12A和12B圖中所繪示出的第二源極/汲極層92並未合併，但是在一些實施例中，刻面可導致相鄰的第二源極/汲極層92合併。
在第13A和13B圖中，在第二源極/汲極層92上方的凹槽88中磊晶生長第三源極/汲極層94。第三源極/汲極層94可以由具有低電阻率並對通道區域58的材料施加高壓縮應變的材料形成，其可以減少源極/汲極電阻(Rsd )、接觸電阻(Rcsd )和通道電阻(Rch )。例如，第三源極/汲極層94可以包括SiGe、SiGeB、Ge、GeSn等等。在一些實施例中，第三源極/汲極層94可以包括具有鍺原子%為約60%-約80%的矽鍺。
第三源極/汲極層94可以在生長期間使用原位摻雜或使用與先前討論相似的製程，其用於形成輕摻雜的源極/汲極區域來佈植摻質，然後進行退火。第三源極/汲極層94可以具有大於約6×1020 原子/cm3 ，大於約8×1020 原子/cm3 的雜質濃度等等。摻質可以包含p型雜質，例如硼、BF2 、銦等等。
第三源極/汲極層94在小於約600˚C的溫度下生長，例如從約300˚C-約600˚C，並且壓力大於約20Torr。在約10秒-約200秒的期間內生長第三源極/汲極層94，例如約100秒。第三源極/汲極層94可以從如矽烷、二矽烷、二氯矽烷、鍺烷、四氯化鍺、乙硼烷、其組合等的前驅物氣體磊晶生長。第三源極/汲極層94具有大於約20nm的厚度T4。厚度T4與厚度T1和厚度T2的平均值之比例可以大於約5。厚度T4與厚度T3的比例可以大於約0.6。第三源極/汲極層94可以具有從鰭片52各自的表面抬升的表面，且可以具有刻面。此外，如第13B圖所示，用於形成第三源極/汲極層94的磊晶生長製程可以使相鄰的第三源極/汲極層94合併。如第13B圖中進一步所示，在相鄰的鰭片52之間延伸的第三源極/汲極層94的最上表面可以是基本上平坦。在其他實施例中，第三源極/汲極層94的最上表面可以在相鄰的鰭片52之間可以包含谷(valley)。
在第14A-14C圖中，在第三源極/汲極層94上磊晶生長第四源極/汲極層96，以形成包括第一源極/汲極層90、第二源極/汲極層92、第三源極/汲極層94和第四源極/汲極層96的源極/汲極區域98A。儘管在第14B圖中將源極/汲極區98A繪示為合併，但是在一些實施例中，例如在第14C圖中所示的實施例，在完成磊晶製程之後，源極/汲極區域98A可以保持分隔。第四源極/汲極層96可以包含如適用於p型FinFET的任何可接受的材料。例如，第四源極/汲極層96可以包括於通道區域施加壓縮應變的材料，如SiGe、SiGeB、Ge、GeSn等等。在一些實施例中，第四源極/汲極層96可以包括具有鍺原子%為約10%-約30%，小於約20%等等的矽鍺。
第四源極/汲極層96可以在生長期間使用原位摻雜或使用與先前討論相似的製程，其用於形成輕摻雜的源極/汲極區域來佈植摻質，然後進行退火。第四源極/汲極層96可以具有小於約1×1020 原子/cm3 的雜質濃度。摻質可以包括p型雜質，例如硼、BF2 、銦等等。
第四源極/汲極層96在約600°C-約800°C(例如約700°C)的溫度下和約10Torr-約80Torr(例如約50Torr)的壓力下生長。在約30秒-約200秒的期間內生長第四源極/汲極層96，例如約100秒。第四源極/汲極層96可以由諸如矽烷、二矽烷、二氯矽烷、鍺烷、四氯化鍺、二硼烷、其組合等等的前驅物氣體磊晶生長。第四源極/汲極層96具有小於約10nm的厚度T5。厚度T4對厚度T5之比例可以大於約2。第四源極/汲極層96可以具有從鰭片52各自的表面抬升的表面，且可以具有刻面。
第四源極/汲極層96可以是犧牲層或蝕刻停止層。例如，關於第21B圖將在下面更詳細地討論，在用於形成開口的蝕刻製程期間，第四源極/汲極層96可以保護第三源極/汲極層94，其中後續在開口中形成源極/汲極接觸件116。這樣，第四源極/汲極層96可以由對第一ILD 100的材料具有高蝕刻選擇性的材料形成。
第三源極/汲極層94具有比第一源極/汲極層90，第二源極/汲極層92和第四源極/汲極層96更高的鍺濃度。因此，增加第三源極/汲極層94相對於第一源極/汲極層90、第二源極/汲極層92和第四源極/汲極層96的體積，增加了源極/汲極區域98A中的總鍺濃度。這降低了源極/汲極區域98A的總電阻率，其降低了源極/汲極區域98A的源極/汲極電阻(Rsd )和接觸電阻(Rcsd )。此外，源極/汲極區域98A向通道區域58提供更大的壓縮應變，其減小了通道電阻(Rch )。此外，增加第三源極/汲極層94的體積為隨後形成的源極/汲極觸件116提供更大的著陸(landing)，這減少了裝置缺陷並提高了裝置良率。
在第15A-15C圖中，源極/汲極區域98B形成在區域50N的鰭片52中。源極/汲極區域98B可以藉由傳統的方法形成。可以藉由遮蔽例如PMOS區域的區域50P，並蝕刻區域50N中的鰭片52的源極/汲極區域來形成例如NMOS區域的區域50N中的源極/汲極區域98B，源極/汲極區域98B被蝕刻以在鰭片52中形成凹槽(未單獨繪示)。然後，在凹槽中磊晶生長區域50N中的第五源極/汲極層95。在第五源極/汲極層95上磊晶生長第六源極/汲極層97，以用作犧牲層或蝕刻停止層，類似於上面討論的第四源極/汲極層96。源極/汲極區域98B包括與第六源極/汲極層97結合的第五源極/汲極層95。源極/汲極區域98B可以包含如適用於n型FinFET的任何可接受的材料。例如，如果鰭片52是矽，則區域50N中的源極/汲極區域98B可以包含在通道區域58中施加拉伸應變的材料，如矽、SiC、SiCP、SiP等等。區域50N中的源極/汲極區域98B可以具有從鰭片52各自的表面抬升的表面並且可以具有刻面。如第15B圖進一步所示，在相鄰的鰭片52之間延伸的第五源極/汲極層95的最上表面可以是基本上平坦。在其他實施例中，第五源極/汲極層95的最上表面可以在相鄰的鰭片52之間包含谷。
源極/汲極區域98B及/或鰭片52可以佈植摻質以形成源極/汲極區域，與先前討論的製程類似，其用於形成輕摻雜源極/汲極區域，然後進行退火。源極/汲極區域可以具有約1019 cm-3 -約1021 cm-3 的雜質濃度。用於源極/汲極區域98B的n型雜質可以是先前討論的任何雜質。在一些實施例中，源極/汲極區域98B可以在生長期間原位摻雜。
作為用於在區域50N中形成源極/汲極區域98B的磊晶製程的結果，源極/汲極區域98B的上表面具有刻面，其向外橫向擴展超過鰭片52的側壁。在一些實施例中，這些刻面導致同一FinFET的相鄰的源極/汲極區域98B合併，如第15B圖所示。在其他實施例中，例如在第15C圖中所示的實施例，在完成磊晶製程之後，源極/汲極區域98B可以保持分隔。
在圖16A和16B中，第一層間介電質(inter-layer dielectric，ILD)100沉積在第14A、14B、15A和15B圖所示的結構上。第一ILD 100可以由介電材料形成，並且可以藉由如CVD、電漿輔助CVD(plasma enhanced CVD，PECVD)或FCVD的任何適合的方法來沉積。介電材料可包含磷矽玻璃(Phospho-Silicate Glass， PSG)、硼矽玻璃(Boron-Silicon Glass，BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜的矽玻璃(Undoped Silicate Glass，USG)等等。可以藉由使用任何可接受的製程形成其他絕緣材料。在一些實施例中，接觸蝕刻停止層(Contact Etch Stop Layer，CESL)101設置在第一ILD 100與源極/汲極區域98A和98B、遮罩74以及閘極間隔物86之間。CESL 101可以包括介電材料，例如，氮化矽、氧化矽、氮氧化矽等等，其具有與上方的第一ILD 100的材料不同的蝕刻速率。
在第17A和17B圖中，可以執行如CMP的平坦化製程，使第一ILD 100的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程也可以去除虛設閘極72上的遮罩74，與沿著遮罩74的側壁的部分的閘極密封間隔物80和閘極間隔物86。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86和第一ILD 100的頂表面是齊平的。因此，通過第一ILD 100暴露虛設閘極72的頂表面。在一些實施例中，可以保留遮罩74，在這種情況下，平坦化製程使第一ILD 100的頂表面與遮罩74的頂表面齊平。
在第18A和18B圖中，在一個或多個蝕刻步驟中去除虛設閘極72和遮罩74(如果存在)，從而形成凹槽102。也可以去除在凹槽102中部分的虛設介電層60。在一些實施例中，僅去除虛設閘極72，而保留虛設介電層60，且由凹槽102暴露虛設介電層60。在一些實施例中，從晶粒(例如，核心邏輯區域)的第一區域中的凹槽102去除虛設介電層60並在晶粒的第二區域(例如，輸入/輸出區域)中的凹槽102中保留虛設介電層60。在一些實施例中，藉由非等向性乾蝕刻製程去除虛設閘極72。例如，蝕刻製程可以包含使用反應氣體的乾蝕刻製程，前述反應氣體選擇性蝕刻虛設閘極72而不蝕刻第一ILD 100或閘極間隔物86。每個凹槽102暴露各自的鰭片52的通道區域58。每個通道區域58設置在源極/汲極區域98A和源極/汲極區域98B的相鄰對之間。在去除期間，當蝕刻虛設閘極72時，虛設介電層60可以用作蝕刻停止層。然後可以在去除虛設閘極72之後可選地去除虛設介電層60。
在第19A和19B圖中，形成用於取代閘極的閘極介電層104和閘極電極106。第19C圖繪示出第19B圖的區域107的詳細視圖。閘極介電層104共形地沉積在凹槽102中，例如在鰭片52的頂表面和側壁上以及在閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層104也可以形成在第一ILD 100的頂表面上。根據一些實施例，閘極介電層104包含氧化矽、氮化矽或其多層膜。在一些實施例中，閘極介電層104包含高k介電材料，並且在這些實施例中，閘極介電層104可以具有大於約7.0的k值，並且可以包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的矽酸鹽。閘極介電層104的形成方法可以包含分子束沉積分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(Atomic Layer Deposition，ALD)、PECVD等等。在凹槽102中保留部分的虛設介電層60的實施例中，閘極介電層104包含虛設介電層60的材料(例如，SiO2 )。
閘極電極106分別沉積在閘極介電層104上方，並填充凹槽102的剩餘部分。閘極電極106可以包含含金屬的材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、其組合或其多層膜。例如，儘管在第19B圖中繪示出單層閘極電極106，但是閘極電極106可以包括任何數量的襯層106A、任何數量的功函數調整層106B和填充材料106C，如第19C圖所示。在填充閘極電極106之後，可以執行如CMP的平坦化製程以去除閘極介電層104和閘極電極106的材料的多餘部分，這些多餘部分在第一ILD 100的頂表面上。閘極電極106和閘極介電層104的材料的剩餘部分因此形成所得FinFET的取代閘極。閘極電極106和閘極介電層104可以統稱為「閘極堆疊」。閘極和閘極堆疊可以沿著鰭片52的通道區域58的側壁延伸。
區域50N和區域50P中的閘極介電層104的形成可以同時發生，使得每個區域中的閘極介電層104由相同的材料形成，且閘極電極106的形成也可以同時發生，使得每個區域中的閘極電極106由相同的材料形成。在一些實施例中，每個區域中的閘極介電層104可以藉由不同的製程形成，使得閘極介電層104可以是不同的材料，及/或每個區域中的閘極電極106可以藉由不同的製程形成，使得閘極電極106可以是不同的材料。當使用不同的製程時，可以使用各種遮蔽步驟來遮蔽和暴露適當的區域。
在第20A和20B圖中，第二ILD 112沉積在第一ILD 100上。在一些實施例中，第二ILD 112是藉由流動CVD方法形成的流動膜。在一些實施例中，第二ILD 112由如PSG、BSG、BPSG、USG等等的介電材料形成，並且可以藉由如CVD和PECVD的任何適合的方法沉積。根據一些實施例，在形成第二ILD 112之前，凹蝕閘極堆疊(包括閘極介電層104和對應的上方閘極電極106)，使得在閘極堆疊的正上方和閘極間隔物86的兩側部分之間形成凹槽，如第20A和20B圖所示。將包括一層或多層的介電材料(例如氮化矽、氮氧化矽等等)的閘極遮罩110填充在凹槽中，然後進行平坦化製程以去除在第一ILD 100上延伸的介電材料的多餘部分。隨後形成的閘極接觸件114(第21A-21C圖)穿過閘極遮罩110以接觸凹陷的閘極電極106的頂表面。
在第21A-21C圖中，根據一些實施例，穿過第二ILD 112和第一ILD 100形成閘極接觸件114和源極/汲極接觸件116。穿過第一ILD 100、第二ILD 112和第四源極/汲極層96或第六源極/汲極層97(未單獨繪示)形成用於源極/汲極接觸件116的開口，以及穿過第二ILD 112和閘極遮罩110形成用於閘極接觸件114的開口。可以使用可接受的微影和蝕刻技術形成開口。在開口中形成如擴散阻障層、黏著層等等的襯層以及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭等等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等等。可以執行如CMP的平坦化製程以從第二ILD 112的表面去除多餘的材料。在開口中剩餘的襯層和導電材料形成源極/汲極接觸件116和閘極接觸件114。如第21B和21C圖所示，可以執行退火製程以在源極/汲極區域98A與源極/汲極接觸件116之間的界面處與在源極/汲極區域98B與源極/汲極接觸件116之間的界面處形成矽化物118。源極/汲極接觸件116物理和電性耦合到源極/汲極區域98A和源極/汲極區域98B，而閘極接觸件114物理和電性耦合到閘極電極106。源極/汲極接觸件116和閘極接觸件114可以以不同的製程形成，或者可以以相同的製程形成。儘管所繪示為形成為相同的剖面，但是應當理解的是，每個源極/汲極接觸件116和閘極接觸件114中可以形成為不同的剖面，這可以避免接觸件短路。
源極/汲極接觸件116可以具有在鰭片52的上表面下的深度D2，其小於約20nm。源極/汲極接觸件116的底表面可具有大於約10nm的寬度W1。源極/汲極接觸件的外側壁和齊平於源極/汲極接觸件的底表面的襯層之間的角度θ2可以為約60°-約90°。形成的源極/汲極接觸件116延伸到源極/汲極區域98A和98B中可以增加源極/汲極接觸件116與源極/汲極區域98A和98B的接觸面積，其可以進一步減小源極/汲極電阻(Rsd )。
如上所述，形成源極/汲極區域98A，其包含由摻雜的矽形成的第一源極/汲極層90，允許更多摻質離子從第一源極/汲極層90向外擴散到通道區域58。這減小了第一源極/汲極層90和通道區域58之間的重疊電阻(Rov )。此外，以較高的鍺濃度層(例如，第三源極/汲極層94)形成更大體積的源極/汲極區域98A，減小了源極/汲極區域98A的源極/汲極電阻(Rsd )和接觸電阻(Rcsd )，並在通道區域58上提供了更大的應變，從而減小了通道電阻(Rch )。因此，包含源極/汲極區域98A的裝置提高了裝置速度並且整體上提高了裝置性能。
本發明實施例提供了一種半導體裝置的形成方法，包括：蝕刻半導體鰭片，以形成第一凹槽；形成源極/汲極區域於第一凹槽中，其中形成源極/汲極區域的步驟包括：磊晶成長具有第一厚度的第一半導體材料於第一凹槽中，其中第一半導體材料為矽；磊晶成長具有第二厚度的第二半導體材料於第一半導體材料上，第二半導體材料包括矽鍺；以及磊晶成長第三半導體材料於第二半導體材料上，第三半導體材料具有第三厚度，其中第三厚度對第一厚度的比例大於5，其中第三厚度對第二厚度的比例大於0.6，以及其中第三半導體材料具有從60到80原子%的鍺濃度，第三半導體材料的鍺濃度大於第二半導體材料的鍺濃度。
在一實施例中，其中第一半導體材料包括摻雜硼的矽，其具有大於1x1020 原子/cm3 的硼濃度。
在一實施例中，其中第二半導體材料包括摻雜硼的矽鍺，其具有20-60原子%的鍺濃度。
在一實施例中，其中第一半導體材料與第二半導體材料在600°C-800°C的溫度下磊晶成長，以及第三半導體材料在300°C-600°C的溫度下磊晶成長。
在一實施例中，其中第一半導體材料在5 Torr-50 Torr的製程壓力下磊晶成長，其中第二半導體材料在5 Torr-50 Torr的製程壓力下磊晶成長，以及其中第三半導體在大於20 Torr的製程壓力下磊晶成長。
在一實施例中，更包括：沉積層間介電層於第三半導體材料上；形成開口延伸穿過層間介電層到第三半導體材料中；以及形成源極/汲極接觸件於開口中，源極/汲極接觸件包括矽化物。
在一實施例中，更包括磊晶成長一第四半導體材料於第三半導體材料上，第四半導體材料包括鍺濃度小於30原子%的矽鍺，開口延伸穿過第四半導體材料，第四半導體材料具有第四厚度，其中第三厚度對第四厚度的比例大於2。
本發明實施例提供了一種半導體裝置，包括：鰭片，從基板延伸；閘極堆疊，於鰭片上；源極/汲極區域，於鄰近於閘極堆疊的鰭片中，源極/汲極區域包括：第一源極/汲極材料，具有小於5nm的厚度，其中第一源極/汲極材料為矽；第二源極/汲極材料，於第一源極/汲極材料上，第二源極/汲極材料具有20-60原子%的鍺濃度且具有小於30nm的厚度；以及第三源極/汲極材料，於第二源極/汲極材料上，第三源極/汲極材料具有60-80原子%的鍺濃度且具有大於20nm的厚度。
在一實施例中，其中源極/汲極區域延伸到鰭片中20nm-80nm的深度。
在一實施例中，更包括源極/汲極接觸件，部分延伸到第三源極/汲極材料中。
在一實施例中，其中第三源極/汲極材料從鰭片的最頂表面下方延伸到鰭片的最頂表面上方，其中源極/汲極接觸件於鰭片的最頂表面下方延伸小於20nm的距離。
在一實施例中，其中第一源極/汲極材料具有大於1x1020 原子/cm3 的硼摻質濃度，第二源極/汲極材料具有大於5x1020 原子/cm3 的硼摻質濃度，以及第三源極/汲極材料具有大於6x1020 原子/cm3 的硼摻質濃度。
在一實施例中，更包括第四源極/汲極材料於第三源極/汲極材料上，第四源極/汲極材料具有小於20原子%的鍺濃度且具有小於10nm的厚度。
在一實施例中，其中第四源極/汲極材料具有小於1x1020 原子/cm3 的硼摻質濃度。
在一實施例中，更包括源極/汲極接觸件延伸穿過第四源極/汲極材料且部分進入到第三源極/汲極材料中。
本發明實施例提供了一種半導體裝置的形成方法，包括：蝕刻鰭片，以形成第一開口，鰭片從基板延伸；形成源極/汲極區域於第一開口中，其中形成源極/汲極區域的步驟包括：在5 Torr-50 Torr的壓力下磊晶成長第一半導體材料於第一開口中，第一半導體材料具有大於1x1020 原子/cm3 的摻質離子濃度；在5 Torr-50 Torr的壓力下磊晶成長第二半導體材料於第一半導體材料上，第二半導體材料具有大於5x1020 原子/cm3 的摻質離子濃度；以及在大於20 Torr的壓力下磊晶成長第三半導體材料於第二半導體材料上，第三半導體材料具有大於6x1020原子/cm3的摻質離子濃度；形成層間介電質於源極/汲極區域上；藉由蝕刻層間介電質形成第二開口，其暴露源極/汲極區域；形成源極/汲極接觸件延伸穿過第二開口以接觸源極/汲極區域。
在一實施例中，其中形成源極/汲極區域更包括磊晶成長第四半導體材料於第三半導體材料上，第四半導體材料具有小於1x1020 原子/cm3 的摻質離子濃度。
在一實施例中，其中形成第二開口更包括蝕刻穿過第四半導體材料以及蝕刻穿過部分的第三半導體材料。
在一實施例中，其中形成源極/汲極接觸件的步驟包括形成矽化物材料於第二開口中以及沉積導電填充材料於矽化物材料上，矽化物材料物理接觸第三半導體材料與第四半導體材料。
在一實施例中，其中第一半導體材料具有第一厚度，其中第二半導體材料具有第二厚度，其中第三半導體材料具有第三厚度，其中第四半導體材料具有第四厚度，其中第三厚度對第一厚度的比例大於5，其中第三厚度對第二厚度的比例大於0.6，以及其中第三厚度對第四厚度的比例大於2。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板； 50N:區域； 50P:區域； 51:分割線； 52:半導體條/鰭片； 54:絕緣材料； 56:淺溝槽隔離/STI區域； 58:通道區域； 60:虛設介電層； 62:虛設閘極層； 64:遮罩層； 72:虛設閘極； 74:遮罩； 80:閘極密封間隔物； 86:閘極間隔物； 88:凹槽； 90:第一源極/汲極層； 92:第二源極/汲極層； 94:第三源極/汲極層； 95:第五源極/汲極層； 96:第四源極/汲極層； 97:第六源極/汲極層； 98/98A/98B:源極/汲極區域； 100:第一層間介電質(第一ILD)； 101:接觸蝕刻停止層(CESL)； 102:凹槽； 104:閘極介電層； 106:閘極電極； 106A:襯層； 106B:功函數調整層； 106C:填充材料； 110:閘極遮罩； 112:第二ILD； 114:閘極接觸件； 116:源極/汲極接觸件； 118:矽化物； A-A/B-B/C-C:剖面； T1/T2/T3/T4/T5:厚度； D1/D2:深度； W1:寬度； θ1:角度。
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1-7、8A-21A、8B-21B、10C、14C、15C、19C、21C圖係根據一些實施例，繪示出形成FinFET的各種剖面圖和透視圖。
50:基板
52:半導體條/鰭片
58:通道區域
60:虛設介電層
72:虛設閘極
74:遮罩
80:閘極密封間隔物
86:閘極間隔物
90:第一源極/汲極層
92:第二源極/汲極層
94:第三源極/汲極層
T4:厚度

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 蝕刻一半導體鰭片，以形成一第一凹槽； 形成一源極/汲極區域於該第一凹槽中，其中形成該源極/汲極區域的步驟包括： 磊晶成長具有一第一厚度的一第一半導體材料於該第一凹槽中，其中該第一半導體材料為矽； 磊晶成長具有一第二厚度的一第二半導體材料於該第一半導體材料上，該第二半導體材料包括矽鍺；以及 磊晶成長一第三半導體材料於該第二半導體材料上，該第三半導體材料具有一第三厚度，其中該第三厚度對該第一厚度的比例大於5，其中該第三厚度對該第二厚度的比例大於0.6，以及其中該第三半導體材料具有從60到80原子%的鍺濃度，該第三半導體材料的鍺濃度大於該第二半導體材料的鍺濃度。
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