[go: up one dir, main page]

TWI742435B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI742435B
TWI742435B TW108134666A TW108134666A TWI742435B TW I742435 B TWI742435 B TW I742435B TW 108134666 A TW108134666 A TW 108134666A TW 108134666 A TW108134666 A TW 108134666A TW I742435 B TWI742435 B TW I742435B
Authority
TW
Taiwan
Prior art keywords
layer
epitaxial
fin
epitaxial layer
concentration
Prior art date
Application number
TW108134666A
Other languages
English (en)
Other versions
TW202029417A (zh
Inventor
馬志宇
沙哈吉 Ｂ 摩爾
黃翊銘
張世杰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202029417A publication Critical patent/TW202029417A/zh
Application granted granted Critical
Publication of TWI742435B publication Critical patent/TWI742435B/zh

Links

Images

Classifications

    • H10P14/6349—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0241—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] doping of vertical sidewalls, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一種半導體裝置，包括自基底延伸的鰭片；位於鰭片上方和沿著鰭片的側壁設置的一閘極堆疊；沿著閘極堆疊的側壁設置的一閘極間隔物，以及位於鰭片中且相鄰於閘極間隔物的一磊晶源極/汲極區。磊晶源極/汲極區包括位於鰭片上方的第一磊晶層，以及位於第一磊晶層上方的第二磊晶層。第一磊晶層包含矽、鍺和砷，第二磊晶層包含矽和磷，第一磊晶層使第二磊晶層與鰭片分隔開來。磊晶源極/汲極區更包括第三磊晶層位於第二磊晶層的上方，第三磊晶層包含矽、鍺和磷。

Description

半導體裝置及其形成方法
本發明實施例內容是有關於一種半導體裝置及其形成方法，特別是有關於一種具有可阻擋摻質擴散的磊晶源極/汲極區的半導體裝置及其形成方法。
半導體裝置係使用於各種不同的電子產品應用中，諸如個人電腦、手機、數位相機及其他電子設備（electronic equipment）。半導體裝置的製造通常依序透過沉積絕緣層或介電層、導電層及半導體層材料於一半導體基底上方，並利用微影製程來對各種不同的材料層進行圖案化，以在其上形成電路部件及元件。
半導體工業經由不斷縮小最小特徵部件尺寸（其容許更多的部件整合於一給定區域）來不斷地改進各種不同部件（例如，電晶體、二極體、電阻器、電容器等等)的積體密度。然而，當最小特徵部件的尺寸縮小時，也引發了待解決的其他問題。
本發明的一些實施例提供一種半導體裝置的形成方法。此形成方法包括在自基底向上延伸的鰭片上方和沿著鰭片的側壁沉積一虛置閘極，以及沿著虛置閘極的側壁形成一閘極間隔物。一些實施例中，半導體裝置的形成方法還包括在相鄰於閘極間隔物的鰭片中形成一凹部，以及在凹部中形成一源極/汲極區。一些實施例中，源極/汲極區的形成包括：在凹部中形成一第一層，以及磊晶成長第二層於第一層的上方。一些實施例中，此第一層包含摻雜有第一濃度的鍺以及第一濃度的第一n型摻雜物的矽。一些實施例中，此第二層包含摻雜有一濃度的第二n型摻雜物的矽，其中第二n型摻雜物不同於第一n型摻雜物。一些實施例中，第二層具有低於第一濃度的第二濃度的鍺，其中第二層具有第二濃度的第一n型摻雜物，且第二濃度低於第一層中第一n型摻雜物的第一濃度。一些實施例中，第一層使第二層與鰭片分隔開來。
本發明的一些實施例又提供一種半導體裝置的形成方法。此形成方法包括在自基底向上延伸的鰭片上方和沿著鰭片的側壁形成一虛置閘極，以及沿著虛置閘極的側壁形成一閘極間隔物。一些實施例中，半導體裝置的形成方法還包括在相鄰於閘極間隔物的鰭片中非等向性地蝕刻出一凹部，以及在凹部中磊晶成長一源極/汲極區。一些實施例中，在凹部中磊晶成長源極/汲極區包括成長第一摻雜矽層內襯於凹部中，以及成長第二摻雜矽層於第一摻雜矽層之上。一些實施例中，第一摻雜矽層包含鍺摻雜物和第一n型摻雜物。一些實施例中，第二摻雜矽層包含不同於第一n型摻雜物的第二n型摻雜物，其中第二摻雜矽層的一部分不含有第一n型摻雜物。一些實施例中，此半導體裝置的形成方法更包括以一功能性閘極堆疊來置換虛置閘極，此功能性閘極堆疊設置於鰭片上方且沿著鰭片的側壁設置。
本發明的一些實施例提供一種半導體裝置，包括自基底延伸的鰭片，以及位於鰭片上方和沿著鰭片的側壁設置的一閘極堆疊。一些實施例中，半導體裝置還包括沿著閘極堆疊的側壁設置的一閘極間隔物，以及位於鰭片中且相鄰於閘極間隔物的一磊晶源極/汲極區。一些實施例中，磊晶源極/汲極區包括位於鰭片上方的第一磊晶層，以及位於第一磊晶層上方的第二磊晶層。一些實施例中，第一磊晶層包含矽、鍺和砷。一些實施例中，第二磊晶層包含矽和磷。一些實施例中，第一磊晶層使第二磊晶層與鰭片分隔開來。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位（旋轉90度或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
文中所討論的實施例係關於一些特定內容，亦即，在n型鰭式場效電晶體（n-type FinFET）中形成磊晶源極/汲極區。然而，這些實施例可應用於其他的半導體裝置/製程，例如平面式電晶體。在一些實施例中，文中所敘述的磊晶源極/汲極區包括一摻雜砷（As）之矽鍺（SiGe）底層。在一些情況下，鍺的存在得以使活化砷摻質（activated As dopants）的濃度提升。再者，底層中砷的存在可以阻擋其他摻質擴散至鰭式場效電晶體的其他區域中。
第1圖是根據本發明一些實施例的鰭式場效電晶體（FinFET）的立體圖。鰭式場效電晶體包括在基底50（例如半導體基底）上之鰭片58。隔離區56設置在基底50中，且鰭片58突出於隔離區56的上方且形成於相鄰的隔離區56之間。雖然文中是將隔離區56描述/示出為與基底50分離，但是文中所使用的「基底」一詞可以用於僅指半導體基底或包括隔離區的半導體基底。一閘極介電層（gate dielectric layer）92沿著鰭片58的側壁並位於鰭片58的頂表面上方，且閘極電極（gate electrode）94位於閘極介電層92的上方。源極/汲極區 （source/drain regions）82設置在相對於閘極介電層92和閘極電極94的鰭片58的兩側中。第1圖還示出了在後面的圖式中所參照的剖面。參考剖面A-A是沿著閘極電極94的縱軸，並且在例如垂直於FinFET的源極/汲極區82之間的電流方向的方向上延伸。參考剖面 B-B 垂直於參考剖面A-A，是沿著鰭片58的縱軸，並且在例如FinFET的源極/汲極區82之間的電流方向的方向上延伸。參考剖面C-C係平行於參考剖面A-A且通過FinFET的一個源極/汲極區82。為清楚說明，後續圖式參照這些剖面進行說明。
以下根據一些實施例提出使用閘極後製製程（gate-last process）所形成之鰭式場效電晶體。在一些其他實施例中，也可使用閘極先製製程（gate first process）。再者，一些實施例也考慮了使用於平面裝置例如平面FET中的許多方面。
第2-12以及14A-20B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。除了多個鰭片/ FinFETs的結構之外，第2-12圖是基於第1圖的參考剖面A-A而繪示。除了多個鰭片/ FinFETs的結構之外，第8A-9B以及15A-20B圖中以A結尾的圖式是沿著第1圖中的參考剖面A-A而繪示，以B結尾的圖式是沿著第1圖中的參考剖面B-B而繪示。除了多個鰭片/FinFETs的結構之外，第14A以及14B圖是沿著第1圖中的參考剖面C-C所繪示。
第2圖中，提供一基底50。基底50可以是半導體基底，例如一塊狀半導體（bulk semiconductor）、一絕緣層上覆半導體（Semiconductor-On-Insulator；SOI）基底、或其類似物，其可以是已摻雜(如摻雜有p型或n型摻雜物)或未摻雜的基底。基底50可以是一晶圓，例如一矽晶圓。一般而言，一絕緣層上覆半導體包含形成在一絕緣層上的一層半導體材料。此絕緣層可例如為一埋入式的氧化物（BOX）層、氧化矽層或類似物。將上述絕緣層形成於一基底上，上述基底通常是一矽基底或一玻璃基底。亦可使用其他基底，例如多層基底或漸變基底。在一些實施例中，基底50的半導體材料可包含：矽；鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述之組合。
基底50的不同區域可用以形成n-型裝置，例如n-型金屬氧化物半導體（NMOS）電晶體（例如n-型鰭式場效電晶體），或者可用以形成p-型裝置，例如p-型金屬氧化物半導體（PMOS）電晶體（例如p型鰭式場效電晶體）。設置有n-型裝置或p-型裝置的基底50的區域可分別稱為「NMOS區域」或 「PMOS區域」。如下敘述的第2-20B圖係繪示基底50的一NMOS區域，但第2-20B圖也可應用於基底50的一PMOS區域。基底50的不同區域（例如NMOS區域以及/或PMOS）可物理性地分離，且不同的區域之間可能設置有任何數量的裝置部件（例如其他主動裝置、摻雜區、隔離結構等等）。
在第3圖中，在基底50上形成鰭片58。鰭片58例如可以是半導體條。在一些實施例中，可在基底50中蝕刻出多個溝槽，以形成鰭片58。上述蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻（reactive ion etch；RIE）、中性粒子束蝕刻（neutral beam etch；NBE）、其類似的蝕刻製程或上述蝕刻製程之組合。上述蝕刻可以是非等向性蝕刻。
可藉由任何適當的方法將上述鰭片圖案化。例如，可使用一道或多道微影製程將鰭片圖案化，上述一道或多道微影製程包含雙重圖案化（double-patterning）或多重圖案化（multi-patterning）製程。一般而言，雙重圖案化或多重圖案化製程是結合了微影及自對準製程（self-aligned processes），得以使形成的圖案的節距（pitch）小於使用單一、直接的微影製程所能得到的節距。例如，在一實施例中，在一基底的上方形成一犧牲層並使用微影製程將此犧牲層圖案化。使用自對準製程，在上述已圖案化的犧牲層旁邊形成間隔物。然後再移除犧牲層，利用留下來的間隔物將上述鰭片圖案化。
在第4圖中，在基底50上方且位於相鄰的鰭片58之間形成一絕緣材料 54。上述絕緣材料54可以是例如氧化矽的氧化物、氮化物、其類似物、或前述之組合，且可以藉由一高密度電漿化學氣相沉積法（high density plasma chemical vapor deposition ；HDP-CVD）、一流動式化學氣相沉積法（flowable chemical vapor deposition；FCVD）（例如，在一遠距離電漿系統進行一化學氣相沉積類的材料的沉積，並進行後續的固化以使其轉變為另一種材料，例如氧化物）、其類似方法或上述之組合。亦可使用藉由任何適當的製程形成的其他絕緣材料。在此示例中，絕緣材料54是以FCVD製程形成的氧化矽。在形成絕緣材料54之後可進行一退火製程。在一實施例中，可使過量的絕緣材料54覆蓋鰭片58的方式來形成絕緣材料54。
在第5圖中，對絕緣材料54進行一移除製程，以移除鰭片58上方多餘的絕緣材料54。在一些實施例中，可使用一平坦化製程，例如化學機械研磨（chemical mechanical polish； CMP）、回蝕製程、前述製程之組合、或類似製程，以進行移除。平坦化製程暴露出鰭片58。完成平坦化製程後，鰭片58 的頂表面與絕緣材料54的頂表面共平面。
在第6圖中，使絕緣材料54凹陷以形成淺溝槽隔離區（STI regions）56。使絕緣材料54凹陷，使得在區域中的鰭片58突出於相鄰的淺溝槽隔離區56之間。再者 ，淺溝槽隔離區56的頂表面可具有如圖所示的一平坦表面、或者是一凸表面、一凹表面（例如為淺碟凹陷（dishing）表面）、或前述表面之組合。可藉由適當的蝕刻，將絕緣材料54的頂表面形成為平坦表面、凸表面及/或凹表面。可使用一可接受的蝕刻製程來使淺溝槽隔離區56凹陷，例如對於絕緣材料54的材料具有選擇性的蝕刻製程（例如，以比對鰭片58的材料更快的蝕刻速率對絕緣材料54的材料進行蝕刻）。
關於第2圖至第6圖敘述的製程僅是可以如何形成鰭片58的一個例子。在一些實施例中，可以在基底50的一頂表面的上方形成一介電層；蝕刻介電層而形成複數個穿過介電層的溝槽；可以在上述溝槽內磊晶成長而形成複數個同質磊晶結構（homoepitaxial structures）；以及可以使上述介電層下凹而使上述同質磊晶結構從介電層突出而形成複數個鰭片58。再者，在一些實施例中，可以使用異質磊晶結構（heteroepitaxial structures）形成鰭片58。例如，可以使第5圖中的鰭片58下凹，然後可以在凹陷的鰭片位置上方磊晶成長不同於鰭片58的材料。在一些另外的實施例中，可以在基底50的頂表面上方形成一介電層；蝕穿上述介電層以蝕刻出複數個溝槽；可以使用不同於基底50的材料，在上述溝槽內磊晶成長而形成複數個異質磊晶結構；以及可以使上述介電層下凹而使此些異質磊晶結構從介電層突出，以形成多個鰭片58。在一些實施例中，在磊晶成長同質磊晶結構或異質磊晶結構時，所磊晶成長的材料可在成長過程進行內摻雜（in situ doped），可免除之前或之後的佈植步驟，雖然內摻雜與佈植摻雜也可以一起進行。再者，在一NMOS區域中與在一PMOS區域中磊晶成長不同的材料，可具有一些優點。在各種實施例中，鰭片58的上部可包含矽鍺（Six Ge1-x ，x可為約0至1）、碳化矽、純鍺或實質上的純鍺、一III-V族化合物半導體、一II-VI族化合物半導體、或類似材料。 例如，用以形成III-V族化合物半導體的可取得的材料包含，但不限制於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及類似材料。
再者，在第6圖中，可在鰭片58及/或基底50中形成適當的井區（未繪示）。在一些實施例中，可以在NMOS區域中形成一P型井區，可以一個或多個不同的PMOS區域中形成N型井區。在具有不同井區型態的實施例中，可使用一光阻或其他遮罩（未繪示）來對不同區域進行不同的佈植步驟。例如，可在鰭片58及淺溝槽隔離區56的上方形成光阻。然後，對此光阻進行圖案化，以暴露出基底50的另一區域P，例如為一個或多個PMOS區域。可藉由使用一旋轉塗佈技術形成上述光阻，並使用可接受的微影技術而將光阻圖案化。對光阻進行圖案化之後，在PMOS區域中進行n型不純物的佈植，而上述光阻可作為遮罩以實質上避免將n型不純物植入其他區域，例如第6圖所示之NMOS區域或其他的NMOS區域。上述n型不純物可以是磷、砷或同類物質，且植入的n型不純物的濃度是等於或小於約1018 cm-3 ，例如在約1017 cm-3 到約1018 cm-3 的範圍內。在上述佈植之後，例如藉由一可接受的灰化製程，而移除上述光阻。
在PMOS區域進行佈植之後，於鰭片58與淺溝槽隔離區56的上方形成光阻。對此光阻進行圖案化，以暴露出基底50的NMOS區域。可藉由使用一旋轉塗佈技術形成上述光阻，並使用可接受的微影技術而將光阻圖案化。對光阻進行圖案化後，在NMOS區域進行p型不純物的佈植，而上述光阻可作為遮罩而實質上避免將p型不純物植入PMOS區域中。上述p型不純物可以是硼、BF2 、或同類物質，且植入的p型不純物的濃度等於或小於約1018 cm-3 ，例如在約1017 cm-3 到約1018 cm-3 的範圍內。在上述佈植之後，例如藉由一可接受的灰化製程，移除上述光阻。
在進行離子佈植之後，可進行一退火製程，將已被植入的上述p型不純物與n型不純物活化。在一些實施例中，磊晶鰭片的成長材料可以在成長過程中被內摻雜，此可免除上述佈植，雖然內摻雜與離子佈植的摻雜亦可以一起使用。
在第7圖中，在鰭片58上形成一虛置介電層（dummy dielectric layer）60。虛置介電層60可以是氧化物（例如氧化矽）、氮化物（例如氮化矽）、前述之組合或其類似材料，並可根據可接受的技術而被沉積或是熱成長。在虛置介電層60上方形成虛置閘極層62，且在虛置閘極層62上方形成遮罩層64。可將虛置閘極層62沉積在虛置介電層60的上方，然後例如藉由一化學機械研磨法將虛置閘極層62平坦化。可將遮罩層64沉積在虛置閘極層62的上方。.虛置閘極層62可以是一導電材料，且可以選自結晶矽（多晶矽）、結晶矽鍺（多晶矽鍺）、金屬氮化物、金屬矽化物、金屬氧化物和金屬之群組。在一實施例中，沉積非晶矽和進行再結晶，以形成多晶矽。虛置閘極層62可利用物理氣相沉積法（physical vapor deposition；PVD）、化學氣相沉積法、濺鍍、或其他已知或已用來沉積導電材料的技術，而進行沉積。虛置閘極層62也可以是由相較於蝕刻隔離區具有較高蝕刻選擇比的其他材料所形成。例如，遮罩層64可包括氧化物（例如氧化矽）、氮化物（例如氮化矽）、氮氧化矽、其他材料或類似物、或多層的前述材料。於此示例中，所形成的虛置閘極層62及單一的遮罩層64是橫跨NMOS區域與PMOS區域。在一些實施例中，可在NMOS區域與PMOS區域中形成分離的虛置閘極層62，且可在NMOS區域與PMOS區域中形成分離的遮罩層64。
第8A至16B圖繪示了製造實施例之裝置的各種附加步驟。在第8A、8B圖中，可利用適當微影與蝕刻製程對遮罩層64進行圖案化，而形成遮罩74。之後，利用適當的蝕刻製程將遮罩74的圖案轉移至虛置閘極層62和虛置介電層60，以形成虛置閘極72。虛置閘極72覆蓋鰭片58的通道區。遮罩74的圖案可以用來使各個虛置閘極72與相鄰的虛置閘極物理性地分隔開來。虛置閘極72也可具有與各個磊晶的鰭片58的長度方向基本上垂直的長度方向。
再者，在第8A、8B圖中，可以在虛置閘極72、遮罩74及/或鰭片58的暴露表面上形成閘極密封間隔層（gate seal spacer layer）80。可以通過一熱氧化製程或一沉積製程，且之後搭配非等向性蝕刻製程，而形成閘極密封間隔層80。
在形成閘極密封間隔層80之前或之後，可進行佈植而形成輕摻雜源極/汲極（lightly doped source/drain ；LDD）區（未特別繪示）。在不同裝置型態的實施例中，與前述第6圖中所討論的佈植製程類似，可在一第一區域上方形成一遮罩，例如光阻，此時暴露出一第二區域，並將適當型態的不純物（例如n-型或p-型不純物）植入第二區域中被暴露出的鰭片58。然後，可將上述遮罩移除。接著，可在第二區域上方形成一遮罩（未繪示），例如光阻，此時曝露出第一區域，並將適當型態的不純物植入第一區域中被暴露出的鰭片58。然後可將上述遮罩移除。上述n-型不純物可以是上述討論的任一種n-型不純物，而上述p-型不純物可以是上述討論的任一種p-型不純物。輕摻雜源極/汲極區可各具有約1015 cm-3 至約1016 cm-3 的不純物濃度。可使用一退火步驟，對已植入的不純物進行活化。
在第9A、9B圖中，在閘極密封間隔層80上且沿著虛置閘極72及遮罩74的側壁形成閘極間隔物86。可以順應性地沉積一材料，且之後對此材料進行非等向性蝕刻，以形成閘極間隔物86。閘極間隔物86的材料可以是氮化矽、SiCN、前述之組合、或其類似物。
在第10-12圖中，根據一些實施例，在鰭片58中形成磊晶源極/汲極區82。第10-12圖是沿著參考剖面B-B而繪示，並且繪示出在相鄰虛置閘極72之間的一個鰭片58中的一個磊晶源極/汲極區82之形成。在鰭片58中形成磊晶源極/汲極區82，使得各個虛置閘極72位於一對相鄰的磊晶源極/汲極區82之間。在一些實施例中，磊晶源極/汲極區82可延伸通過輕摻雜源極/汲極區。在一些實施例中，可利用閘極密封間隔層80和閘極間隔物86而使磊晶源極/汲極區82可與虛置閘極72相隔開來。
在形成磊晶源極/汲極區82的期間，可利用一遮罩（未繪示）遮住PMOS區域。首先參照第10圖，對鰭片58進行一圖案化製程，以在鰭片58的源極/汲極區中形成凹部81。此圖案化製程的方式，可在相鄰的虛置閘極72（在鰭片58的內部區域）之間形成凹部81，或者在一隔離區56和相鄰的虛置閘極72（在鰭片58的末端區域）之間形成凹部81。在一些實施例中，此圖案化製程可包含一適當的非等向性乾式蝕刻，而使用虛置閘極72、閘極間隔物86以及/或隔離區作為一組合式遮罩。在一些實施例中，所形成的凹部81可具有從鰭片58的頂表面起算，約40nm至約80nm範圍之間的一垂直深度。適合的非等向性乾式蝕刻可包含反應性離子蝕刻（RIE）、中性粒子束蝕刻（NBE）、其類似的蝕刻製程或上述製程之組合。於第一圖案化製程中使用RIE的一些實施例中，舉例而言，可以選擇製程參數，例如製程氣體混合物，偏置電壓和射頻功率，使得主要是使用物理性蝕刻（例如離子轟擊）而非化學性蝕刻（例如通過化學反應的自由基蝕刻）來進行蝕刻。在一些實施例中，可提高偏置電壓以提高離子轟擊製程中所使用的離子轟擊能量，因而增加物理性蝕刻的速率。由於物理性蝕刻在本質上是非等向性的，化學性蝕刻在本質上是等向性的，因此使用物理性蝕刻在垂直方向上的蝕刻速率會大於在側向方向上的蝕刻速率。在一些實施例中，可以使用包括CH3 F、CH4 、HBr、O2 、Ar、類似物前述之組合的製程氣體混合物，來進行非等向性蝕刻製程。在一些實施例中，圖案化製程係形成具有U形底表面的凹部81。凹部81也可以稱為U形凹部（U-shaped recesses）81，第10圖中繪示一個示例性的凹部81。
第11-12圖繪示根據一些實施例，在凹部81中形成磊晶源極/汲極區82。磊晶源極/汲極區82可包含任何可接受的材料，例如對於n-型FinFETs的適當的材料。在一些實施例中，是由多層的磊晶層形成磊晶源極/汲極區82。在一些實施例中，一個磊晶源極/汲極區82的不同磊晶層可具有不同組成的半導體材料、不同摻雜物或者摻雜物之組合、或具有不同濃度的一種或多種摻雜物。磊晶源極/汲極區82的不同磊晶層之間的轉變可以是不連續的或是漸變式的。在如第12圖所示的一些實施例中，所示之磊晶源極/汲極區82包含多層的磊晶層 82A-82E，此些層在此可共同稱為磊晶源極/汲極區82。磊晶源極/汲極區82可具有高於鰭片58表面的表面，且磊晶源極/汲極區82可具有刻面（facets）。在一些實施例中，可在形成磊晶源極/汲極區82之後，進行退火步驟。在一些實施例中， 可在形成磊晶源極/汲極區82期間，例如在成長磊晶源極/汲極區82的一個磊晶層之後，進行退火步驟。
再參照第11圖，在凹部81中形成第一磊晶層82A。在一些實施例中， 第一磊晶層82A是矽（Si），且可包含其他半導體材料例如鍺（Ge），並可包含摻雜物例如鎵（Ga）、碳（C）、砷（As）或磷（P）、或其他材料。舉例而言，第一磊晶層82A可包含Si1-x Gex 之一組成，其中x是鍺的原子分數（atomic fraction），並且在整個第一磊晶層82A中可以是或者不是均勻的分布。在一些實施例中，原子分數x可在約0.001和約0.05之間，例如約0.005。 在一些例子中，在第一磊晶層82A中加入鍺可以增加第一磊晶層82A中摻雜物（例如磷、砷等等）的固溶度（solid solubility），因而允許更高濃度的活化摻雜物（以下有更詳盡的描述）。在一些實施例中，砷、磷或其他摻雜物的濃度分布，並非在整個第一磊晶層82A中是均勻分布的。例如，第一磊晶層82A的遠離凹部81的側壁的部分（即，靠近頂表面“TS”）可以比第一磊晶層82A更接近凹部81的側壁的部分（即，靠近底表面“BS”）具有更高的磷濃度。凹部81的側壁。作為另一個例子，砷的濃度分佈在第一磊晶層82A內並且遠離頂表面（“TS”）和底表面（“BS”）可以是最大的。這些是示例，並且在其他實施例中其他的摻雜濃度分佈也是可能的。
第一磊晶層82A可以成長為覆蓋（亦即，順應性地沉積）凹部81的表面的一個層 ，且在凹部81的表面上可具有約0.5 nm 至約15 nm範圍之間的厚度。在一些實施例中，第一磊晶層82A可成長為多個磊晶的子層。例如，第一磊晶層82A可依序成長為第一子層、第二子層和第三子層。第一子層可以是摻雜砷的矽鍺，且厚度在約0.5 nm至約10 nm之間。第一子層可成長為具有約0.1%至約5%之間的鍺原子濃度，以及具有約1E20 cm-3 至約1E21 cm-3 之間的砷原子濃度。在一些例子中，第一子層可以在沒有明確地結合磷的情況下成長，雖然磷可能隨後會擴散至第一子層中，如下所述。第二子層可以是摻雜有砷和磷的矽鍺，且厚度在約1 nm至約10 nm之間。第二子層可成長為具有約0.1%至約5%之間的鍺原子濃度，具有約1E20 cm-3 至約1E21 cm-3 之間的砷原子濃度，以及具有約1E20 cm-3 至約1E21 cm-3 之間的磷原子濃度。第三子層可以是摻雜有磷的矽，且厚度在約1 nm至約10 nm之間。第三子層可成長為具有約1E20 cm-3 至約2E21 cm-3 之間的磷原子濃度。上述僅為示例，在其他實施例中，第一磊晶層82A可以具有更多數目的子層，或是更少數目的子層，或是具有不同組成、厚度或性質的多個子層。在一些例子中，其他子層或磊晶層中的摻雜物可能擴散，而使得某一子層可能包含有並非在該子層磊晶成長期間所明確摻雜的濃度非零的一種或多種摻雜物。
在一些實施例中，在磊晶成長期間將摻雜物（例如Ge、As、P，等等）以內摻雜方式摻入，而形成第一磊晶層82A。在一些實施例中，可藉由控制在第一磊晶層82A成長期間所摻入的摻雜物之含量，而控制摻雜物的摻雜濃度分布。舉例而言， 第一磊晶層82A可以形成為具有最大鍺濃度的矽鍺，其大約與砷的最大濃度一致。在一些實施例中，在凹部81中成長的第一磊晶層82A可以是未摻雜的矽，之後再佈植例如鍺、鎵、砷以及/或磷的物質於第一磊晶層82A中。在一些實施例中，沒有矽成長，而是將前述物質佈植於凹部81的暴露表面中。在佈植後可進行退火製程，以活化植入的物質。
於第一磊晶層82A的材料中結合鍺可具有一些優點。例如，矽中鍺的存在可以增加在退火製程期間被活化的例如砷或磷的摻雜物的含量。鍺原子大於矽原子，因此矽鍺中的空位（vacancies）可能大於矽中的空位。較大的空位可以使例如砷或磷的摻雜物更容易遷移到一空位中，並在退火製程期間變成活性摻雜物。因此，鍺的存在可以改善例如砷或磷的摻雜物的固溶度。在這種方式中，可以增加磊晶層（例如第一磊晶層82A）的活性摻雜物濃度。在一些實施例中，可以使用鎵代替鍺，或者除了鍺之外還使用鎵來改善摻雜物的固溶度。
再者，第一磊晶層82A中砷的存在可以阻擋磷原子，避免其擴散進入第一磊晶層82A。藉由在第一磊晶層82中摻雜砷，能降低可擴散通過第一磊晶層82A的磷原子的含量。擴散的磷原子可能是例如來自位於第一磊晶層82A上方的P-摻雜磊晶層，例如是以下敘述的一或多層的磊晶層82B-82E。在一些例子中，擴散進入鰭片58的磷原子會降低裝置的性能，例如使短通道效應惡化。以此種方式，使用砷於第一磊晶層82A中可降低摻雜物（例如，磷原子）擴散進入鰭片58，進而改善裝置的性能。如上所述，使用鍺和砷可以增加砷的濃度，因此在鍺和砷的存在下可以增強第一磊晶層82A的擴散阻擋特性（diffusion-blocking properties）。
再參照第12圖，根據一實施例，形成磊晶源極/汲極區82的其他的磊晶層82B-82E。可藉由單一磊晶製程或分開多道磊晶製程而形成磊晶層82B-82E。相較於第12圖中所示之磊晶層82B-82E僅為示例之用，在其他實施例中，磊晶源極/汲極區82可包含更多數目的磊晶層，或是更少數目的磊晶層，或是具有不同組成、厚度或其他性質的多個磊晶層。相較於第12圖所示，磊晶層82B-82E可具有不同形狀。圖中所示或其他變化形狀都在本揭露的範圍內。
在一些實施例中，第二磊晶層82B形成於第一磊晶層82A的上方。第二磊晶層82B可以是，例如，摻雜磷（P）的一矽層，且具有在約5 nm至約30 nm範圍之間的垂直厚度。在一些實施例中，第二磊晶層82B可成長為具有約1E20 cm-3 至約3E21 cm-3 之間的磷濃度。在一些實施例中，第二磊晶層82B可具有不同厚度，或者包含不同的摻雜物或不同的摻雜物濃度。
在一些實施例中，一第三磊晶層82C形成於第二磊晶層82B的上方。第三磊晶層82C可以是，例如，摻雜磷（P）的一矽鍺層，且具有在約5 nm至約30 nm範圍之間的垂直厚度。第三磊晶層82C可成長為具有約0.1%至約5%之間的鍺原子濃度。在一些實施例中，第三磊晶層82C可成長為具有約5E20 cm-3 至約5E21 cm-3 之間的磷濃度。在一些例子中，在第三磊晶層82C中加入鍺可以增加摻雜物（例如磷、砷，等等）於第三磊晶層82C中的固溶度，因而使得有更高濃度的活性摻雜物存在（以下有更詳盡的描述）。在一些例子中，在第三磊晶層82C中加入鍺，可以增進磊晶源極/汲極區82對鰭片58所施加應力的控制。在一些實施例中，第三磊晶層82C可具有不同厚度，或者包含不同的摻雜物或不同的摻雜物濃度。在一些實施例中，第三磊晶層82C可具有不同形狀，例如朝著第三磊晶層82C的底部傾斜的表面。
在一些實施例中，一第四磊晶層82D形成於第三磊晶層82C的上方。第四磊晶層82D可以是，例如，摻雜磷的一矽層，且具有在約5 nm至約30 nm範圍之間的垂直厚度。在一些實施例中，第四磊晶層82D可成長為具有約5E20 cm-3 至約5E21 cm-3 之間的磷濃度。在一些實施例中，第四磊晶層82D可具有不同厚度，或者包含不同的摻雜物或不同的摻雜物濃度。
在一些實施例中，一第五磊晶層82E形成於第四磊晶層82D的上方。第五磊晶層82E可以是，例如，摻雜磷的一矽鍺層，且具有在約1 nm至約5 nm範圍之間的垂直厚度。第五磊晶層82E可成長為具有約0.1%至約5%之間的鍺原子濃度。在一些實施例中，第五磊晶層82E可成長為具有約5E20 cm-3 至約2E21 cm-3 之間的磷濃度。在一些例子中， 第五磊晶層82E可包含碳以作為摻雜物，且可包含或不包含磷。在一些實施例中，第五磊晶層82E可成長為矽（不包含鍺）。在一些例子中，在第五磊晶層82E中加入鍺可以改善源極/汲極接觸件112到磊晶源極/汲極區82，如以下第20A-20B圖所討論。在一些實施例中，第五磊晶層82E可具有不同厚度，或者包含不同的摻雜物或不同的摻雜物濃度。
第13圖繪示一示範例的磊晶源極/汲極區的摻雜物之濃度分佈，其可類似於先前描述的磊晶源極/汲極區82。第13圖在Y軸上示出了矽磊晶源極/汲極區中的摻雜物濃度（對數刻度，任意單位）以及在X軸上的在磊晶源極/汲極區中的深度（任意單位）。曲線130顯示鍺的濃度分佈，曲線132顯示砷的濃度分佈，曲線134顯示磷的濃度分佈。在磊晶源極/汲極區中的深度是沿著自磊晶源極/汲極區的頂表面朝向磊晶源極/汲極區的底表面的垂直方向上進行量測。例如，可如第12圖中的“D” 方向所示，量測磊晶源極/汲極區82的深度。第13圖中也標示出磊晶層82A-82E，雖然磊晶層82A-82E的標示是概略性的並且是作為示例性說明之用。在其他實施例中，例如磊晶層82A-82E中的磊晶層可以是不同深度的，或者具有不同的相對尺寸。在一些實施例中，可以存在有除了第13圖中所示的摻雜物之外的其他摻雜物，或者與第13圖中所示的摻雜物不同的摻雜物，並且摻雜物可以具有不同的濃度或不同的濃度分佈。
如第13圖所示，第一磊晶層82A包含鍺（Ge）、砷（As）和磷（P）摻雜物。在第一磊晶層82A的內部，鍺和砷各具有一最大局部濃度。在第一磊晶層82A中的磷濃度隨著深度增加而減少。第二磊晶層82B包含磷以及相當少量的鍺或砷。第二磊晶層82B具有相當均勻的磷濃度，但在一些例子中，磷濃度可能會隨著深度增加而減少。第三磊晶層82C包含鍺和磷。鍺的濃度在第三磊晶層82C的內部具有一最大局部濃度。在一些例子中，第三磊晶層82C中鍺的最大濃度可能大於第一磊晶層82A中的鍺的最大濃度。第三磊晶層82C中磷的濃度可能大於第二磊晶層82B中的磷的濃度。在一些例子中，磊晶源極/汲極區82中磷的最大濃度可能是在第三磊晶層82C內。第四磊晶層82D 包含磷以及相當少量的鍺。在第四磊晶層82D 中的磷的濃度可能大於在第二磊晶層82B中的磷的濃度，但可能低於在第三磊晶層82C中的磷的濃度。在一些例子中， 在第四磊晶層82D中的磷的濃度可能會隨著深度增加而增加。第五磊晶層82E包含鍺和磷。在第五磊晶層82E中的磷的濃度可能低於其他磊晶層82A-82D的中一層或多層中的磷的濃度。在第五磊晶層82E中的鍺的濃度可能低於在第一磊晶層82A或第三磊晶層82C中的鍺的濃度。
根據使用磊晶製程來形成磊晶源極/汲極區82的結果，磊晶源極/汲極區82的上表面可具有刻面，且這些刻面可橫向地向外擴展而超過鰭片58的側壁。在一些實施例中，這些刻面使得同一FinFET的相鄰的磊晶源極/汲極區82合併，如第14A圖所示。在其他實施例中，在磊晶製程完成之後，相鄰的磊晶源極/汲極區82仍然保持分離，如第14B圖所示。
在形成磊晶源極/汲極區82之後，磊晶源極/汲極區可形成在基底50的一PMOS區域中（未示出）。可藉由遮罩遮蔽NMOS區域，且蝕刻PMOS區域中的鰭片58形成凹部，以及之後在凹部上磊晶成長，而在PMOS區域中形成磊晶源極/汲極區。在PMOS區域中的磊晶源極/汲極區可包含任何可接受的材料，例如p-型FinFETs的適當材料。例如，若鰭片58是矽，則在PMOS區域中的磊晶源極/汲極區可包含SiGe、SiGeB、Ge、GeSn、或其類似物質。在PMOS區域中的磊晶源極/汲極區可具有分別高於各鰭片58表面的表面，且磊晶源極/汲極區82可具有刻面或者合併。在一些實施例中，在NMOS區域中形成磊晶源極/汲極區之前，先在PMOS區域中形成磊晶源極/汲極區。
在第15A-15B圖中，沉積一層間介電質88於如第12圖以及第14A-14B圖所示的結構的上方。層間介電質88可以由一介電材料或一半導體材料製得，且可由任何適當方法進行沉積，例如化學氣相沉積法（CVD）、電漿輔助化學氣相沉積（PECVD）或流動式化學氣相沉積法（FCVD）。介電材料可包括例如磷矽玻璃（Phospho-Silicate Glass；PSG）、硼矽酸玻璃（Boro-Silicate Glass；BSG）、硼磷矽玻璃（Boron-Doped Phospho-Silicate Glass；BPSG）、非摻雜的矽玻璃（undoped Silicate Glass；USG）或其類似物質。半導體材料可包括非晶矽、矽鍺、鍺、或其類似物質。以任何可接受的製程形成的其他絕緣或半導體材料也可以用來形成層間介電質88。在一些實施例中，在層間介電質88、磊晶源極/汲極區82、硬質遮罩74和閘極間隔物86之間設置一接觸蝕刻停止層（CESL）87。接觸蝕刻停止層87可包含一介電材料，例如SiN、SiO、SiON、或其類似物質、或前述之組合。
在第16A、16B圖中，可進行一平坦化製程，例如化學機械研磨，使層間介電質88的頂表面與虛置閘極72的頂表面齊平。此平坦化製程亦可移除虛置閘極72上的遮罩74，以及移除在遮罩74側壁上的閘極密封間隔層80及閘極間隔物86的部分。在平坦化製程之後，虛置閘極72、閘極密封間隔層80、閘極間隔物86以及層間介電質88的頂表面皆形成共平面。因此，虛置閘極72的頂表面自層間介電質88暴露出來。
在第17A、17B圖中，以一或多個蝕刻步驟，移除虛置閘極72以及直接位於除虛置閘極72下方的虛置介電層60，因此形成多個凹部90。在一些實施例中，以一非等向性乾式蝕刻製程移除虛置閘極72。例如，蝕刻製程可包括一種乾式蝕刻，其使用可選擇性地蝕刻虛置閘極72但不蝕刻層間介電質88或閘極間隔物86的反應氣體。各凹部90分別暴露出相應鰭片58的通道區。每個通道區是位於一對相鄰的磊晶源極/汲極區82之間。在上述移除的過程中，在蝕刻虛置閘極 72時，可將虛置介電層60作為一蝕刻停止層。然後，可以在移除虛置閘極 72之後，移除虛置介電層60。
在第18A、18B圖中，形成閘極介電層92及閘極電極94，以作為替換閘極（replacement gates）。閘極介電層92是順應性地沉積於凹部90內，例如在鰭片58的頂表面與側壁上以及在閘極密封間隔層80/閘極間隔物86的側壁上。閘極介電層92也可形成於層間介電質88的頂表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽、類似物、或前述的多層結構。在一些實施例中，閘極介電層92包含一高介電常數（high-k）介電材料，而且在這些實施例中，閘極介電層92可具有大於約7.0的介電常數(k值)，且可包含一金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb、類似物、或上述之組合的矽酸鹽。閘極介電層92的形成方法可包含分子束沉積（Molecular-Beam Deposition；MBD）、原子層沉積（ALD）、電漿輔助化學氣相沉積（PECVD）、或類似的形成方法。
閘極電極94分別沉積在閘極介電層92的上方，並填充凹部90的剩餘部分。閘極電極94可包括一含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al、上述之組合、或上述之多層結構。舉例而言，雖然圖中是繪示單一層的閘極電極94，但可在凹部90中沉積任何數目的功函數調節層（work function tuning layers）。在填充閘極電極94之後，可進行例如化學機械研磨的一平坦化製程，以移除閘極介電層92及閘極電極94的材料的多餘部分，此多餘部分是指在層間介電質88的頂表面上方的部分。閘極電極94及閘極介電層92留下的材料部分，則形成所製造的鰭式場效電晶體的替換閘極。閘極電極94及閘極介電層92可合稱為一「閘極」或一「閘極堆疊」。閘極和閘極堆疊可沿著鰭片58的通道區的側壁延伸。
在NMOS區域與PMOS區域所形成的閘極介電層92可以同時形成，使得各區域的閘極介電層92可以用相同的材料製作；而且也可以同時形成閘極電極94，使各區域的閘極電極94可以用相同的材料製作。在一些實施例中，可藉由個別的製程分開形成各區域的閘極介電層92，使得各區域的閘極介電層92可以是不同的材料，且亦可藉由個別的製程分開形成各區域的閘極電極94，使得各區域的閘極電極94可以是不同的材料。可使用各種遮罩步驟，以在進行個別的製程時，遮罩可暴露出適當的區域。
在第19A、19B圖中，在層間介電質88的上方沉積另一層間介電質108。在一實施例中，層間介電質108是藉由流動式化學氣相沉積形成的一流動式膜。在一些實施例中，層間介電質108是由一介電材料形成，此介電材料例如為磷矽玻璃、硼矽酸玻璃、硼磷矽玻璃、非摻雜的矽玻璃、或其類似物質，並可藉由例如化學氣相沉積與電漿輔助化學氣相沉積、或其類似的任何適當的方法沉積而成。
在第20A、20B圖中，形成閘極接觸件110及源極/汲極接觸件112，而使其穿透層間介電質108及層間介電質88。設置源極/汲極接觸件112的開口是穿過層間介電質108及層間介電質88而形成，設置閘極接觸件110的開口是穿過層間介電質108而形成。可以使用可接受的微影與蝕刻的技術來形成上述開口。一襯層（liner）例如是一擴散阻障層、一黏著層、或類似層。而一導體材料是形成在上述開口中。上述襯層可包含鈦、氮化鈦、鉭、氮化鉭、類似材料、或前述之組合。上述導體材料可以是銅、一銅合金、銀、金、鎢、鈷、鋁、鎳、其類似材料、或前述之組合。可進行例如化學機械研磨的一平坦化製程，以移除在層間介電質108的表面上方的多餘的材料。留下的襯層及導電材料則形成上述開口中的源極/汲極接觸件112與閘極接觸件110。可進行一退火製程，以在磊晶源極/汲極區82以及源極/汲極接觸件112之間的界面處形成金屬矽化物（silicide）。閘極接觸件110是物理性且電性地連接至閘極電極94，源極/汲極接觸件112是物理性且電性地連接至磊晶源極/汲極區82。雖然第20A-20B圖中繪示閘極接觸件110以及源極/汲極接觸件112是在相同的剖面，然而在其他實施例中，閘極接觸件110以及源極/汲極接觸件112也可分別形成在不同的剖面。再者，第20A-20B圖中所示出的閘極接觸件110以及源極/汲極接觸件112僅為例示之用，而並非限制本揭露於任一方面。例如，閘極接觸件110可以如圖所示垂直對齊於鰭片58，或者可以設置在閘極電極94上方的不同位置。再者，源極/汲極接觸件112可以在形成閘極接觸件110之前、同時或之後而形成。
根據一實施例，一種半導體裝置的形成方法包括在自基底向上延伸的鰭片上方和沿著鰭片的側壁沉積一虛置閘極；沿著虛置閘極的側壁形成一閘極間隔物；在相鄰於閘極間隔物的鰭片中形成一凹部；以及在凹部中形成一源極/汲極區。源極/汲極區的形成包括：在凹部中形成一第一層，第一層包含摻雜有第一濃度的鍺以及第一濃度的第一n型摻雜物的矽；以及磊晶成長第二層於第一層的上方，此第二層包含摻雜有一濃度的第二n型摻雜物的矽，其中第二n型摻雜物不同於第一n型摻雜物，其中第二層具有低於第一濃度的第二濃度的鍺，其中第二層具有第二濃度的第一n型摻雜物，且第二濃度低於第一層中第一n型摻雜物的第一濃度，其中第一層使第二層與鰭片分隔開來。在一實施例中，上述第一層更包括鎵。在一實施例中，上述第一n型摻雜物是砷。在一實施例中，上述第二n型摻雜物是磷。在一實施例中，上述第一層包括第二n型摻雜物，其中在第一層之頂表面處的第二n型摻雜物的第一濃度係大於第一層之底表面處的第二n型摻雜物的第二濃度。在一實施例中，此形成方法更包括磊晶成長第三層於第二層的上方，且第三層具有與第一層不同的材料組成，第三層包括摻雜有第二n型摻雜物的矽。在一實施例中，上述第三層更包括鎵。在一實施例中，在第三層中第二n型摻雜物的濃度係大於在第二層中第二n型摻雜物的濃度。在一實施例中，在凹部中形成第一層包括植入第一n型摻雜物於凹部的側壁中。
根據一實施例，一種半導體裝置的形成方法包括在自基底向上延伸的鰭片上方和沿著鰭片的側壁形成一虛置閘極；沿著虛置閘極的側壁形成一閘極間隔物；在相鄰於閘極間隔物的鰭片中非等向性地蝕刻出一凹部；以及在凹部中磊晶成長一源極/汲極區。在凹部中磊晶成長源極/汲極區包括成長一第一摻雜矽層內襯於凹部中，第一摻雜矽層包含鍺摻雜物和第一n型摻雜物；以及成長第二摻雜矽層於第一摻雜矽層之上，第二摻雜矽層包含不同於第一n型摻雜物的第二n型摻雜物，其中第二摻雜矽層的一部分不含有第一n型摻雜物。此半導體裝置的形成方法更包括以一功能性閘極堆疊置換虛置閘極，此功能性閘極堆疊設置於鰭片上方且沿著鰭片的側壁設置。在一實施例中，此第一摻雜矽層包含在0.5% 至2%範圍之間的鍺。在一實施例中，此第一n型摻雜物是砷，此第二n型摻雜物是磷。在一實施例中，磊晶成長源極/汲極區更包括成長一第三摻雜矽層於第二摻雜矽層的上方，第三摻雜矽層包含第二n型摻雜物。在一實施例中，此第三摻雜矽層更包括一鍺摻雜物。在一實施例中，磊晶成長源極/汲極區更包括成長一第四摻雜矽層，其中第四摻雜矽層包含第二n型摻雜物的第一濃度係大於在第二摻雜矽層中的第二n型摻雜物的第二濃度。
根據一實施例，一種半導體裝置包括自基底延伸的鰭片；位於鰭片上方和沿著鰭片的側壁設置的一閘極堆疊；沿著閘極堆疊的側壁設置的一閘極間隔物，以及位於鰭片中且相鄰於閘極間隔物的一磊晶源極/汲極區。磊晶源極/汲極區包括位於鰭片上方的第一磊晶層，第一磊晶層包含矽、鍺和砷；以及位於第一磊晶層上方的第二磊晶層，第二磊晶層包含矽和磷，第一磊晶層使第二磊晶層與鰭片分隔開來。在一實施例中，磊晶源極/汲極區更包括第三磊晶層於第二磊晶層的上方，第三磊晶層包含矽、鍺和磷。在一實施例中，磊晶源極/汲極區更包括第四磊晶層於第三磊晶層的上方，且更包括第五磊晶層於第四磊晶層的上方，其中第四磊晶層包含矽和磷，且第五磊晶層包含矽和鍺。在一實施例中，第三磊晶層、第四磊晶層和第五磊晶層具有砷，且其砷濃度小於第一磊晶層的砷濃度。 在一實施例中，第一磊晶層具有在0.5%至2%範圍之間的鍺原子濃度。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基底； 54:絕緣材料； 56:隔離區（淺溝槽隔離區）； 58:鰭片； 60:虛置介電層； 62:虛置閘極層； 64:遮罩層； 72:虛置閘極； 74:遮罩； 80:閘極密封間隔層； 81、90:凹部； 82:磊晶源極/汲極區； 82A:第一磊晶層； 82B:第二磊晶層； 82C:第三磊晶層； 82D:第四磊晶層； 82E:第五磊晶層； 86:閘極間隔物； 88、108:層間介電質； 92:閘極介電層； 94:閘極電極； 110:閘極接觸件； 112:源極/汲極接觸件； D:方向； 130、132、134:曲線。
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是根據本發明一些實施例的鰭式場效電晶體（FinFET）的立體圖。 第2、3、4、5、6、7、8A、8B、9A以及9B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。 第10圖是根據本發明一些實施例之製造FinFET的一個中間階段在鰭片的源極/汲極區中形成凹部的剖面示意圖。 第11-12圖是根據本發明一些實施例之製造FinFET的中間階段形成磊晶源極/汲極區的剖面示意圖。 第13圖繪示本發明一些實施例的磊晶源極/汲極區的摻雜物之濃度分佈。 第14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A和20B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。
50:基底
58:鰭片
60:虛置介電層
72:虛置閘極
74:遮罩
80:閘極密封間隔層
82A:第一磊晶層
82B:第二磊晶層
82C:第三磊晶層
82D:第四磊晶層
82E:第五磊晶層
86:閘極間隔物
D:方向

Claims (14)

  1. 一種半導體裝置的形成方法，包括：在自一基底向上延伸的一鰭片上方和沿著該鰭片的側壁沉積一虛置閘極；沿著該虛置閘極的側壁形成一閘極間隔物；在相鄰於該閘極間隔物的該鰭片中形成一凹部；以及在該凹部中形成一源極/汲極區，且該源極/汲極區的形成包括：在該凹部中形成一第一層，該第一層包含摻雜有第一濃度的鍺以及第一濃度的第一n型摻雜物的矽；以及磊晶成長一第二層於該第一層的上方，該第二層包含摻雜有一濃度的第二n型摻雜物的矽，其中該第二n型摻雜物不同於該第一n型摻雜物，其中該第二層具有低於該第一濃度的第二濃度的鍺，其中該第二層具有第二濃度的該第一n型摻雜物，且該第二濃度低於該第一層中該第一n型摻雜物的該第一濃度，其中該第一層使該第二層與該鰭片分隔開來。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第一層更包括鎵。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第一n型摻雜物是砷。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第二n型摻雜物是磷。
  5. 如申請專利範圍第1-4項任一項所述之半導體裝置的形成方法，其中該第一層包括該第二n型摻雜物，其中在該第一層之頂表面處的該第二n型摻雜物的第一濃度係大於該第一層之底表面處的該第二n型摻雜物的第二濃度。
  6. 如申請專利範圍第1-4項任一項所述之半導體裝置的形成方法， 更包括磊晶成長一第三層於該第二層的上方，且該第三層具有與該第一層不同的材料組成，該第三層包括摻雜有該第二n型摻雜物的矽。
  7. 如申請專利範圍第6項所述之半導體裝置的形成方法，其中該第三層更包括鎵。
  8. 如申請專利範圍第6項所述之半導體裝置的形成方法，其中在該第三層中該第二n型摻雜物的濃度係大於在該第二層中該第二n型摻雜物的該濃度。
  9. 如申請專利範圍第1-4項任一項項所述之半導體裝置的形成方法，其中在該凹部中形成該第一層包括植入該第一n型摻雜物於該凹部的側壁中。
  10. 一種半導體裝置的形成方法，包括：在自一基底向上延伸的一鰭片上方和沿著該鰭片的側壁形成一虛置閘極；沿著該虛置閘極的一側壁形成一閘極間隔物；在相鄰於該閘極間隔物的該鰭片中非等向性地蝕刻出一凹部；在該凹部中磊晶成長一源極/汲極區，包括：成長一第一摻雜矽層內襯於該凹部中，該第一摻雜矽層包含一鍺摻雜物和一第一n型摻雜物；以及成長一第二摻雜矽層於該第一摻雜矽層之上，該第二摻雜矽層包含不同於該第一n型摻雜物的一第二n型摻雜物，其中該第二摻雜矽層的一部分不含有該第一n型摻雜物；以及以一功能性閘極堆疊置換該虛置閘極，該功能性閘極堆疊設置於該鰭片上方且沿著該鰭片的側壁。
  11. 如申請專利範圍第10項所述之半導體裝置的形成方法，其中該第一摻雜矽層包含在0.5%至2%範圍之間的鍺。
  12. 一種半導體裝置，包括： 自一基底延伸的一鰭片；一閘極堆疊，位於該鰭片上方和沿著該鰭片的側壁設置；一閘極間隔物，沿著該閘極堆疊的側壁設置；以及一磊晶源極/汲極區，位於該鰭片中且相鄰於該閘極間隔物，該磊晶源極/汲極區包括：一第一磊晶層位於該鰭片上方，該第一磊晶層包含矽、鍺和砷；一第二磊晶層位於該第一磊晶層上方，該第二磊晶層包含矽和磷，該第一磊晶層使該第二磊晶層與該鰭片分隔開來；以及一第三磊晶層於該第二磊晶層的上方，該第三磊晶層包含矽、鍺和磷。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該磊晶源極/汲極區更包括一第四磊晶層於該第三磊晶層的上方，且更包括一第五磊晶層於該第四磊晶層的上方，其中該第四磊晶層包含矽和磷，且該第五磊晶層包含矽和鍺。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該第三磊晶層、該第四磊晶層和該第五磊晶層具有砷，且其砷濃度小於該第一磊晶層的砷濃度。
TW108134666A 2018-09-27 2019-09-25 半導體裝置及其形成方法 TWI742435B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862737770P 2018-09-27 2018-09-27
US62/737,770 2018-09-27
US16/196,832 US10720530B2 (en) 2018-09-27 2018-11-20 Semiconductor device and methods of forming same
US16/196,832 2018-11-20

Publications (2)

Publication Number Publication Date
TW202029417A TW202029417A (zh) 2020-08-01
TWI742435B true TWI742435B (zh) 2021-10-11

Family

ID=69946607

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108134666A TWI742435B (zh) 2018-09-27 2019-09-25 半導體裝置及其形成方法

Country Status (5)

Country Link
US (5) US10720530B2 (zh)
KR (2) KR102263032B1 (zh)
CN (1) CN110957221B (zh)
DE (1) DE102019117191B4 (zh)
TW (1) TWI742435B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879124B2 (en) * 2017-11-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form a fully strained channel region
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
CN113113408A (zh) * 2020-02-27 2021-07-13 台湾积体电路制造股份有限公司 半导体装置
US11522049B2 (en) 2020-04-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for source and drain structures to increase transistor performance
TWI764399B (zh) 2020-04-27 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置、積體晶片及其形成方法
DE102020124588B4 (de) * 2020-05-20 2024-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Prozesse zum entfernen von spitzen von gates
US11935793B2 (en) * 2020-05-29 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual dopant source/drain regions and methods of forming same
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof
US11489075B2 (en) 2020-06-29 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11355587B2 (en) * 2020-08-06 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain EPI structure for device boost
US12266572B2 (en) 2020-08-13 2025-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded stressors in epitaxy source/drain regions
US11594638B2 (en) 2020-08-14 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for semiconductor devices
US11532520B2 (en) 2020-08-14 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US11777036B2 (en) * 2020-08-27 2023-10-03 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US12279451B2 (en) 2020-08-31 2025-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain feature with multiple epitaxial layers
KR102800629B1 (ko) 2020-12-10 2025-04-24 삼성전자주식회사 반도체 장치
KR102883713B1 (ko) * 2020-12-24 2025-11-12 삼성전자주식회사 반도체 장치 및 제조방법
US11476342B1 (en) * 2021-05-05 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with improved source and drain contact area and methods of fabrication thereof
US12477764B2 (en) * 2021-05-13 2025-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a source/drain of a semiconductor device using multiple implantation processes
KR20230033099A (ko) 2021-08-27 2023-03-08 삼성전자주식회사 반도체 장치
US12040384B2 (en) * 2021-08-27 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain structure for semiconductor device
KR102845855B1 (ko) 2021-09-28 2025-08-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US12396192B2 (en) * 2021-10-20 2025-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Leakage reduction for multi-gate devices
US20230197716A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Transistors with epitaxial source/drain liner for improved contact resistance

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9923081B1 (en) * 2017-04-04 2018-03-20 Applied Materials, Inc. Selective process for source and drain formation

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598142B2 (en) * 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
KR101087939B1 (ko) * 2009-06-17 2011-11-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8338259B2 (en) 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
US8680613B2 (en) * 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US9142642B2 (en) * 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US9166044B2 (en) * 2013-09-27 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Raised epitaxial LDD in MuGFETs
US9178045B2 (en) 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
US9276113B2 (en) * 2014-03-10 2016-03-01 International Business Corporation Structure and method to make strained FinFET with improved junction capacitance and low leakage
US9318608B1 (en) 2014-09-29 2016-04-19 Globalfoundries Inc. Uniform junction formation in FinFETs
US9548362B2 (en) * 2014-10-10 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices with anti-punch through layers and methods of forming same
US9343300B1 (en) 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
US9680014B2 (en) * 2015-04-17 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin structures and manufacturing method thereof
US9449975B1 (en) 2015-06-15 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices and methods of forming
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9793400B2 (en) 2015-10-12 2017-10-17 International Business Machines Corporation Semiconductor device including dual-layer source/drain region
US9608069B1 (en) * 2016-04-13 2017-03-28 Intenational Business Machines Corporation Self aligned epitaxial based punch through control
US10297664B2 (en) * 2017-04-13 2019-05-21 Globalfoundries Inc. Nanosheet transistor with uniform effective gate length
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9923081B1 (en) * 2017-04-04 2018-03-20 Applied Materials, Inc. Selective process for source and drain formation

Also Published As

Publication number Publication date
US20240186415A1 (en) 2024-06-06
US20200105934A1 (en) 2020-04-02
KR102341989B1 (ko) 2021-12-22
CN110957221B (zh) 2023-09-22
TW202029417A (zh) 2020-08-01
US10720530B2 (en) 2020-07-21
KR20210071893A (ko) 2021-06-16
KR20200036733A (ko) 2020-04-07
CN110957221A (zh) 2020-04-03
US11522086B2 (en) 2022-12-06
DE102019117191A1 (de) 2020-04-02
US12446254B2 (en) 2025-10-14
US10991826B2 (en) 2021-04-27
US11935955B2 (en) 2024-03-19
US20200350435A1 (en) 2020-11-05
US20230102873A1 (en) 2023-03-30
KR102263032B1 (ko) 2021-06-11
DE102019117191B4 (de) 2023-04-27
US20210257496A1 (en) 2021-08-19

Similar Documents

Publication Publication Date Title
TWI742435B (zh) 半導體裝置及其形成方法
US11646231B2 (en) Semiconductor device and method
US11961768B2 (en) CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
US20240363753A1 (en) Epitaxial Source/Drain Structure and Method of Forming Same
TWI821415B (zh) 半導體裝置及其形成方法
US20210057570A1 (en) Semiconductor Device and Method
US12125876B2 (en) Semiconductor device and method
US10985266B2 (en) Method of gap filling for semiconductor device
TW202038316A (zh) 半導體裝置及其形成方法
KR20210028067A (ko) 반도체 디바이스 및 방법
TW202032635A (zh) 半導體裝置及其形成方法
US20230253254A1 (en) Semiconductor Device and Method
US12495568B2 (en) Dummy Fin structures and methods of forming same
US20240087947A1 (en) Semiconductor device and method of manufacturing