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TWI742137B - 半導體裝置的製造方法 - Google Patents

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TWI742137B
TWI742137B TW106127768A TW106127768A TWI742137B TW I742137 B TWI742137 B TW I742137B TW 106127768 A TW106127768 A TW 106127768A TW 106127768 A TW106127768 A TW 106127768A TW I742137 B TWI742137 B TW I742137B
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潘正揚
張世杰
李承翰
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置的製造方法包含形成閘極堆疊於基底上；成長源極/汲極區相鄰於閘極堆疊，源極/汲極區為N型摻雜的矽；於源極/汲極區上成長半導體蓋層，半導體蓋層具有鍺雜質，源極/汲極區不含鍺雜質；沉積金屬層於半導體蓋層上；將金屬層和半導體蓋層退火，以在源極/汲極區上形成矽化物層，矽化物層具有鍺雜質；以及形成金屬接觸電性耦接至矽化物層。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體技術，特別有關於半導體裝置的結構及其製造方法。
半導體裝置使用於各種電子應用中，例如個人電腦、手機、數位相機和其它電子設備。半導體裝置的製造通常是藉由依序地沉積絕緣或介電層、導電層和半導體層的材料於半導體基底上，以及使用微影和蝕刻製程將各種材料層圖案化，以形成電路組件和元件於半導體基底上。
半導體產業藉由持續縮減最小部件的尺寸，以達到持續改善各種電子元件(例如電晶體、二極體、電阻器、電容等等)的積體密度，使得更多元件被整合至給定的區域。然而，隨著最小部件的尺寸縮小，在每一個使用的製程中產生額外的問題，這些額外的問題應被克服。
根據一些實施例，提供半導體裝置的製造方法，此方法包含形成閘極堆疊於基底上；成長源極/汲極區相鄰於閘極堆疊，源極/汲極區為N型摻雜的矽；成長半導體蓋層於源極/汲極區上，半導體蓋層具有鍺雜質，源極/汲極區不含鍺雜質；沉積金屬層於半導體蓋層上；將金屬層和半導體蓋層退火，以在源極/汲極區上形成矽化物層，矽化物層具有鍺雜質； 以及形成金屬接觸電性耦接至矽化物層。
根據另一些實施例，提供半導體裝置的製造方法，此方法包含形成閘極堆疊於基底上；在第一成長步驟中，成長源極/汲極區相鄰於閘極堆疊，源極/汲極區為N型摻雜的矽；在第一成長步驟後，於第二成長步驟中，在源極/汲極區上成長半導體蓋層，第一成長步驟和第二成長步驟係在原位(in situ)實施而不破壞真空，半導體蓋層為矽鍺(SiGe)或矽鍺磷(SiGeP)；形成層間介電質於半導體蓋層和源極/汲極區上；在層間介電質中形成開口，開口露出半導體蓋層的頂面；在開口中和半導體蓋層的頂面上沉積金屬層；將金屬層和半導體蓋層退火，以形成矽化物層於源極/汲極區上；以及形成金屬接觸電性耦接至矽化物層。
根據又一些實施例，提供半導體裝置的製造方法，此方法包含形成閘極堆疊於基底上；成長源極/汲極區相鄰於閘極堆疊，源極/汲極區為N型摻雜的矽；形成層間介電質於源極/汲極區上；在層間介電質中形成開口，開口露出源極/汲極區；在開口中和源極/汲極區上成長半導體蓋層，半導體蓋層為矽鍺(SiGe)或矽鍺磷(SiGeP)；沉積金屬層於開口中和半導體蓋層的頂面上；將金屬層和半導體蓋層退火，以形成矽化物層於源極/汲極區上；以及形成金屬接觸電性耦接至矽化物層。
50‧‧‧基底
50B‧‧‧第一區
50C‧‧‧第二區
52、56‧‧‧鰭
54‧‧‧隔離區
58‧‧‧虛設介電層
60‧‧‧虛設閘極層
62‧‧‧遮罩層
70‧‧‧虛設閘極
72‧‧‧遮罩
80‧‧‧閘極密封間隔物
81‧‧‧輕摻雜源極/汲極區
82‧‧‧源極/汲極區
84‧‧‧半導體蓋層
86‧‧‧閘極間隔物
88、100‧‧‧層間介電質
90‧‧‧凹口
92‧‧‧閘極介電層
94‧‧‧閘極電極
112‧‧‧開口
114‧‧‧金屬層
116‧‧‧矽化物層
118‧‧‧導電材料
120、122‧‧‧接觸
1801、1803、1805、1807、1809‧‧‧步驟
A-A、B-B、C-C‧‧‧參考剖面
為了讓本發明實施例的各個觀點能更明顯易懂，以下配合所附圖式作詳細說明。應該注意，根據工業中的標準 範例，各個部件(features)未必按比例繪製。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
第1圖係根據一些實施例，以三維圖說明鰭式場效電晶體的示範例。
第2-6、7A-17A、7B-17B、18A-18C、19A-19B、20A-20C、21A-23A及21B-23B圖係根據一些實施例所繪示的製造鰭式場效電晶體之各個中間階段的剖面示意圖。
以下揭露內容提供了許多不同實施例或範例，用於實現本發明實施例的不同部件。以下描述各部件及其排列方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而不在於限制本發明實施例之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，為了容易描述，在此可以使用例如“在...底下”、“在...下方”、“下”、“在...上方”、“上”等空間相關用語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件之間的關係。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方位定 向(旋轉90度或在其他方位上)，並且在此使用的空間相關描述可以同樣地作出相應的解釋。
根據各種實施例，提供半導體裝置及其形成方法。特別是，在磊晶成長源極/汲極區之後，於源極/汲極區上方形成半導體蓋層。在後續的步驟中，在半導體裝置上形成層間介電質(inter-layer dielectric，ILD)，且在層間介電質中形成開口，露出半導體蓋層。在開口中沉積金屬，且將金屬與半導體蓋層一起退火，以產生矽化物(silicide)。然後形成接觸電性耦接至矽化物。在一些實施例中，源極/汲區為磊晶成長的N型摻雜的矽區，半導體蓋層是在N型摻雜的矽區上磊晶成長的矽鍺(SiGe)層，且金屬為鈦(Ti)。將金屬和半導體蓋層退火形成富含鍺的矽化鈦(TiSi2)矽化物。藉由改變矽化物中鍺的量，相對於矽化物的串聯電阻(series resistance)(Rs)而言，源極/汲極接觸的串聯電阻(Rc)可產生改變。可最佳化或至少改善矽化物中形成的鍺的量，而減少由驅動電流導致的漏電，驅動電流係經由Rc和Rs驅動，且Rc和Rs係隨著縮小的裝置之接觸面積減少而增加。在此討論實施例的一些變化。本發明所屬技術領域中具有通常知識者將輕易地了解，在其它實施例的範圍內可做其它改變。雖然方法實施例以特定順序討論，各種其它方法實施例可以用任何合邏輯的順序執行，且可包含比本文描述更少或更多的步驟。
第1圖以三維圖說明鰭式場效電晶體(Fin field-effect transistor，FinFET)的示範例。鰭式場效電晶體包含在基底50上的鰭56。隔離區54形成於基底50上，且鰭56從相 鄰的隔離區54之間向上突出。閘極介電質92沿著鰭56的側壁且在鰭56的頂面上，閘極電極94在閘極介電質92上。源極/汲極區82相對於閘極介電質92和閘極電極94設置於鰭56的相對兩側內。第1圖更說明在後續圖式中所使用的參考剖面。剖面A-A跨過鰭式場效電晶體的通道、閘極介電質92和閘極電極94。剖面B-B係垂直於剖面A-A，沿著鰭56的縱軸，且在例如源極/汲極區82之間的電流方向上。剖面C-C係平行於剖面A-A，且跨過鰭式場效電晶體的源極/汲極區82。為了清晰易懂，後續圖式參照這些參考剖面。
本文討論的一些實施例係討論使用閘極後(gate-last)製程形成的鰭式場效電晶體。在另一些實施例中，可使用閘極先(gate-first)製程。此外，一些實施例考量到用在平面裝置中，例如平面式場效電晶體。
第2到6圖係根據一些示範性實施例所繪示的製造鰭式場效電晶體的各個中間階段的剖面示意圖。除了多個鰭式場效電晶體以外，第2到6圖說明第1圖中的參考剖面A-A。
在第2圖中，形成基底50。基底50可以是半導體基底，例如主體(bulk)半導體基底、絕緣體上的半導體(semiconductor-on-insulator，SOI)基底或類似的半導體基底，且基底50可以摻雜(例如，用P型或N型的摻質)或不摻雜。基底50可以是晶圓，例如矽晶圓。一般而言，絕緣體上的半導體(SOI)基底是一層半導體材料形成於絕緣層上。絕緣層可以是例如埋藏氧化物(buried oxide，BOX)層、氧化矽層或類似的絕緣層。在基底上提供絕緣層，基底通常為矽或玻璃基底。也可使用其 它基底，例如多層或梯度基底(gradient substrate)。在一些實施例中，基底50的半導體材料可包含矽；鍺；化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述之組合。
基底50具有第一區50B和第二區50C。第一區50B可用於形成N型裝置，例如N型金氧半導體電晶體(N-channel metal oxide semiconductor transistor，NMOS電晶體)，例如N型鰭式場效電晶體。第二區50C可用於形成P型裝置，例如P型金氧半導體電晶體(P-channel metal oxide semiconductor transistor，PMOS電晶體)，例如P型鰭式場效電晶體。在一些實施例中，第一區50B和第二區50C都用來形成相同類型的裝置，例如兩區都用於N型裝置或P型裝置。
在第3圖中，在基底50中形成鰭52。鰭52為長條形半導體(semiconductor strip)。在一些實施例中，可藉由在基底50中蝕刻出溝槽，而在基底50中形成鰭52。蝕刻可為任何可接受的蝕刻製程，例如：反應式離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻或前述之組合。蝕刻可為異向性。
在第4圖中，在相鄰的鰭52之間形成絕緣材料以形成隔離區54。絕緣材料可為氧化物，例如氧化矽；氮化物；類似材料或前述之組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動的化學氣相沉積(flowable CVD，FCVD)(例如：在遠距電漿系 統中以化學氣相沉積為基礎的材料沉積，且之後硬化使沉積材料轉變為另一材料，例如氧化物)、類似沉積或前述之組合來形成。可使用藉由任何可接受的製程形成的其它絕緣材料。在說明的實施例中，絕緣材料為利用可流動的化學氣相沉積(FCVD)製程形成的氧化矽。一旦形成絕緣材料，就可實施退火製程。絕緣材料可被稱為隔離區54。進一步在第4圖中，實施平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)，可移除任何過多的絕緣材料，並形成齊平的隔離區54的頂面和鰭52的頂面。
在第5圖中，將隔離區54凹陷，以形成淺溝槽隔離(shallow trench isolation，STI)區。將隔離區54凹陷，使得第一區50B和第二區50C的鰭56從相鄰的隔離區54之間突出。此外，隔離區54的頂面可具有如圖示的平坦表面、外凸表面、內凹表面(例如碟狀)或前述之組合。可藉由合適的蝕刻，讓形成的隔離區54的頂面為平坦、外凸和/或內凹。使用可接受的蝕刻製程，例如對隔離區54的材料有選擇性的蝕刻製程，將隔離區54凹陷，例如，可以使用利用CERTAS®蝕刻的化學氧化物移除或應用材料公司(Applied Materials)的SICONI工具或稀釋氫氟酸。
本發明所屬技術領域中具有通常知識者將輕易地了解到，在第2到5圖所描述的製程只是如何形成鰭56的一個示範例。在一些實施例中，可在基底50的頂面上形成介電層；可穿過介電層蝕刻出溝槽；可在溝槽內磊晶成長同質磊晶結構；以及可將介電層凹陷，使得同質磊晶結構從介電層突出以形成 鰭。在一些實施例中，可使用異質磊晶結構於鰭52。例如，可讓第4圖的鰭52凹陷，且可在凹陷位置內磊晶成長與鰭52不同的材料。在一些其他實施例中，可在基底50的頂面之上形成介電層；可穿過介電層蝕刻出溝槽；可在溝槽內使用與基底50不同的材料來磊晶成長異質磊晶結構；以及可讓介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭56。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，在成長過程中可對成長的材料進行原位(in situ)摻雜，這樣可免除之前和後續的佈植，但是原位(in situ)和佈植摻雜可以一起使用。再者，在NMOS區磊晶成長與PMOS區不同的材料可能是有利的。在各種實施例中，鰭56可由矽鍺(SixGe1-x，X可介於大約0和1之間)、碳化矽、純或大致上純的鍺、第三-五族(III-V)化合物半導體、第二-六族(II-VI)化合物半導體或類似材料形成。例如，用於形成第三-五族(III-V)化合物半導體的可用材料包含，但不限於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似材料。
此外，在第5圖中，可在鰭56、鰭52和/或基底50中形成合適的井區(未繪示)。在一些實施例中，可在第一區50B中形成P型井，並且可在第二區50C中形成N型井。在一些實施例中，P型井或N型井在第一區50B和第二區50C兩者中形成。
在具有不同井區類型的實施例中，可使用光阻或其它遮罩(未繪示)來達成用於第一區50B和第二區50C的不同佈植步驟。例如，可在第一區50B的鰭56和隔離區54上形成光阻。將光阻圖案化以露出基底50的第二區50C，例如PMOS區。 可藉由使用旋塗技術形成光阻，並使用可接受的光微影技術將光阻圖案化。一旦光阻圖案化後，在第二區50C執行N型雜質的佈植，且光阻可作為遮罩，以大致上防止N型雜質佈植入第一區50B，例如NMOS區。N型雜質可為磷、砷或類似雜質，並且N型雜質佈植於第二區50C的濃度等於或小於1018cm-3，例如介於約1017cm-3和約1018cm-3之間。佈植之後可移除光阻，例如藉由可接受的灰化製程。
在第二區50C的佈植之後，可在第二區50C的鰭56和隔離區54上形成光阻。將光阻圖案化以露出基底50的第一區50B，例如NMOS區。可藉由使用旋塗技術形成光阻，並使用可接受的光微影技術將光阻圖案化。一旦光阻圖案化後，在第一區50B執行P型雜質的佈植，且光阻可作為遮罩，以大致上防止P型雜質佈植入第二區50C，例如PMOS區。P型雜質可為硼、二氟化硼(BF2)或類似雜質，並且P型雜質佈植於第一區50B的濃度等於或小於1018cm-3，例如介於約1017cm-3和約1018cm-3之間。佈植之後可移除光阻，例如藉由可接受的灰化製程。
在第一區50B和第二區50C的佈植之後，可進行退火以活化植入的P型和/或N型雜質。在一些實施例中，在成長過程期間，磊晶鰭的成長材料可進行原位(in situ)摻雜，這樣可免除前述的佈植，然而原位和佈植摻雜也可一起使用。
在第6圖中，在鰭56上形成虛設(dummy)介電層58。虛設介電層58可例如為氧化矽、氮化矽、前述之組合或類似材料，且可根據可接受的技術來沉積或熱成長虛設介電層58。在虛設介電層58上形成虛設閘極層60，以及在虛設閘極層 60上形成遮罩層62。虛設閘極層60可沉積於虛設介電層58上，然後例如藉由化學機械研磨(CMP)進行平坦化。遮罩層62可沉積於虛設閘極層60上。虛設閘極層60可為導電材料，且可選自於包含多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物(metallic nitride)、金屬矽化物(metallic silicide)、金屬氧化物(metallic oxide)和金屬之群組。在一些實施例中，沉積非晶矽並且再結晶以產生多晶矽。可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、濺鍍沉積或其它在本技術領域中所熟知且用於沉積導電材料的技術來沉積虛設閘極層60。虛設閘極層60可由其它材料製成，這些材料與隔離區的蝕刻具有高的蝕刻選擇性。遮罩層62可包含，例如SiN、SiON或類似材料。在本示範例中，形成跨過第一區50B和第二區50C的單一虛設閘極層60和單一遮罩層62。在一些實施例中，可在第一區50B和第二區50C形成分開的虛設閘極層，且可在第一區50B和第二區50C形成分開的遮罩層。
第7A到21B圖係根據一些實施例所繪示鰭式場效電晶體的製造中更多的中間階段的剖面示意圖。在第7A到21B圖中，除了多個鰭式場效電晶體之外，結尾標記A的圖式是沿著第1圖的參考剖面A-A繪示。第7A到21B圖所示的實施例繪示說明製造N型裝置的中間階段，例如NMOS電晶體，例如N型鰭式場效電晶體。以此情況而言，結尾標記B的圖式是沿著類似的參考剖面B-B繪示且在第一區50B中(例如基底50的N型區域)，且結尾標記C的圖式是沿著類似的參考剖面C-C繪示。應 理解的是，類似的技術可應用於製造P型裝置，例如PMOS電晶體，例如P型鰭式場效電晶體。
在第7A和7B圖中，使用可接受的光微影和蝕刻技術可將遮罩層62圖案化，以形成遮罩72。藉由可接受的蝕刻技術可將遮罩72的圖案轉移至虛設閘極層60和虛設介電層58，以形成虛設閘極70。虛設閘極70覆蓋鰭56的各別通道區。虛設閘極70的縱向方向也可大致上垂直於各別磊晶鰭的縱向方向。
此外，在第7A和7B圖中，可在虛設閘極70和/或鰭56露出的表面上形成閘極密封間隔物(gate seal spacer)80。熱氧化或沉積之後進行異向性蝕刻可形成閘極密封間隔物80。閘極密封間隔物80密封閘極堆疊的側壁，且可作為額外的閘極間隔層。
閘極密封間隔物80形成之後，可實施輕摻雜源極/汲極(lightly doped source/drain，LDD)區81的佈植。在具有不同裝置類型的實施例中，類似前述第5圖的佈植，可在第一區50B上方形成遮罩，例如光阻，並露出第二區50C，且可將合適的雜質類型(例如N型或P型)植入第二區50C中露出的鰭56，然後可移除遮罩。之後，可在第二區50C上方形成遮罩，例如光阻，並露出第一區50B，且可將合適的雜質類型植入第一區50B中露出的鰭56，然後可移除遮罩。N型雜質可為先前所述的任何N型雜質，且P型雜質可為先前所述的任何P型雜質。輕摻雜源極/汲區81可具有雜質濃度從約1015cm-3到約1016cm-3的。可使用退火活化植入的雜質。
在第8A和8B圖中，在鰭56中形成磊晶源極/汲極區 82。在鰭56中形成磊晶源極/汲極區82使得每個虛設閘極70設置於各自鄰近的一對磊晶源極/汲極區82之間。在一些實施例中，磊晶源極/汲極區82可延伸穿過輕摻雜源極/汲區81。
在具有不同裝置類型的實施例中，區域中的磊晶源極/汲極區82可在分開的製程中形成。在這些實施例中，可遮蔽第二區50C且順應性地(conformally)沉積虛設間隔層於第一區50B，接著進行異向性蝕刻以形成虛設閘極間隔物(未繪示)，其係沿著第一區50B的虛設閘極70和/或閘極密封間隔物80的側壁，藉此來形成第一區50B的磊晶源極/汲極區82。然後，蝕刻第一區50B的磊晶鰭的源極/汲極區以形成凹口。在凹口中磊晶成長第一區50B的磊晶源極/汲極區82。如果第一區50B為N型裝置區，磊晶源極/汲極區82可包含任何可接受的材料，例如適合N型鰭式場效電晶體的材料。例如，如果鰭56是矽，磊晶源極/汲極區82可包含Si、SiC、SiCP、SiP或類似材料。在形成N型裝置的實施例中，磊晶源極/汲極區82為摻雜磷的矽(SiP)，且大致上不含鍺。如果第一區50B為P型裝置區，磊晶源極/汲極區82可包含任何可接受的材料，例如適合P型鰭式場效電晶體的材料。例如，如果鰭56是矽，磊晶源極/汲極區82可由SiGe、SiGeB、Ge、GeSn或類似材料形成。在形成P型裝置的實施例中，磊晶源極/汲極區82為摻雜硼的矽鍺(SiGe：B)，且大致上不含碳。第一區50B的磊晶源極/汲極區82可具有從鰭56各自的表面升起的表面且可具有刻面(facets)。之後，如同第二區50C上的遮罩，例如藉由蝕刻，移除第一區50B的虛設閘極間隔物。
形成第一區50B的磊晶源極/汲極區82之後，可遮蔽第一區50B且在第二區50C順應性地沉積虛設間隔層，接著進行異向性蝕刻形成虛設閘極間隔物(未繪示)，其係沿著第二區50C的虛設閘極70和/或閘極密封間隔物80的側壁，藉此來形成第二區50C的磊晶源極/汲極區82。然後，蝕刻第二區50C的磊晶鰭的源極/汲極區以形成凹口。在凹口中磊晶成長第二區50C的磊晶源極/汲極區82。如前所述，第二區50C的磊晶源極/汲極區82可包含任何可接受的材料，例如適合P型鰭式場效電晶體或N型鰭式場效電晶體的材料。第二區50C的磊晶源極/汲極區82可具有從鰭56的各自表面升起的表面且可具有刻面。之後，如同第一區50B上的遮罩，例如藉由蝕刻，移除第二區50C的虛設閘極間隔物。
在第9A和9B圖中，在磊晶源極/汲極區82上形成半導體蓋層84。半導體蓋層84包含雜質。當矽化物層在後續的製程步驟(於下文討論)中形成時，此雜質會擴散進矽化物層。磊晶源極/汲極區82大致上不含半導體蓋層84中的雜質。半導體蓋層84可進行摻雜或不摻雜。半導體蓋層84的雜質可為半導體，且可與摻雜的摻質不同。在形成N型裝置的實施例中，磊晶源極/汲極區82可由SiP形成，且半導體蓋層84可由SiGe形成。在這樣的實施例中，Ge為半導體蓋層84的雜質，且磊晶源極/汲極區82大致上不含此雜質Ge。
當形成磊晶源極/汲極區82時，可在原位(in situ)形成半導體蓋層84，例如不破壞真空；或可在分開的製程中形成半導體蓋層84。在原位形成半導體蓋層84和磊晶源極/汲極 區82的實施例中，可在第一磊晶成長步驟中形成磊晶源極/汲極區82，然後可在第二磊晶成長步驟中形成半導體蓋層84，而不破壞由第一磊晶成長步驟產生的真空。半導體蓋層84的厚度可小於磊晶源極/汲極區82的厚度。半導體蓋層84可具有約1nm到約10nm的厚度。在原位形成半導體蓋層84和磊晶源極/汲極區82的實施例中，磊晶源極/汲極區82和半導體蓋層84可用類似的磊晶成長製程形成。
在第10A和10B圖中，閘極間隔物86沿著虛設閘極70的側壁形成於閘極密封間隔物80上。可藉由順應性地沉積材料且接著異向性蝕刻此材料來形成閘極間隔物86。閘極間隔物86的材料可為氮化矽、氮碳化矽(SiCN)、前述之組合或類似材料。蝕刻可對閘極間隔物86的材料有選擇性，使得在形成閘極間隔物86的過程中，磊晶源極/汲極區82不會被蝕刻。
類似先前討論過用來形成輕摻雜源極/汲極區的製程，可對磊晶源極/汲極區82、半導體蓋層84和/或磊晶鰭植入摻質，接著進行退火，以形成源極/汲極區。源極/汲極區可具有雜質濃度介於約1019cm-3和約1021cm-3之間。用於源極/汲極區之N型和/或P型雜質可為先前討論過的任何雜質。在一些實施例中，可同時摻雜磊晶源極/汲極區82和半導體蓋層84。在一些實施例中，磊晶源極/汲極區82和/或半導體蓋層84可在成長過程中進行原位(in situ)摻雜。
在第11A和11B圖中，層間介電質88沉積於第10A和10B圖所示的結構上。層間介電質88可由介電材料或半導體材料形成，且可藉由任何適合的方法沉積，例如化學氣相沉積 (CVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)或可流動的化學氣相沉積來沉積。介電材料可包含磷矽酸鹽玻璃(phosphor-silicate glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、無摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)或類似材料。半導體材料可包含非晶矽、矽鍺(SixGe1-x，X可介於約0和1之間)、純鍺或類似材料。可使用其它藉由任何可接受的製程形成的絕緣或半導體材料。
在第12A和12B圖中，可執行平坦化製程，例如化學機械研磨(CMP)，使得層間介電質88的頂面與虛設閘極70的頂面齊平。化學機械研磨也可移除虛設閘極70上的遮罩72。因此，虛設閘極70的頂面穿過層間介電質88而露出。
在第13A和13B圖中，在蝕刻步驟中移除虛設閘極70的露出部分、閘極密封間隔物80和位於露出的虛設閘極70正下方的虛設介電層58，因此形成凹口90。在一些實施例中，藉由異向性乾蝕刻製程移除虛設閘極70。例如，蝕刻製程可包含使用反應性氣體的乾蝕刻製程，其選擇性地蝕刻虛設閘極70，而不蝕刻層間介電質88或閘極間隔物86。每個凹口90都露出各自的鰭的通道區。每個通道區都設置於相鄰的一對磊晶源極/汲極82之間。在移除的過程中，當蝕刻虛設閘極70時，可使用虛設介電層58作為蝕刻中止層。在移除虛設閘極70之後，可移除虛設介電層58和閘極密封間隔物80。
在第14A和14B圖中，形成閘極介電層92和閘極電極94做為取代閘極。閘極介電層92順應性地沉積於凹口90內， 例如在鰭56的頂面和側面上，以及在閘極間隔物86的側壁上，並且在層間介電質88的頂面上。根據一些實施例，閘極介電層92為氧化矽、氮化矽或多層的前述材料。在一些實施例中，閘極介電層92是高介電常數介電材料，且在這些實施例中，閘極介電層92可具有大於約7.0的介電常數，且可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽和前述之組合。在閘極介電層92是高介電常數介電材料的實施例中，可在鰭56上形成界面層(未繪示)，且閘極介電層92可形成於界面層上。界面層可由例如SiO2形成，且可藉由例如將凹口90內的鰭56氧化而形成。閘極介電層92的形成方法可包含分子束沉積(molecular-beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、電漿增強化學氣相沉積(PECVD)和類似方法。
閘極電極94各自地沉積於閘極介電層92上，且填充凹口90的剩餘部分。閘極電極94可為含金屬的材料，例如TiN、TaN、TaC、Co、Ru、Al、前述之組合或多層的前述材料。在填充閘極電極94之後，可進行平坦化製程，例如化學機械研磨，以移除閘極介電層92的過多部分和閘極電極94的材料，其中過多部分是在層間介電質88的頂面上。閘極電極94的材料和閘極介電層92所產生的剩餘部分因此形成所產生的鰭式場效電晶體的取代電極。閘極電極94和閘極介電層92可統稱為「閘極」或「閘極堆疊」。
可同時在第一區50B和第二區50C形成閘極介電層92，使得每一區的閘極介電層92都由相同的材料形成，且可同 時形成每一區的閘極電極94，使得每一區的閘極電極94都由相同的材料形成。在一些實施例中，在每一區的閘極介電層92可藉由不同的製程形成，使得每一區的閘極介電層92可由不同的材料形成，且在每一區的閘極電極94可藉由不同的製程形成，使得每一區的閘極電極94可由不同的材料形成。當使用不同的製程時，可使用各種遮蔽步驟以遮蔽並露出合適的區域。
在第15A和15B圖中，層間介電質100沉積於層間介電質88上。在一些實施例中，層間介電質100是利用可流動的化學氣相沉積法(FCVD)形成的可流動膜。在一些實施例中，層間介電質100由介電材料形成，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、無摻雜的矽酸鹽玻璃(USG)或類似材料，且可藉由任何適合的方法沉積，例如化學氣相沉積(CVD)和電漿增強化學氣相沉積(PECVD)。
在第16A和16B圖中，穿過層間介電質88和層間介電質100形成用於接觸(contact)的開口112。開口112露出半導體蓋層84的頂面。全部的開口112可在同一製程中同時形成，或在分開的製程中形成，且可使用可接受的光微影和蝕刻技術來形成開口112。
在第17A和17B圖中，在開口112內形成金屬層114。金屬層114可順應性地形成於層間介電質100的頂面、層間介電質88的側壁和半導體蓋層84的頂面上。可藉由任何適合的方法，例如物理氣相沉積、化學氣相沉積和電漿增強化學氣相沉積來沉積金屬層114。在一些實施例中，金屬層114由Ti或Co形成，但是可理解的是，可使用任何合適的金屬。
在一些實施例中，也在開口112內形成襯墊(liner)(未繪示)。襯墊可為擴散阻障層(diffusion barrier layer)、黏著層或類似的層，且可防止金屬層114擴散至層間介電質88或層間介電質100內。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。
在第18A和18B圖中，執行退火製程，以在半導體蓋層84和金屬層114之間的界面處形成矽化物層116。在一些實施例中，退火製程大致上消耗在開口112底部的全部的半導體蓋層84和/或金屬層114。在一些實施例中，只有消耗部分的半導體蓋層84和/或金屬層114。
在矽化物層116形成的期間，半導體蓋層84中的雜質擴散進矽化物層116中。在只有消耗部分的半導體蓋層84的實施例中，在半導體蓋層84的剩餘部分中的一些或全部的雜質(例如鍺)可遷移並擴散進矽化物層116中。例如，在半導體蓋層84之不與金屬層114接觸的部分中的雜質可擴散進矽化物層116中。半導體蓋層84中的半導體材料與金屬層114的金屬形成矽化物，且半導體蓋層84中的雜質變成在矽化物層116中的雜質。當磊晶源極/汲極區82由Si形成，半導體蓋層84由SiGe形成，且金屬層114由Ti形成時，矽化物層116包含富含Ge雜質的TiSi2。同樣地，當金屬層114由Co形成時，矽化物層116包含富含Ge雜質的CoSi2。對N型裝置而言，矽化物層116中的Ge雜質改變金屬-半導體接面的能帶結構，使得費米能階(Fermi level)可去釘紮(de-pinned)。這樣可以降低金屬-半導體接面的蕭特基能障高度(Schottky barrier height)，藉此降低接面的接 觸阻抗。
退火製程包含執行一或更多退火步驟或製程。可在較高的溫度下，執行每一個連續的退火步驟。在第18C圖中說明用於形成矽化物層116的一或更多退火步驟。在步驟1801中，金屬層114沉積於半導體蓋層84上。在步驟1803中，將裝置加熱至約300℃，維持約200至500秒，例如約250秒的一段時間。在步驟1805中，將裝置加熱至約500℃，維持約200至500秒，例如約250秒的一段時間。在步驟1807中，將裝置加熱至約600℃，維持約200至500秒，例如約250秒的一段時間。在步驟1807的期間，半導體蓋層84的鍺開始排出。在步驟1809中，裝置維持在約600℃，且維持約100至200秒的一段時間。在步驟1809的期間，半導體蓋層84的鍺開始聚集。隨著退火溫度在每一個連續的退火步驟中上升，半導體蓋層84的鍺聚集於矽化物層116的TiSi2的結晶晶粒邊界(crystalline grain boundary)。在最後的退火製程(例如步驟1809)之後，半導體蓋層84可大致上為純SiP或Si，因為半導體蓋層84的鍺已聚集成矽化物層116的微細結晶晶粒邊界。再者，因為鍺為較大的原子，摻質可從磊晶源極/汲極區82(例如，當使用SiP時摻質為P)擴散進入半導體蓋層84，這可幫助磊晶源極/汲極區82和/或半導體蓋層84的應變工程(strain engineering)。在一或更多退火步驟之後，可消耗一些或全部的半導體蓋層84和金屬層114。例如，這兩層都可被充分消耗，這兩層都沒被充分消耗，半導體蓋層84可沒被消耗而金屬層114被消耗，或者半導體蓋層84被消耗而金屬層114沒有被消耗。每一層被消耗的量取決於半導體蓋層84和 金屬層114的材料性質。
在磊晶源極/汲極區82由Si或SiP形成，且半導體蓋層84由SiGe或SiGeP的實施例中(例如：用於NMOS裝置)，矽化物層116的厚度可為磊晶源極/汲極區82的厚度的約1%至20%。磊晶源極/汲極區82和矽化物層116中雜質的濃度可在不同深度變化。在一些實施例中，在矽化物層116的表面，鍺的濃度為約1%；在半導體蓋層84所在的深度，濃度增加至約3.5%；在深度增加到磊晶源極/汲極區82中時，濃度降低至小於1%。換句話說，大部分的雜質可集中在稍微低於矽化物層116頂面的深度。在一些實施例中，鍺濃度為約1%至約20%，且大部分的鍺在約1nm到約10nm的深度。
可執行蝕刻製程(未繪示)，使磊晶源極/汲極區82上的矽化物層116平坦化。此蝕刻可包含使用例如GeH4的蝕刻劑。
在第19A和19B圖中，在金屬層114上方且在開口112內形成導電材料118。導電材料118可為銅、銅合金、銀、金、鎢、鋁、鎳、鈷或類似材料。
在第20A、20B和20C圖，可執行平坦化製程，例如化學機械研磨，從層間介電質100的表面移除過多的材料。平坦化製程移除金屬層114和導電材料118在層間介電質100的頂面上且沿著此頂面延伸的部分。在開口112內的金屬層114和導電材料118的剩餘的部分形成接觸120。接觸120經由矽化物層116電性耦接至磊晶源極/汲極區82，且與矽化物層116物理性地接觸。如第20C圖所示，磊晶源極/汲極區82具有從鰭56之各 自的表面升起的表面，且半導體蓋層84和矽化物層116位於磊晶源極/汲極區82的頂面上。
在第21A和21B圖中，形成接觸122電性且物理性地耦接至閘極電極94。接觸122可採用類似於接觸120的方法或不同的方法形成，且可在同一或不同製程中形成。在不同製程中形成接觸122的實施例中，穿過層間介電質100形成用於接觸122的開口。可使用可接受的光微影和蝕刻技術形成開口。在開口內形成襯墊，例如：擴散阻障層、黏著層或類似的層，以及導電材料。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可包含銅、銅合金、銀、金、鎢、鋁、鎳或類似材料。可執行平坦化製程，例如化學機械研磨，從層間介電質100的表面移除過多的材料。剩餘的襯墊和導電材料在開口中形成接觸122。接觸122物理性且電性地耦接至閘極電極94。
在一些實施例中，線路(未繪示)可選擇性地與接觸120同時形成。線路可將接觸與其它裝置耦接。在這樣的實施例中，在層間介電質100上形成硬遮罩，在硬遮罩上形成介電層，且在介電層上形成矽層。可將矽層圖案化，例如用三層微影。可執行第一蝕刻製程，以在介電層、硬遮罩和層間介電質100的第一部分中形成開口112。可使用圖案化的矽層作為遮罩，執行第二蝕刻製程以同時延伸開口112穿過層間介電質100，以露出矽化物層116和/或半導體蓋層84，且在介電層被圖案化的矽層所露出的部分中形成溝槽。可在開口和溝槽內形成導電材料118，同時形成接觸120和線路。
第22A到23B圖係根據一些實施例所繪示的製造鰭 式場效電晶體的更多中間階段的剖面示意圖。在第22A到23B圖中，除了多個鰭式場效電晶體之外，結尾標記A的圖式是沿著第1圖的參考剖面A-A所繪示。第22A到23B圖所示的實施例繪示說明製造N型裝置，例如NMOS電晶體，例如N型鰭式場效電晶體的各個中間階段。因此，結尾標記B的圖式是沿著類似的參考剖面B-B所繪示且在第一區50B中(例如基底50的N型區域)。應理解的是，類似的技術可應用於製造P型裝置，例如PMOS電晶體，例如P型鰭式場效電晶體。
在第22A和22B圖中，半導體蓋層84不與磊晶源極/汲極區82一起在原位(in situ)形成，且不在磊晶源極/汲極區82上形成。取而代之地，先形成磊晶源極/汲極區82，然後沉積層間介電質88和層間介電質100於磊晶源極/汲極區82上。形成開口112，露出磊晶源極/汲極區82的頂面。然後，在磊晶源極/汲極區82的表面上於開口112內磊晶成長半導體蓋層82。可以使用類似於用來形成磊晶源極/汲極區82的製程來形成半導體蓋層84。
在第23A和23B圖中，在開口112內形成接觸120。作為形成接觸120的一部分，矽化物層116形成於半導體蓋層84上。使用類似於前述第19A和19B圖的製程形成矽化物層116，在此不複述細節。矽化物層116可消耗開口112中一些或全部的半導體蓋層84。因此，接觸120與磊晶源極/汲極區82電性接觸，且與矽化物層116物理性地接觸。形成與閘極電極94物理性且電性連接的接觸122。
實施例可達成許多優點。在源極/汲極區的頂部附 近形成例如鍺的雜質可增加矽化的速率，且在形成TiSi2矽化物的過程中增加源極/汲極區中的矽的消耗速率。特別是，因為在矽中可能存在自填隙(self-interstitial)缺陷，矽原子可能有擴散進TiSi2的晶格結構中的傾向，藉此取代晶格中的鍺原子。藉由降低源極/汲極接觸的接觸阻抗，可減少漏電流且可增加驅動電流。藉由減少漏電流，可減少熱預算(thermal budget)。添加鍺雜質至矽化物中可幫助將費米能階去釘紮(de-pin)，進而降低蕭特基能障高度和源極/汲極接觸的接觸阻抗。相較於不含鍺的矽化物，例如純的CoTi2或TiSi2，添加鍺至矽化物中可更加降低接觸阻抗。
根據一些實施例，半導體裝置的製造方法包含：形成閘極堆疊於基底上；成長源極/汲極區相鄰於閘極堆疊，源極/汲極區為N型摻雜的矽；成長半導體蓋層於源極/汲極區上，半導體蓋層具有鍺雜質，源極/汲極區不含鍺雜質；沉積金屬層於半導體蓋層上；將金屬層和半導體蓋層退火，以在源極/汲極區上形成矽化物層，矽化物層具有鍺雜質；以及形成金屬接觸電性耦接至矽化物層。
在另一些實施例中，金屬層和半導體蓋層的退火包含實施複數個退火製程。
在又一些實施例中，前述退火製程中的每一個連續的退火製程在更高的溫度中實施。
在又一些實施例中，將金屬層和半導體蓋層退火消耗全部的半導體蓋層及金屬層。
在又一些實施例中，將金屬層和半導體蓋層退火 不消耗全部的半導體蓋層或金屬層。
在又一些實施例中，源極/汲極區摻雜磷(P)。
在另一些實施例中，半導體蓋層摻雜磷。
在又一些實施例中，矽化物層的鍺雜質的濃度為1%到20%。
在又一些實施例中，在矽化物層中最大濃度的鍺雜質位於從矽化物層的頂面之1nm到10nm的深度。
在又一些實施例中，源極極/汲極區的成長和半導體蓋層的成長在原位(in situ)實施。
根據另一些實施例，半導體裝置的製造方法包含：形成閘極堆疊於基底上；在第一成長步驟中，成長源極/汲極區相鄰於閘極堆疊，源極/汲極區為N型摻雜的矽；在第一成長步驟後，於第二成長步驟中，在源極/汲極區上成長半導體蓋層，第一成長步驟和第二成長步驟在原位(in situ)實施而不破壞真空，半導體蓋層為矽鍺(SiGe)或矽鍺磷(SiGeP)；形成層間介電質於半導體蓋層和源極/汲極區上；在層間介電質中形成開口，開口露出半導體蓋層的頂面；沉積金屬層於開口內和半導體蓋層的頂面上；將金屬層和半導體蓋層退火，以形成矽化物層於源極/汲極區上；以及形成金屬接觸電性耦接至矽化物層。
在另一些實施例中，矽化物層的鍺濃度為1%到20%。
在另一些實施例中，在矽化物層中最大濃度的鍺位於1nm到10nm的深度。
在另一些實施例中，金屬層和半導體蓋層的退火包含實施複數個退火製程，這些退火製程中的每一個連續的退火製程在更高的溫度中實施。
在另一些實施例中，矽化物層為二矽化鈦(TiSi2)，且在那些退火製程的最後退火製程的過程中，半導體蓋層中的鍺聚集在TiSi2的晶粒邊界。
根據又一些實施例，半導體裝置的製造方法包含：形成閘極堆疊於基底上；成長源極/汲極區相鄰於閘極堆疊，源極/汲極區為N型摻雜的矽；形成層間介電質於源極/汲極區上；在層間介電質中形成開口，開口露出源極/汲極區；在開口內和源極/汲極區上成長半導體蓋層，半導體蓋層為矽鍺(SiGe)或矽鍺磷(SiGeP)；沉積金屬層於開口內和半導體蓋層的頂面上；將金屬層和半導體蓋層退火，以形成矽化物層於源極/汲極區上；以及形成金屬接觸電性耦接至矽化物層。
在另一些實施例中，矽化物層的鍺(Ge)濃度為1%到20%的。
在又一些實施例中，在矽化物層中最大濃度的鍺在1nm到10nm的深度。
在又一些實施例中，金屬層和半導體蓋層的退火包含實施複數個退火製程，這些退火製程中的每一個連續的退火製程在更高的溫度中實施。
在又一些實施例中，矽化物層為二矽化鈦(TiSi2)，且在那些退火製程的最後退火製程的過程中，半導體蓋層中的鍺聚集在TiSi2的晶粒邊界。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的各方面。在本發明所屬技術領域中具有通常知識者應該理解，他們可以輕易地使用本發明實施例作為基礎，來設計或修改其他製程和結構，用於實現與在此所介紹實施例相同的目的及/或達到相同優點。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的構造並不背離本發明的精神和範圍，並且在不背離本發明之精神和範圍的情況下，在此可以做出各種改變、取代或其他選擇。
50‧‧‧基底
52、56‧‧‧鰭
81‧‧‧輕摻雜源極/汲極區
82‧‧‧源極/汲極區
84‧‧‧半導體蓋層
116‧‧‧矽化物層
120‧‧‧接觸

Claims (10)

  1. 一種半導體裝置的製造方法，包括：形成一閘極堆疊於一基底上；成長一源極/汲極區相鄰於該閘極堆疊，該源極/汲極區為N型摻雜的矽(Si)；成長一半導體蓋層於該源極/汲極區上，該半導體蓋層具有鍺(Ge)雜質，該源極/汲區不含該鍺雜質；沉積一金屬層於該半導體蓋層上；對該金屬層和該半導體蓋層實施一退火，以形成一矽化物層於該源極/汲極區上，該矽化物層具有該鍺雜質，該退火包括實施複數個退火製程，該複數個退火製程中的每一個連續的退火製程比前一個退火製程在更高的溫度中實施，其中在該複數個退火製程的一最後退火製程之後，該半導體蓋層中全部的鍺雜質聚集至該矽化物層；以及形成一金屬接觸電性耦接至該矽化物層。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中對該金屬層和該半導體蓋層實施該退火消耗全部的該半導體蓋層。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：形成一層間介電質於該源極/汲極區上；以及在該層間介電質中形成一開口，該開口露出該源極/汲極區的頂面，其中該源極/汲極區的成長和該半導體蓋層的成長在原位(in situ)實施。
  4. 一種半導體裝置的製造方法，包括：形成一閘極堆疊於一基底上；成長一源極/汲極區相鄰於該閘極堆疊，該源極/汲極區為N型摻雜的矽；形成一層間介電質於該源極/汲極區上；在該層間介電質中形成一開口，該開口露出該源極/汲極區；在該開口內和該源極/汲極區上成長一半導體蓋層，該半導體蓋層為矽鍺(SiGe)或矽鍺磷(SiGeP)；沉積一金屬層於該開口內和該半導體蓋層的頂面上；對該金屬層和該半導體蓋層實施一退火，以形成一矽化物層於該源極/汲極區上，其中對該金屬層和該半導體蓋層實施該退火消耗全部的該半導體蓋層；以及形成一金屬接觸電性耦接至該矽化物層。
  5. 一種半導體裝置的製造方法，包括：形成一閘極堆疊於一基底上；在一第一成長步驟中，成長一源極/汲極區相鄰於該閘極堆疊，該源極/汲極區為N型摻雜的矽；形成一層間介電質於該源極/汲極區上；在該層間介電質中形成一開口，該開口露出該源極/汲極區的頂面；在一第二成長步驟中，在該開口露出的該源極/汲極區的一部分上成長一半導體蓋層，該半導體蓋層為摻雜鍺雜質的矽，該第二成長步驟不同於該第一成長步驟；沉積一金屬層於該開口內和該半導體蓋層的頂面上； 對該金屬層和該半導體蓋層實施一退火，以形成一矽化物層於該源極/汲極區上，該退火實施至該半導體蓋層中全部的鍺雜質聚集至該矽化物層；以及形成一金屬接觸電性耦接至該矽化物層。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中在該退火之前，該半導體蓋層的厚度小於該源極/汲極區的厚度。
  7. 一種半導體裝置的製造方法，包括：形成一閘極堆疊於一基底上；在一第一成長步驟中，成長一源極/汲極區相鄰於該閘極堆疊，該源極/汲極區為N型摻雜的矽；在該第一成長步驟後，於一第二成長步驟中，在該源極/汲極區上成長一半導體蓋層，該第一成長步驟和該第二成長步驟在原位實施而不破壞真空，該半導體蓋層為摻雜鍺雜質的矽；形成一層間介電質於該半導體蓋層和該源極/汲極區上；在該層間介電質中形成一開口，該開口露出該半導體蓋層的頂面；沉積一金屬層於該開口內和該半導體蓋層的頂面上；對該金屬層和該半導體蓋層實施一退火，以形成一矽化物層於該源極/汲極區上，其中在該退火期間，該半導體蓋層中的鍺雜質聚集至該矽化物層的一晶粒邊界；以及形成一金屬接觸電性耦接至該矽化物層。
  8. 一種半導體裝置的製造方法，包括： 形成從一基底延伸的一鰭；形成一閘極堆疊於該鰭的一通道區上；成長一源極/汲極區相鄰於該鰭的該通道區，該源極/汲極區為摻雜磷雜質的矽；成長一半導體蓋層於該源極/汲極區上，該半導體蓋層為摻雜鍺雜質的矽；形成一層間介電質於該半導體蓋層上；以及在該層間介電質中蝕刻一開口，該開口露出該半導體蓋層的一第一部分，且該層間介電質保持覆蓋該半導體蓋層的一第二部分；沉積一第一導電層於該半導體蓋層的該第一部分上；對該金屬層和該半導體蓋層實施一退火，以形成一矽化物層於該源極/汲極區上，其中該退火實施至該半導體蓋層的該第一部分中全部的鍺雜質聚集至該矽化物層；以及沉積一第二導電層於該矽化物層上。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該矽化物層中的鍺雜質的濃度沿該矽化物層的頂面至距離該矽化物層的頂面的一第一深度的一中間點增加，並沿該中間點至該矽化物層的底面降低。
  10. 一種半導體裝置的製造方法，包括：形成一閘極堆疊於一基底上；成長一源極/汲極區相鄰於該閘極堆疊，該源極/汲極區為N型摻雜的矽；成長一半導體蓋層於該源極/汲極區上，該半導體蓋層具有 鍺雜質，且該源極/汲極區不含有鍺雜質；沉積一金屬層於該半導體蓋層上；對該金屬層和該半導體蓋層實施一退火，以形成一矽化物層於該源極/汲極區上，其中在該退火期間，該半導體蓋層中的鍺雜質聚集至該矽化物層的一晶粒邊界；以及形成一導電材料於該矽化物層上。
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